当前位置：文档库 › EDA数字钟课程设计

EDA数字钟课程设计

琼州学院电子信息工程学院课程设计报告

课程名称：EDA技术与应用

设计题目：数字钟设计

专业： 1 0通信工程

班级：一班

学生姓名：高天禄

学号：10216025

起止日期：2012年12月

指导教师：刘冬

数字钟设计

（高天禄琼州学院海南三亚 572000 ）

摘要: 系统使用EDA技术设计了数字钟，采用硬件描述语言VHDL按模块化方式进行设计，然后进行编程，时序仿真等。利用VHDL语言完成了数字钟的设计。该数字钟能实现时、分、秒计数的显示功能，且以24小时循环计时。整个系统结构简单，使用方便，功能齐全，精度高，具有一定的开发价值。

关键字:数字钟；EDA；VHDL；

一、设计要求

1.1、时钟功能

设计一个具有时、分、秒计时的数字钟电路，计时采用24小时制。小时、分钟可调的数字钟。

1.2、准确性要求

设计出的时钟电路要确保高精度的要求，每天的误差不得超过一秒。

二、数字钟的基本原理

1、具有时、分、秒计数显示功能，以24小时循环计时。其中SECOND模块为60进制BCD码计数电路，实现秒计时功能；MINUTE模块为60进制BCD码计数电路，实现分计时功能；HOUR模块为24进制BCD码计数电路，实现小时计时功能。

2、有驱动8位七段共阴极扫描数码管的片选驱动信号输出和七段码输出。SELTIME模块产生8位数码管的扫描驱动信号SEL[2..0]和时钟显示数据（动态显示）DAOUT[3..0]。DELED模块则为数码管显示时钟数据的7段译码电路。

三、方案论证

3.1、数字钟的基本组成

数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路，其基本组成电路如下图所示：

图3.1 数字钟原理图

图（1）中，秒冲发生器产生秒脉冲，作为图中各个计数器的脉冲信号。分、秒计数器要求设计为六十进制计数器；时计数器则设计为二十四进制计数器。时、分、秒的计时结果分别送入译码器中，经译码器翻译后，共由六个LED数码管显示出结果。因此，使用计数器作为计时电路是可以实现的。

四、各功能模块

4.1、小时计时功能

实现程序如下：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity hour is

port(reset,clk : in std_logic;

daout : out std_logic_vector(7 downto 0)); end hour;

architecture behav of hour is

signal count : std_logic_vector(3 downto 0); signal counter : std_logic_vector(3 downto 0); begin

p1: process(reset,clk)

begin

if reset='0' then

count<="0000";

counter<="0000";

elsif(clk'event and clk='1') then

if (counter<2) then

if (count=9) then

count<="0000";

counter<=counter + 1;

else

count<=count+1;

end if;

else

if (count=3) then

count<="0000";

counter<="0000";

else

count<=count+1;

end if;

end process;

daout(7 downto 4)<=counter;

daout(3 downto 0)<=count;

end behav;

图4.1 时计时功能模块

4.2、分计时功能

实现程序如下：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity minute is

port(reset,clk,sethour: in std_logic;

daout : out std_logic_vector(7 downto 0);

enhour : out std_logic);

end minute;

architecture behav of minute is

signal count : std_logic_vector(3 downto 0); signal counter : std_logic_vector(3 downto 0); signal carry_out1 : std_logic;

signal carry_out2 : std_logic;

begin

p1: process(reset,clk)

begin

if reset='0' then

count<="0000";

counter<="0000";

elsif(clk'event and clk='1') then

if (counter<5) then

if (count=9) then

count<="0000";

counter<=counter + 1;

else

count<=count+1;

end if;

carry_out1<='0';

else

if (count=9) then

count<="0000";

counter<="0000";

carry_out1<='1';

else

count<=count+1;

carry_out1<='0';

end if;

end process;

p2: process(clk)

begin

if(clk'event and clk='0') then

if (counter=0) then

if (count=0) then

carry_out2<='0';

end if;

else

carry_out2<='1';

end if;

end process;

daout(7 downto 4)<=counter;

daout(3 downto 0)<=count;

enhour<=(carry_out1 and carry_out2) or sethour; end behav;

图4.2 分计时模块

4.3、秒计时功能

实现程序如下;

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity second is

port(reset,clk,setmin : in std_logic;

daout : out std_logic_vector(7 downto 0); enmin : out std_logic);

end second;

architecture behav of second is

signal count : std_logic_vector(3 downto 0); signal counter : std_logic_vector(3 downto 0); signal carry_out1 : std_logic;

signal carry_out2 : std_logic;

begin

p1: process(reset,clk)

begin

if reset='0' then

count<="0000";

counter<="0000";

elsif(clk'event and clk='1') then

if (counter<5) then

if (count=9) then

count<="0000";

counter<=counter + 1;

else

count<=count+1;

end if;

carry_out1<='0';

else

if (count=9) then

count<="0000";

counter<="0000";

carry_out1<='1';

else

count<=count+1;

carry_out1<='0';

end if;

end process;

daout(7 downto 4)<=counter;

daout(3 downto 0)<=count;

enmin<=carry_out1 or setmin;

end behav;

图4.3 秒计时模块

4.4、alert模块

实现程序如下：

Library IEEE;

use IEEE.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity alert is

Port(

clkspk : in std_logic;

second : in std_logic_vector(7 downto 0); minute : in std_logic_vector(7 downto 0); speak : out std_logic;

lamp : out std_logic_vector(8 downto 0)); end alert;

architecture behav of alert is

signal divclkspk2 : std_logic;

begin

p1: process(clkspk)

begin

if (clkspk'event and clkspk='1') then

divclkspk2<=not divclkspk2;

end if;

end process;

p2: process(second,minute)

begin

if (minute="01011001") then

case second is

when "01010001"=>lamp<="000000001";speak<=divclkspk2; when "01010010"=>lamp<="000000010";speak<='0';

when "01010011"=>lamp<="000000100";speak<=divclkspk2; when "01010100"=>lamp<="000001000";speak<='0';

when "01010101"=>lamp<="000010000";speak<=divclkspk2; when "01010110"=>lamp<="000100000";speak<='0';

when "01010111"=>lamp<="001000000";speak<=divclkspk2; when "01011000"=>lamp<="010000000";speak<='0';

when "01011001"=>lamp<="100000000";speak<=clkspk; when others=>lamp<="000000000";

end case;

end if;

end process;

end behav;

图4.4 alert模块

4.5、DELED模块

实现程序如下;

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY DELED IS

PORT(

S: IN STD_LOGIC_VECTOR(3 DOWNTO 0); A,B,C,D,E,F,G,H: OUT STD_LOGIC); END DELED;

ARCHITECTURE BEHAV OF DELED IS

SIGNAL DATA:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL DOUT:STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN

DATA<=S;

PROCESS(DATA)

BEGIN

CASE DATA IS

WHEN "0000"=>DOUT<="00111111";

WHEN "0001"=>DOUT<="00000110";

WHEN "0010"=>DOUT<="01011011";

WHEN "0011"=>DOUT<="01001111";

WHEN "0100"=>DOUT<="01100110";

WHEN "0101"=>DOUT<="01101101";

WHEN "0110"=>DOUT<="01111101";

WHEN "0111"=>DOUT<="00000111";

WHEN "1000"=>DOUT<="01111111";

WHEN "1001"=>DOUT<="01101111";

WHEN "1010"=>DOUT<="01110111";

WHEN "1011"=>DOUT<="01111100";

WHEN "1100"=>DOUT<="00111001";

WHEN "1101"=>DOUT<="01011110";

WHEN "1110"=>DOUT<="01111001";

WHEN "1111"=>DOUT<="01000000";

WHEN OTHERS=>DOUT<="00000000";

END CASE;

END PROCESS;

H<=DOUT(7);

G<=DOUT(6);

F<=DOUT(5);

E<=DOUT(4);

D<=DOUT(3);

C<=DOUT(2);

B<=DOUT(1);

A<=DOUT(0);

END BEHAV;

图4.5 deled模块4.6、seltime模块

实现程序如下:

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity seltime is

port(

ckdsp : in std_logic;

reset : in std_logic;

second : in std_logic_vector(7 downto 0); minute : in std_logic_vector(7 downto 0); hour : in std_logic_vector(7 downto 0); daout : out std_logic_vector(3 downto 0); sel : out std_logic_vector(2 downto 0)); end seltime;

architecture behav of seltime is

signal sec : std_logic_vector(2 downto 0); begin

process(reset,ckdsp)

begin

if(reset='0') then

sec<="000";

elsif(ckdsp'event and ckdsp='1') then

if(sec="111") then

sec<="000";

else

sec<=sec+1;

end if;

end process;

process(sec,second,minute,hour)

begin

case sec is

when "000"=>daout<=second(3 downto 0);

when "001"=>daout<=second(7 downto 4);

when "011"=>daout<=minute(3 downto 0);

when "100"=>daout<=minute(7 downto 4);

when "110"=>daout<=hour(3 downto 0);

when "111"=>daout<=hour(7 downto 4);

when others=>daout<="1111";

end case;

end process;

sel<=sec;

end behav;

图4.6 seltime模块

五、功能实现简述

5.1、具有时、分、秒计数显示功能，以24小时循环计时。其中SECOND模块为60进制BCD码计数电路，实现秒计时功能；MINUTE为60进制BCD码计数电路，实现分计时功能；HOUR模块为24进制BCD码计数电路，实现小时计时功能。5.2、有驱动8位七段共阴极扫描数码管的片选驱动信号输出和七段码输出。SELTIME模块产生8位数码管的扫描驱动信号SEL[2..0]和时钟显示数据（动态

显示）DAOUT[3..0]。DELED模块则为数码管显示时钟数据的7段译码电路。

根据图1所示原理图，对其进行仿真，其仿真图如下：

图5.1 实验仿真图

完成功能仿真之后，如图所示对其进行管脚锁定，并下载到目标芯片，将第一全局时钟CLK1的跳线器接1Hz，第二全局时钟CLK2的跳线器接1024Hz，第三全局时钟CLK3的跳线器接32768Hz。拨位开关KD1为清零控制开关（高电平有效），KD2、KD3分别为小时调节、分钟调节允许端（低电平允许调节，高电平禁止调节/正常计时）。按键K2、K3分别为小时调节、分钟调节按键（仅当KD2、KD3为低电平允许调节时有效），只能加调节。数码管SM6-SM1分别显示小时，分钟，秒。

六、结果显示

图6.1 实验显示图

七、心得体会

这次实验中积累了如下经验：

1、系统设计进要行充分的方案论证，不可盲目就动手去做；

2、实验中对每一个细节部分都要全面思考，要对特殊情况进行处理；

3、对于数字系统，要考虑同步、异步问题；

4、数字电路的理论分析要结合时序图；

5、遇到问题，要顺藤摸瓜，分析清楚，不可胡乱改动，每做一次改变都要有充分的理由；

6、模块化设计方法的优点在于其简洁性，但是在实验设计中也发现，在实验最终电路确定之前，要尽量减少模块重叠嵌套，因为在总的电路敲定之前，电路还不成熟，很多地方需要改进，如果在开始时就进行多层模块化，里层模块电路的修改将影响其外层的全部电路，这样就是牵一发动全身，很显然，这样将导致电

路设计的低效，所以在设计过程中，一定要尽量减少超过两层的模块；

7、遇到问题花了很长时间没有解决掉，要学会想他人请教，别人的不经意一点，可能就能把自己带出思维死区。

八、参考文献

江国强编 EDA技术与应用电子工业出版社 2010.4

eda课程设计报告多功能数字钟设计大学论文

湖北大学物电学院EDA课程设计报告（论文）题目：多功能数字钟设计专业班级: 14微电子科学与工程姓名：黄山时间：2016年12月20日指导教师：万美琳卢仕完成日期：2015年12月20日

多功能数字钟设计任务书 1．设计目的与要求了解多功能数字钟的工作原理，加深利用EDA技术实现数字系统的理解 2．设计内容 1，能正常走时，时分秒各占2个数码管，时分秒之间用小时个位和分钟个位所在数码管的小数点隔开； 2，能用按键调时调分； 3，能整点报时，到达整点时，蜂鸣器响一秒； 4，拓展功能：秒表，闹钟，闹钟可调 3．编写设计报告写出设计的全过程，附上有关资料和图纸，有心得体会。 4．答辩在规定时间内，完成叙述并回答问题。

目录（四号仿宋_GB2312加粗居中）（空一行） 1 引言 (1) 2 总体设计方案 (1) 2.1 设计思路 (1) 2.2总体设计框图 (2) 3设计原理分析 (3) 3.1分频器 (4) 3.2计时器和时间调节 (4) 3.3秒表模块 (5) 3.4状态机模块 (6) 3.5数码管显示模块 (7) 3.6顶层模块 (8) 3.7管脚绑定和顶层原理图 (9) 4 总结与体会 (11)

多功能电子表摘要:本EDA课程主要利用QuartusII软件Verilog语言的基本运用设计一个多功能数字钟，进行试验设计和软件仿真调试，分别实现时分秒计时，闹钟闹铃，时分手动较时，时分秒清零，时间保持和整点报时等多种基本功能关键词:Verilog语言，多功能数字钟，数码管显示； 1 引言 QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL 以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程，解决了传统硬件电路连线麻烦，出错率高且不易修改，很难控制成本的缺点。利用软件电路设计连线方便，修改容易；电路结构清楚，功能一目了然 2 总体设计方案 2.1 设计思路根据系统设计的要求，系统设计采用自顶层向下的设计方法，由时钟分频部分，计时部分，按键调时部分，数码管显示部分，蜂鸣器四部分组成。这些模块在顶层原理图中相互连接作用 3 设计原理分析 3.1 分频器分频模块：将20Mhz晶振分频为1hz，100hz,1000hz分别用于计数模块，秒表模块，状态机模块 module oclk(CLK,oclk,rst,clk_10,clk_100); input CLK,rst; output oclk,clk_10,clk_100;

EDA综合课程设计_数字时钟设计一、题_001

EDA综合课程设计-数字时钟设计一、题目要求 1、功能 1）具有时、分、秒计数显示功能，以24小时循环计时。 2）时钟计数显示时有LED灯的花样显示。 3）具有调节小时、分钟、秒及清零的功能。 4）具有整点报时功能。 2、总体方框图 3、性能指标及功能设计 1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。 2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。 3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据我们自己任意时间的复位。 4）蜂鸣器在整点时有报时信号产生，蜂鸣器报警。产生“滴答.滴答”的报警声音。 5）LED灯在时钟显示时有花样显示信号产生。即根据进位情况，LED不停的闪烁，从而产生“花样”信号。

根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。显示：小时采用24进制，而分钟均是采用6进制和10进制的组合。数字时钟系统顶层原理图

多功能数字时钟的课程设计报告 1、本设计可以实现的功能 1）具有时、分、秒计数显示功能，以24小时循环计时。 2）时钟计数显示时有LED灯的花样显示。 3）具有调节小时、分钟及清零的功能。 4）具有整点报时功能。 2、初步设计的总体方框图 3、性能指标及功能设计 1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。 2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的K1-K7进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。 3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。

基于EDA技术的数字时钟设计

电子系统课程设计任务书设计题目：基于EDA技术的数字时钟设计设计目的：课程设计是一种复杂的学习实践过程。设计过程采用系统设计的方法，先分析任务，得到系统设计的要求，然后进行总体设计，划分子系统模块，然后进行详细设计，编写各个功能子系统VHDL代码并进行功能仿真，最后进行整个系统总装并仿真。设计内容：设计一个采用0.5英寸LED数码管显示的数字时钟系统，工作电源5V，它采用24小时制，具有“时”、“分”、“秒”显示，并且可以校正时间显示。设计要求: 1.由石英晶体多谐振荡器20MHz和分频器产生1Hz标准秒脉冲；（说明:EDA试验箱中晶振频率20MHz，经试验箱内一系列二分频可将频率降低，但无法直接产生1Hz信号，需要大家根据实际情况编制分频器得到1Hz信号）； 2.秒电路、分电路均为60进制计数，时电路为24进制计数； 3.数码管采用动态扫描方式； 4.能动手校时，校时模块功能可以自由发挥。比如可用两个按钮实现校时，A按钮控制调整项目，B按钮调整数字，B按钮还可以根据按下时间长短实现慢调、快调功能。也可以用三个按钮实现增减两个方向的手动校时。校时用按钮开关不能超过4个； 5.扩展内容：1）进入校时状态后，被调整数字以2Hz闪烁； 2）24/12小时可调，处于12小时制时，要有AM/PM

显示； 3）所有开关加入防抖设计； 4）加入检测外部环境亮度功能，夜间自动降低数码管显示亮度； 5）加入整点报时电路； 6）增加秒表功能； 7）增加报闹功能。 6.以上电路功能除外部环境亮度检测电路外均由VHDL代码实现层次式设计，顶层电路可以采用EDA电路图。设计成果： 1.课程设计说明书，要求内容完整，图表完备，条理清楚，字迹工整，程序完整有相应的注解，仿真波形设计合理有必要的分析，引用资料要注明出处。 2.顶层电路原理图，各层电路VHDL代码及仿真波形。

EDA课程设计——多功能数字钟

哈尔滨工业大学(威海) 电子学课程设计报告带有整点报时的数字钟设计与制作姓名: 蒋栋栋班级: 0802503 学号: 080250331 指导教师: 井岩

目录一、课程设计的性质、目的和任务 (3) 二、课程设计基本要求 (3) 三、设计课题要求 (3) 四、课程设计所需要仪器 (4) 五、设计步骤 (4) 1、整体设计框图 (4) 2、各个模块的设计与仿真 (4) 2.1分频模块 (4) 2.2计数器模块 (6) 2.3控制模块 (10) 2.4数码管分配 (13) 2.5显示模块 (14) 2.6报时模块 (16) 六、调试中遇到的问题及解决的方法 (18) 七、心得体会 (18)

一、课程设计的性质、目的和任务创新精神和实践能力二者之中，实践能力是基础和根本。这是由于创新基于实践、源于实践，实践出真知，实践检验真理。实践活动是创新的源泉，也是人才成长的必由之路。通过课程设计的锻炼，要求学生掌握电路的一般设计方法，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，培养学生的创新精神。二、课程设计基本要求掌握现代大规模集成数字逻辑电路的应用设计方法，进一步掌握电子仪器的正确使用方法，以及掌握利用计算机进行电子设计自动化(EDA)的基本方法。三、设计课题要求（1）构造一个24小时制的数字钟。要求能显示时、分、秒。（2）要求时、分、秒能各自独立的进行调整。（3）能利用喇叭作整点报时。从59分50秒时开始报时，每隔一秒报时一秒，到达00分00秒时，整点报时。整点报时声的频率应与其它的报时声频有明显区别。 #设计提示（仅供参考）：（1）对频率输入的考虑数字钟内所需的时钟频率有：基准时钟应为周期一秒的标准信号。报时频率可选用1KHz和2KHz左右(两种频率相差八度音，即频率相差一倍)。另外，为防止按键反跳、抖动，微动开关输入应采用寄存器输入形式，其时钟应为几十赫兹。（2）计时部分计数器设计的考虑分、秒计数器均为模60计数器。小时计数为模24计数器，同理可建一个24进制计数器的模块。（3）校时设计的考虑数字钟校准有3个控制键：时校准、分校准和秒校准。微动开关不工作，计数器正常工作。按下微动开关后，计数器以8Hz频率连续计数(若只按一下，则计数器增加一位)，可调用元件库中的逻辑门建一个控制按键的模块，即建立开关去抖动电路(见书70页)。（4）报时设计的考虑

EDA课设数字钟设计

课程设计报告课程名称数字系统与逻辑设计课题名称数字钟设计专业通信工程班级学号姓名指导教师乔汇东胡瑛谭小兰 2013年7月7日

湖南工程学院课程设计任务书课程名称数字系统与逻辑设计课题数字钟设计专业班级通信工程1101班学生姓名学号指导老师审批乔汇东任务书下达日期2013 年6月29日任务完成日期2013 年7月7日

《数字系统与逻辑设计》课程设计任务书一、设计目的全面熟悉、掌握VHDL语言基本知识，掌握利用VHDL语言对常用的的组合逻辑电路和时序逻辑电路编程，把编程和实际结合起来，熟悉编制和调试程序的技巧，掌握分析结果的若干有效方法，进一步提高上机动手能力，培养使用设计综合电路的能力，养成提供文档资料的习惯和规范编程的思想。二、设计要求 1、设计正确，方案合理。 2、程序精炼，结构清晰。 3、设计报告5000字以上，含程序设计说明，用户使用说明，源程序清单及程序框图。 4、上机演示。 5、有详细的文档。文档中包括设计思路、设计仿真程序、仿真结果及相应的分析与结论。三、进度安排第十九周星期一：课题讲解，查阅资料星期二：总体设计，详细设计星期三：编程，上机调试、修改程序星期四：上机调试、完善程序星期五：答辩星期六-星期天：撰写课程设计报告附：课程设计报告装订顺序：封面、任务书、目录、正文、评分、附件（A4大小的图纸及程序清单）。正文的格式:一级标题用3号黑体,二级标题用四号宋体加粗,正文用小四号宋体;行距为22。正文的内容:一、课题的主要功能；二、课题的功能模块的划分（要求画出模块图）；三、主要功能的实现；四、系统调试与仿真；五、总结与体会；六、附件（所有程序的原代码，要求对程序写出必要的注释）；七、评分表。

fpga数字钟课程设计报告

f p g a数字钟课程设计报告 Prepared on 24 November 2020

课程设计报告设计题目：基于FPGA的数字钟设计班级：电子信息工程1301 姓名：王一丁指导教师：李世平设计时间：2016年1月摘要 EDA（Electronic Design Automation）电子设计自动化，是以大规模可编程器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，通过相关的软件，自动完成软件方式设计得电子系统到硬件系统，最终形成集成电子系统或专用集成芯片。本次课程设计利用Quartus II 为设计软件，VHDL为硬件描述语言，结合所学知识设计一个多功能时钟，具有显示年、月、日、时、分、秒显示，计时，整点报时，设定时间等功能。利用硬件描述语言VHDL 对设计系统的各个子模块进行逻辑描述，采用模块化的思想完成顶层模块的设计，通过软件编译、逻辑化简、逻辑综合优化、逻辑仿真、最终完成本次课程设计的任务。关键词：EDA VHDL语言数字钟目录摘要 1 课程设计目的 2 课程设计内容及要求

设计任务设计要求 3 VHDL程序设计方案论证系统结构框图设计思路与方法状态控制模块时分秒模块年月日模块显示模块扬声器与闹钟模块 RTL整体电路 4 系统仿真与分析 5 课程设计总结，包括.收获、体会和建议 6 参考文献 1 课程设计目的 (1)通过设计数字钟熟练掌握EDA软件(QUARTUS II)的使用方法，熟练进行设计、编译，为以后实际工程问题打下设计基础。 (2)熟悉VHDL 硬件描述语言，提升分析、寻找和排除电子设计中常见故障的能力。 (3)通过课程设计，锻炼书写有理论根据的、实事求是的、文理通顺的课程设计报告。

eda,verilog数字钟设计报告

数字钟一、任务解析用Verilog硬件描述语言设计数字钟，实现： 1、具有时、分、秒计数显示功能，以二十四小时循环计时。 2、具有调节小时，分钟的功能,调整时对应的数字闪烁。 3、具有整点报时及闹铃时间可调的功能。 4、数字钟具有四种模式：正常显示、时间调整、闹铃时间调整、秒表。二、方案论证没有闹铃功能三、重难点解析选择模式：module beii(clr,selin_key,beii_out); input clr,selin_key; output [1:0]beii_out; wire [1:0]beii_out; reg [1:0]selout_key; always@(negedge clr or posedge selin_key) begin if(!clr) selout_key=0; else begin if(selout_key==2) selout_key=0; else selout_key=selout_key+1;end end assign beii_out=selout_key; endmodule

头文件中： module clk_top(clr,clk,upkey,downkey,sel,a,b,c,d,e,f,g,p,clr_key,selin_key); clr:清零clk：50M时钟 upkey：向上调downkey：向下调 clr_key：恢复初始状态selin_key：模式选择四、硬件资源分配 60进制module mycnt60(clr,clk,upkey,downkey,selout,q,c); input clk,clr,upkey,downkey;//upkey为加按键 input [1:0] selout; output[7:0] q;//60进制输出 output c;//进位溢出位 reg c; reg[7:0] q; wire new_clk1,ckb,ckc,ckd,cko; assign new_clk1=clk|((!selout[0]&selout[1])&(upkey|downkey)); LCELL AA(new_clk1,ckb);//信号延迟 LCELL BB(ckb,ckc); LCELL CC(ckc,ckd); LCELL DD(ckd,cko); initial c=0; always @(posedge cko or negedge clr )begin if(!clr) q=8'h00; else begin if(selout==2) begin if(upkey)begin if(q==8'h59) q=8'h00; else if(q==8'h?9) q=q+4'h7; else q=q+1; end else if(downkey)begin if(q==8'h00) q=8'h59; else if(q==8'h?0) q=q-4'h7; else q=q-1; end

EDA数字钟设计

EDA数字钟设计报告姓名： xxx 学号：xxxxxxx 专业：电子与通信工程日期：2014-11-7 江苏科技大学电信院 2014-11-7

1 引言数字钟通过数字电路技术实现时、分、秒计时，与机械钟相比具有更高的准确性和直观性，具有更长的使用寿命，已得到广泛的使用。数字钟的设计方法有许多种，例如可用中小规模集成电路组成电子钟，也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟，还可以利用单片机来实现电子钟等等。这些方法都各有其特点，本次电子线路课程设计是在vhdl基础上设计并制作一个可以调控的数字钟。 1．1 实验目的与要求 1.1.1 实验目的（1）掌握GW48PK2++实验系统的基本用法以及vhdl语言的使用：（2）巩固元件例化、元件调用的基本方法，以及数码管、按键扫描的相关知识。 1.1.2实验要求（1）采用元件例化、元件调用实现整体设计；（2）利用按键进行调时；（3）能在实验箱进行仿真验证。 2 系统设计 2.1 原理图设计数字钟原理图，如图1 图1 数字钟原理图如图1所示，该系统主要包含六个模块，分为分频器、计数以及显示模块三大部分，另有按键进行时间控制。

2.2 各模块设计 2.2.1分频器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity div is port(clk0:in std_logic; clk_1Hz,clk_1kHz:out std_logic); end entity; architecture one of div is signal q1Hz:integer range 0 to 10000000-1 ; signal q1kHz:integer range 0 to 10000-1 ; begin process(clk0) begin if clk0'event and clk0='1'then if q1Hz<5000000-1 then clk_1Hz<='0';q1Hz<=q1Hz+1; elsif q1Hz=10000000-1 then q1Hz<=0; else clk_1Hz<='1';q1Hz<=q1Hz+1; end if; if q1kHz<5000-1 then clk_1kHz<='0';q1kHz<=q1kHz+1; elsif q1kHz=10000-1 then q1kHz<=0; else clk_1kHz<='1';q1kHz<=q1kHz+1; end if; end if; end process; end; 该模块将10MHz的时钟进行分频，产生1S和1mS的信号传递给计数与显示

EDA数字时钟课程设计报告

EDA技术及应用课程设计说明书 2013 届电子信息工程专业班级题目数字时钟学号姓名指导教师二О一五年月日

一、基本原理一个完整的时钟应由三部分组成：秒脉冲发生电路、计数显示部分和时钟调整部分。秒脉冲发生电路原理：一个时钟的准确与否主要取决于秒脉冲的精确度。为了保证计时准确我们对系统时钟48MHz进行了48000000分频，从而得到1Hz的秒脉冲。计数显示部分原理：显示部分是用数码管LED实现的，这里使用的是共阳极的数码管如图所示8个数码管，其中左边两个数码管用来显示时的个位和十位、中间的显示分的个位和十位、最右边两个显示分的个位和十位。时钟调整部分原理：校时电路里定义key[0]、key[1]和k2、k3分别用于控制时钟的计时开始、清零和调整功能中的时的加1、分的加1处理，从而完成对现在的时间调整。本实验电路校时电路在此完成了暂停、清零、时调整和分调整。

二、硬件设计芯片图：图1 数字时钟原理图程序的调试工作都是在电脑上完成的，通过程序的输入、原理图的建立、管脚分配、编译、仿真、再下载到芯片进行运行。

电路中采用共阳极连接的七段数码管，通过程序的控制扫描驱动来显示时钟的时-分-秒。

程序中的按键设定为K1暂停、K2清零、K3调时、K4调分元件清单：三、数字时钟的Verilog实现管脚的分配：程序： module clock(clk,s1,,s2,key,dig,seg); //模块名clock input clk,s1,s2; //输入时钟 input[1:0]key; //输入按键 output[7:0]dig; //数码管选择输出引脚

EDA实验数字计时器设计

数字计时器设计一、实验目的 1、掌握常见集成电路的工作原理和使用方法。 2、学会单元电路的设计调试方法。 3、掌握QuartusII软件的基本使用方法及会用其设计调试数字计时器。二、实验设计要求 1、能进行正常的时、分、秒计时功能； 2、分别由六个数码管显示时分秒的计时； 3、系统有保持、清零、校时、校分功能； 4、使时钟具有整点报时功能（当时钟计到59'53"时开始计时，分别在 59'53",59'55",59'57"报时频率500Hz，在59'59"报时频率1000Hz）； 5、闹表设定功能。三、整体电路的工作原理原理框图：脉冲产生电路将硬件上的48MHz脉冲依次分频使其产生1Hz脉冲，输入计时器电路，计时器电路时分秒对应的模24、模60、模60计数器采用同步触发方式实现00:00:00~ 23:59:59计时。

校时校分电路通过校时、校分开关的切换来改变计时器电路时分秒对应的模24、模60、模60计数器CLK 端输入脉冲及使能端的设置实现。保持电路通过使计时器三个计数器使能端置0的方法来实现。清零电路通过使计时器三个计数器清零端置0的方法来实现。整点报时电路通过脉冲产生电路的分频及若干门电路组合实现。闹表：先设计一48选24的译码选择电路对计时器电路与闹钟定时电路的输出进行选择，界面显示切换通过设置一开关对译码选择电路的控制实现。定时定分电路设计原理与上校时校分电路一致。闹铃的设置是先通过一比较电路判断此时计时器电路的时分与闹钟定时电路是否一致来判断是否响铃，铃声是通过数据选择器及若干门电路来对响铃频率的设定。最后设置一闹铃开关来实现闹表的开关。四、各子模块设计原理及仿真波形 1、脉冲发生电路（分频电路）原理图见附表1 用到了四分频、六分频、八分频和一千分频电路，下面以六分频和一千分频为列说明： A 、六分频电路：它是应用了三个JK 触发器构成的T 触发器，[1][2][1][0]t q q q =+ [2][2][1][0][1]t q q q q =+ [2][1][0]q q q 依次循环输出：000 001 010 101 110 111；从而输出[2]q 就是将clk 六分频，且脉宽仍为50% 仿真波形：

EDA课程设计--带有整点报时的数字钟设计与制作

电子学课程设计报告带有整点报时的数字钟设计与制作

EDA课程设计报告(电子钟VHDL 设计)

EDA课程设计报告（电子钟VHDL 设计）作者：dang168 时间：2008-10-05 E D A课程设计报告 -----电子钟VHDL 设计一设计要求设计一个电子钟，要求可以显示时、分、秒，用户可以设置时间. 二.实验目的 1. 掌握多位计数器相连的设计方法。 2. 掌握十六进制，二十四进制，六十进制计数器的设计方法。 3. 掌握CPLD技术的层次化设计方法。 4. 了解软件的元件管理含义以及模块元件之间的连接概念。 5. 掌握电子电路一般的设计方法，并了解电子产品的研制开发过程，基本掌握电子电路安装和调试的方法。 6. 培养独立分析问题，解决问题的能力。三．硬件要求 1．8位8段扫描共阴极数码显示管。 2. 三个按键开关（清零，调小时，调分钟）。四．设计原理数字钟是一个将“时”“分”“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时；显示满刻度为23时59分59秒，另外具备校时功能和报时功能。因此，一个基本的数字钟电路主要由“时”“分”“秒”计数器校时电路组成。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累加60秒发送一个“分脉冲”信号，该信号将被送到“时计数

器”。“时计数器”采用24进制计数器，可实现对一天24小时的累计。译码显示电路将“时”“分”“秒”计数器的输出状态六段显示译码器译码。通过六位ＬＥＤ七段显示器显示出来。校时电路器是用来对“时”“分”“秒”显示数字进行校时调整的。在同一ＣＰＬＤ芯片口集成如下电路模块：１．电子钟计数采用层次化设计，将设计任务分成若干个模块。规定每一模块的功能和各模块之间的接口。（１）ｓｅｃｏｎｄ（秒）６０进制ＢＣＤ码计数（２）ｍｉｎｕｔｅ（分）６０进制ＢＣＤ码计数（３）ｈｏｕｒ（时）２４进制ＢＣＤ码计数（４）ｃｌｏｃｋ　ｔｏｐ顶层设计同时整个计数器有清零，调时，调分功能。２．端口引脚名称　输入　ｃｌｋ，ｒｅｓｅｔ，ｓｅｔｍｉｎ，ｓｅｔｈｏｕｒ　输出　ｓｅｃｏｎｄ—ｄａｏｕｔ，ｍｉｎｕｔｅ－ｄａｏｕｔ，ｈｏｕｒ－ｄａｏｕｔ五．设计原理图逻辑功能图：输入：CLK—时钟脉冲，RESET—复位信号，SETMIN—分加1信号，SETHOUR—秒加1信号输出：SECOND_DAOUT—秒输出，MINUTE_DAOUT—分输出，

EDA数字钟设计

摘要:应用VHDL语言编程，进行了多功能数字钟的设计，并在MAX PLUSⅡ环境下通过了编译、仿真、调试。关键词：VHDL；EDA；数字钟；仿真图 0.引言随着科学技术的迅猛发展,电子工业界经历了巨大的飞跃。集成电路的设计正朝着速度快、性能高、容量大、体积小和微功耗的方向发展。基于这种情况,可编程逻辑器件的出现和发展大大改变了传统的系统设计方法。可编程逻辑器件和相应的设计技术体现在三个主要方面:一是可编程逻辑器件的芯片技术;二是适用于可逻辑编程器件的硬件编程技术,三是可编程逻辑器件设计的EDA开发工具,它主要用来进行可编程逻辑器件应用的具体实现。在本实验中采用了集成度较高的FPGA 可编程逻辑器件, 选用了VHDL硬件描述语言和MAX + p lusⅡ开发软件。VHDL硬件描述语言在电子设计自动化( EDA)中扮演着重要的角色。由于采用了具有多层次描述系统硬件功能的能力的“自顶向下”( Top - Down)和基于库(L ibrary - Based)的全新设计方法,它使设计师们摆脱了大量的辅助设计工作,而把精力集中于创造性的方案与概念构思上,用新的思路来发掘硬件设备的潜力,从而极大地提高了设计效率,缩短了产品的研制周期。MAX + p lusⅡ是集成了编辑器、仿真工具、检查/分析工具和优化/综合工具的这些所有开发工具的一种集成的开发环境,通过该开发环境能够很方便的检验设计的仿真结果以及建立起与可编程逻辑器件的管脚之间对应的关系。 1. EDA简介 20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL 完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了

EDA数字钟课程设计

课程设计报告设计题目：用VHDL语言实现数字钟的设计班级：电子1002班学号：20102625 姓名：于晓指导教师：李世平、李宁设计时间：2012年12月

摘要数字钟是一种用数字电路技术实现时、分、秒计时的钟表。本设计主要是实现数字钟的功能，程序用VHDL语言编写，整体采用TOP-TO-DOWN设计思路，具有基本的显示年月日时分秒和星期的功能，此外还有整点报时功能。该数字钟的实现程序分为顶层模块、年月模块、日模块、时分秒定时模块、数码管显示模块、分频模块、星期模块，此外还有一个库。该程序主要是用了元件例化的方法，此外还有进程等重要语句。没有脉冲时，显示时分秒，set按钮产生第一个脉冲时，显示年月日，第2个脉冲到来时可预置年份，第3个脉冲到来时可预置月份，依次第4、5、6、7、8个脉冲到来时分别可预置日期、时、分、秒、星期，第 9个脉冲到来时设置星期后预置结束，正常工作，显示的是时分秒和星期。调整设置通过Up来控制，UP为高电平，upclk有脉冲到达时，预置位加1，否则减1。当整点到达时，报时器会鸣响，然后手动按键停止报时。关键词：数字钟，VHDL，元件例化，数码管

1、课程设计目的掌握利用可编程逻辑器件和EDA设计工具进行电子系统设计的方法 2、课程设计内容及要求设计实现一个具有带预置数的数字钟，具有显示年月日时分秒的功能。用6个数码管显示时分秒，set按钮产生第一个脉冲时，显示切换年月日，第2个脉冲到来时可预置年份，第3个脉冲到来时可预置月份，依次第4、5、6、7个脉冲到来时分别可预置日期、时、分、秒，第 8个脉冲到来后预置结束，正常工作，显示的是时分秒。Up为高电平时，upclk有脉冲到达时，预置位加1.否则减1，还可以在此基础上增加其它功能。 3、VHDL程序设计 3.1整体设计思路本设计采用top-down 模式设计，分模块进行，各功能都使用元件例化方式设计，主要有LED显示模块、时分秒定时模块、日期模块、年月模块、分频模块、星期模块，此外还创建了一个程序包，用来实现年月日、时分秒的加减调整。主要运用了过程语句、元件例化语句、信号赋值语句、和顺序语句

EDA数字时钟课程设计

课程设计报告学生姓名学号班级专业电子信息工程题目数字时钟设计指导教师 2011 年11 月

一、任务和设计要求 1. 熟悉集成电路的引脚安排。 2. 掌握各芯片的逻辑功能及使用方法。 3. 了解数字钟的组成及工作原理。 4. 熟悉数字钟的设计与制作。 1．设计指标（1）时间以24 小时为一个周期；（2）显示时、分、秒；（3）有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间；（4）计时过程具有报时功能，当时间到达整点前 5 秒进行蜂鸣报时。 2．设计要求（1）画出电路原理图（或仿真电路图）；（2）元器件及参数选择；（3）电路仿真与调试二、设计原理设计思路根据系统设计要求,系统设计采用自顶向下设计方法,由时钟分频部分、计时部分、按键部分调时部分和显示部分五个部分组成。这些模块都放在一个顶层文件中。 1）时钟计数：首先下载程序进行复位清零操作,电子钟从00：00：00计时开始。sethour可以调整时钟的小时部分, setmin可以调整分钟,步进为1。由于电子钟的最小计时单位是1s,因此提供给系统的内部的时钟频率应该大于1Hz,这里取100Hz。CLK端连接外部10Hz的时钟输入信号clk。对clk进行计数,当clk=10时,秒加1,当秒加到60时,分加1；当分加到60时,时加1；当时加到24时,全部清0,从新计时。用6位数码管分别显示“时”、“分”、“秒”,通过OUTPUT( 6 DOWNTO 0 )上的信号来点亮指定的LED七段显示数码管。 2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。 3）清零功能： reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据我们自己任意时间的复位。总体结构图

数字钟的设计.EDA课程设计

EDA 课程设计报告书课题名称数字钟的设计姓名王砾学号 0812201-37 院系物理与电信工程系专业电子信息工程指导教师周来秀讲师 2011年 6月13日 ※※※※※※※※※ ※※ ※※ ※ ※ ※※※※※※※※※ 2008级学生 EDA 课程设计

一、设计任务及要求：设计并制作一台能显示时、分、秒的数字钟。具体要求如下： 1)计时计数器用24进制计时器电路。 2)可手动校时，能清零及分别进行时、分、秒的校正。 3)可整点报时，扬声器发出时长为1s的信号。 4)可设置闹钟功能。当计时计到预定时间时，扬声器发出闹铃信号，可控制闹铃时长。指导教师签名： 2011 年月日二、指导教师评语：指导教师签名： 2011年月日三、成绩验收盖章 2011年月日

数字钟的设计王砾（湖南城市学院物理与电信工程系电子信息工程专业，湖南益阳，41300） 1设计目的 1，熟练的运用数字系统的设计方法进行数字时钟设计 2，能进行较复杂的数字系统设计 3，按要求设计一个数字钟 2设计的主要内容和要求 a.计时计数器用24进制计时器电路。 b.可手动校时，能清零及分别进行时、分、秒的校正。 c.可整点报时，扬声器发出时长为1s的信号。 d.可设置闹钟功能。当计时计到预定时间时，扬声器发出闹铃信号，可控制闹铃时长。 3 整体设计方案基于VHDL语言，用Top_Down的思想进行设计，其中计数模块、闹铃模块、定时模块、显示模块为主要模块，选择模块为辅助模块。

en1 en2clr clk rco q1[3..0]q2[3..0]count_60 inst 选择模块定时模块显示模块闹铃模块计数模块选择模块数码显示管 4 硬件电路的设计 4.1如下分别为60与24进制模块的代码： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity count_60 is port(en1,en2,clr,clk : in std_logic; rco : out std_logic; q1,q2 : out std_logic_vector(3 downto 0)); end count_60; architecture behav of count_60 is signal iq1,iq2 : std_logic_vector(3 downto 0); begin process(en1,en2,clr,clk) begin if(clr='1')then iq1<="0000"; iq2<="0000"; elsif(clk='1' and clk'event)then if(en1 or en2)='1'then if(iq2>=5)then

EDA数字时钟

设计报告课程名称在系统编程技术任课教师周泽华设计题目EDA数字钟设计班级09自动化1班姓名王冰学号0905071010 日期2012/6/4

前言随着基于PLD的EDA技术的发展和应用领域的扩大和深入，EDA技术在电子信息、通信、自动控制及计算机应用领域的重要性日益提高。作为现在的大学生应熟练掌握这门技术，为以后的发展打下良好的基础，本实验设计是应用QuartusII环境及VHDL语言设计一个时间可调的数字时钟。使自己熟练使用QuartusII环境来进行设计，掌握VHDL语言的设计方法。要注重理论与实践之间的不同，培养自己的实践能力！

目录一、课程设计任务及要求 (3) 1.1实验目的 (3) 1.2功能设计 (3) 二、整体设计思想 (3) 2.1性能指标及功能设计 (3) 2.2总体方框图 (4) 三、详细设计 (4) 3.1数字钟的基本工作原理： (4) 3.1.1时基T 产生电路 (4) 3.1.2调时、调分信号的产生 (4) 3.1.3计数显示电路 (5) 3.2设计思路 (5) 3.3设计步骤 (6) 3.3.1工程建立及存盘 (6) 3.3.2工程项目的编译 (7) 3.3.3目标芯片的选择 (8) 3.3.4时序仿真 (9) 3.3.5引脚锁定 (10) 3.3.6硬件测试 (11) 3.3.7实验结果 (12) 四、设计总结 (12) 五、附录 (13) 5.1 VHDL源程序 (13) 5.2电路图 (18) 5.3仿真波形 (18)

一、课程设计任务及要求 1.1实验目的 1）熟练地运用数字系统的设计方法进行数字系统设计； 2）能进行较复杂的数字系统设计； 3）按要求设计一个数字钟。 1.2功能设计 1）有时、分、秒计数显示功能,以24小时循环计时； 2）设置复位、清零等功能； 3）有校时功能,可以分别对时及分进行单独校时,使其校正到标准时间； 4）时钟计数显示时有LED灯显示； 5）具有整点报时功能。二、整体设计思想 2.1性能指标及功能设计 1）时、分、秒计时器时计时器为一个24进制计数器，分、秒计时器均为60进制计数器。当秒计时器接受到一个秒脉冲时，秒计数器开始从1计数到60，此时秒显示器将显示00、01、02、...、59、00；每当秒计数器数到00时，就会产生一个脉冲输出送至分计时器，此时分计数器数值在原有基础上加1，其显示器将显示00、01、02、...、59、00；每当分计数器数到00时，就会产生一个脉冲输出送至时计时器，此时时计数器数值在原有基础上加1，其显示器将显示00、01、02、...、23、00。即当数字钟运行到23点59分59秒时，当秒计时器在接受一个秒脉冲，数字钟将自动显示00点00分00秒。 2）校时电路当开关拨至校时档时，电子钟秒计时工作，通过时、分校时开关分别对时、分进行校对，开关每按1次，与开关对应的时或分计数器加1，当调至需要的时与分时，拨动reset开关，电子钟从设置的时间开始往后计时。

EDA数字钟课程设计

eda课程设计报告多功能数字钟设计大学论文

EDA综合课程设计_数字时钟设计一、题_001

基于EDA技术的数字时钟设计

EDA课程设计——多功能数字钟

EDA课设数字钟设计

fpga数字钟课程设计报告

eda,verilog数字钟设计报告

推荐-基于多功能数字钟的课程设计报告 精品

EDA数字钟设计

EDA数字时钟课程设计报告

EDA实验数字计时器设计

EDA课程设计--带有整点报时的数字钟设计与制作

EDA课程设计报告(电子钟VHDL 设计)

EDA数字钟设计

EDA数字钟课程设计

EDA数字时钟课程设计

数字钟的设计.EDA课程设计

EDA数字时钟

推荐-基于多功能数字钟的课程设计报告精品