当前位置：文档库 › 计算机组成原理_原码阵列除法器

计算机组成原理_原码阵列除法器

计算机组成原理专周报告

成都电子机械高等专科学校计算机工程系

一、项目名称 (1)

二、实验目的 (1)

三、不恢复余数的阵列除法器介绍 (1)

四、逻辑流程图及原理 (3)

算法流程 (3)

粗框图 (4)

CSA逻辑结构图 (4)

原理分析 (5)

五、实例结果及求解过程 (8)

实例结果图 (8)

实例求解过程 (9)

六、心得体会： (10)

计算机组成原理专周报告

一、项目名称

原码阵列除法器

二、实验目的

1）理解原码阵列除法运算的规则。

2）掌握原码阵列除法器设计思想，设计一个原码阵列除法器。

3）熟悉proteus 7 professional软件的使用。

4）复习巩固课堂知识，将所学知识运用于实际，做到学以致用。三、不恢复余数的阵列除法器介绍

阵列式除法器是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比,阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种多样形式，如不恢复余数阵列除法器，补码阵列除法器等等。我们所用到的就是不恢复余数的阵列除法器。

设：所有被处理的数都是正的小数（仍以定点小数为例）。不恢复余数的除法也就是加减交替法。在不恢复余数的除法阵列中,每一行所执行的操作究竟是加法还是减法, 取决于前一行输出的符号与

这里被除数X是一个6位的小数(双倍长度值)：X＝0.A1A2A3A4A5A6它是由顶部一行和最右边的对角线上的垂直输入线来提供的。

除数Y是一个3位的小数：Y＝0.B1B2B3 它沿对角线方向进入这个阵列。这是因为，在除法中所需要的部分余数的左移，可以用下列等效的操作来代替：即让余数保持固定，而将除数沿对角线右移。

商Q是一个3位的小数：Q＝0.Q1Q2Q3 它在阵列的左边产生。

余数r是一个6位的小数：r＝0.00r0r1r2r3 它在阵列的最下一行产生。

四、逻辑流程图及原理

算法流程

开始

|X|→A,|Y|→B

1→P,4→N

A-B →A

0→Q 1→Q

N=N-1 A+B →A A-B →A

左移一位结束符号位=0？ N=0？ Y

N Y

图（一）原码阵列除法器算法流程图

粗框图

CSA 逻辑结构图

图（二）原码阵列除法器逻辑粗框余数r= r0 r1 r2 r3 CAS CAS CAS CAS CAS CAS CAS CAS CAS CAS

CAS CAS CAS CAS CAS CAS B0

B1 B2 B3 A0 A1 A2 A3 A4 A5 A6 Q1

Q2 Q3

Q3Q2Q1Q0 r3r2r1r0 图（三）CSA 逻辑结构图

原理分析

可控加法/减法(CAS)单元，包含一个全加器和一个控制加减的异或门，也就是电路图上的一个74ls86和一个7482的组合，它用于并行除法流水逻辑阵列中，它有四个输出端和四个输入端。本位输入Ai及Bi，低位来进位（或借位）信号Ci，加减控制命令P；输出本位和（差）Si及进位信号Ci+1，除数Bi要供给各级加减使用，所以又输往下一级。当输入线P＝0时，CAS作加法运算；当P＝1时，CAS 作减法运算。CAS单元的输入与输出的关系可用如下一组逻辑方程来表示：

Si＝Ai⊕(Bi⊕P)⊕Ci

Ci＋1＝(Ai＋Ci)?(Bi⊕P)＋AiCi （1）

当P＝0时,方程式(2.32)就等于式(2.23),即得我们熟悉的一位全加器(FA)的公式：

Si＝Ai⊕Bi⊕Ci

Ci＋1＝AiBi＋BiCi＋AiCi

当P＝1时,则得求差公式：

Si＝Ai⊕Bi⊕Ci

Ci＋1＝AiBi＋BiCi＋AiCi

其中Bi＝Bi⊕1

在减法情况下，输入Ci称为借位输入，而Ci+1称为借位输出。

为说明CAS单元的实际内部电路实现,将方程式(1)加以变换,可得如

下形式：

Si＝Ai⊕(Bi⊕P)⊕Ci

＝AiBiCiP＋AiBiCiP＋AiBiCiP＋AiBiCiP

＋AiBiCiP ＋AiBiCiP＋AiBiCiP＋AiBiCiP

Ci＋1＝(Ai＋Ci)(Bi⊕P)＋AiCi

＝AiBiP＋AiBiP＋BiCiP＋BiCiP＋AiCi

在这两个表达式中,每一个都能用一个三级组合逻辑电路(包括反向器)来实现。因此每一个基本的CAS单元的延迟时间为3T单元。

原码除法先取绝对值相除，A0与B0同号，均为0，第一行应执行0．A1A2A3-0．B1B2B3，所以该行的控制电位P1＝１，并将这个1作为第一行末位的初始进位输入。因为|X|<|Y|,所以相减后符号位的进位输出为0，即商符为0（如果是异号相除，以后再加负号）。第二行的P2＝0，作加法操作，并补充一位被除数A2，以后的各行操作与此相似。

假设第i行够减，在高位将有进位输出，相应的Qi＝1；这个1又作为下一行的P。

若第i行不够减，则高位无进位输出，相应的Qi＝0，下一行做减法。

说明：

1.最上面一行所执行的初始操作通常是减法(P=1)，因此最上面一行的控制线P固定置成“1”。

2．减法是+[-y]补的运算来实现。这时右端各CAS单元上的反馈线用作初始的进位输入。

3.每一行最左边的单元的进位输出决定着商的数值。将当前的商反馈到下一行,我们就能确定下一行的操作。（由于最高进位输出信号指示出当前的部分余数的符号,因此,它可决定下一行的操作将进行加法还是减法）

4.在进行运算时,沿着每一行都有进位(或借位)传播,同时所有行在它们的进位链上都是串行连接。而每个CAS单元的延迟时间为3T单元.因此, 考虑最大情况下的信号延迟,其除法执行时间为：

td＝(n＋1)2×3T 其中n为尾数位数。

五、实例结果及求解过程实例结果图

此例便是使用原码阵列除法器进行除法运算的例子。我们看到，当被除数21H和除数05H送到阵列除法器输入端后，经过3(n＋1)2T时间延迟，便在除法器输出端得到稳定的商数6和余数E（调整后为5）的信号电平。

实例求解过程

X=21H=00100001,Y=05H=0101,求X/Y=？

A=|X|=00010101，B=|Y|=00101,-B=11011

被除数A 00100001

-B 11011

余数为负11111<0 Q3=0

移位 11110

+B 00101

余数为正 00011>0 Q2=1

移位 00110

-B 11011

余数为正 00001>0 Q1=1

移位00011

-B 11011

余数为负11110<0 Q0=0

图（四）实例结果图

+B 00101

恢复余数00011

故得商=1Q3Q2Q1Q0=00110（第一位是符号位）=6（16进制）余数=00011=3（16进制）

六、心得体会：

在这个专周刚刚开始的时候，为了从四个项目中选出最适合自己的项目，刚开始那两天就在对四个项目进行分析，本来决定做补码乘法器的，但因为中途项目被分配到各个同学手中，所以最终以原码阵列除法器为设计项目，进行分析处理。虽然在项目分析处理的过程中遇到了各种各样的问题，但是有其他同学的帮助，所有的问题也都迎刃而解了，最终，在同学的帮助下，完成了原码阵列除法器的分析处理。

在这个专周里面不仅仅是深刻了解原码阵列除法器，对补码阵列乘法器、补码乘法器、原码阵列乘法器也有了很深刻的认识；对他们的设计思想、工作原理、算法都熟练掌握了；对四则运算过程的了解也深入了很多；也了解了自己目前的水平，为期末的检测打了一针预防针；总的来说，此次专周，收获颇丰，不仅因为收获了成功，也因为收获了不足。

最后，我对曾经帮助过我的同学表示深深的感谢！我以后一定会继续努力，完善自己。

计算机组成原理阵列乘法器课程设计报告

. 课程设计

. 教学院计算机学院课程名称计算机组成原理题目4位乘法整列设计专业计算机科学与技术班级2014级计本非师班姓名唐健峰同组人员黄亚军指导教师 2016 年10 月 5 日

1 课程设计概述 1.1 课设目的计算机组成原理是计算机专业的核心专业基础课。课程设计属于设计型实验，不仅锻炼学生简单计算机系统的设计能力，而且通过进行设计及实现，进一步提高分析和解决问题的能力。同时也巩固了我们对课本知识的掌握，加深了对知识的理解。在设计中我们发现问题，分析问题，到最终的解决问题。凝聚了我们对问题的思考，充分的锻炼了我们的动手能力、团队合作能力、分析解决问题的能力。 1.2 设计任务设计一个4位的二进制乘法器：输入信号：4位被乘数A（A1,A2,A3,A4）, 4位乘数B（B1,B2,B3,B4）, 输出信号：8位乘积q(q1,q2,q3,q4,q5,q6,q7,q8). 1.3 设计要求根据理论课程所学的至少设计出简单计算机系统的总体方案，结合各单元实验积累和课堂上所学知识，选择适当芯片，设计简单的计算机系统。（1）制定设计方案：我们小组做的是4位阵列乘法器，4位阵列乘法器主要由求补器和阵列全加器组成。（2）客观要求要掌握电子逻辑学的基本内容能在设计时运用到本课程中，其次是要思维灵活遇到问题能找到合理的解决方案。小组成员要积极配合共同达到目的。

2 实验原理与环境 2.1 1.实验原理计算机组成原理，数字逻辑，maxplus2是现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。用乘数的每一位去乘被乘数，然后将每一位权值直接去乘被乘数得到部分积，并按位列为一行每一行部分积末位与对应的乘数数位对齐，体现对应数位的权值，将各次部分积求和得到最终的对应数位的权值。 2.2 2.实验环境 2.2.1双击maxplu2II软件图标，启动软件（1）.新建工程，flie->new project ....，出现存储路径的选项框，指定项目保存路径并且为工程命名，第三行设置实体名，保持与工程名一致。点击OK

计算机组成原理试题和答案

一、单项选择题(本大题共10小题，每小题2分，共20分。在每小题的四个备选答案中选出一个符合题意的，并将其前面的序号填在答题纸上。) 1.计算机的软件系统按功能的不同可分为（）两大类。 ① 操作系统和应用软件② 系统软件和应用软件 ③ 通用软件和实用软件④ 操作系统和实用程序 2.运算器一次能运算的二进制数的最多位数，称为（），它与CPU内通用寄存器的位数、CPU内部数据总线的宽度有关。 ① 字节② 机器字长 ③ 指令字长④ 微指令长度 3.已知X=10101100，Y=01010011，则逻辑异或X⊕Y的结果为（）。 ① 11111111 ② 01010011 ③ 00000000 ④ 10101100 4.浮点数加、减运算过程一般包括对阶、尾数运算、规格化、舍入和判断溢出等步骤。设浮点数的阶码和尾数均采用补码表示，且位数分别为5位和7位（均含2位符号位）。若有两个数X=27×29/32，Y=25×5/8，则用浮点加法计算X+Y的最终结果是（）。 ① 00111 1100010 ② 00111 0100010 ③ 01000 0010001 ④ 发生溢出 5.若某个SRAM芯片共有16个地址引脚，16个数据引脚，则该芯片的存储容量为（）。 ① 16KB ② 32KB ③ 64KB ④ 128KB 6.冯·诺依曼计算机中指令和数据均以二进制形式存放在存储器中，CPU区分它们的依据是（）。 ① 指令操作码的译码结果② 指令和数据的寻址方式 ③ 指令周期的不同阶段④ 指令和数据所在的存储单元 7.设某计算机有100条不同功能的指令，若采用固定长度操作码编码，则操作码的长度至少应占（）位。 ① 4 ② 6 ③ 7 ④ 8 8.下面哪一个不属于控制器的组成部分。（）

阵列除法器设计与实现

课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：阵列除法器设计及实现院（系）：计算机学院专业：班级：学号：姓名：指导教师：完成日期：2016年1月12日

目录第1章总体设计方案0 1.1设计原理0 1.2设计思路2 1.3设计环境3 第2章详细设计方案4 2.1功能模块的设计及实现4 2.1.1细胞模块的设计及实现5 2.1.2除法器模块的设计及实现7 2.2仿真调试9 参考文献11 附录（电路原理图）

1 2

第1章总体设计方案 1.1 设计原理在原码除法中，原码除法符号位是单独处理的，商符由两数符号位进行异或运算求得，商值由两数绝对值相除求得。原码除法中由于对余数的处理不同，又可分为恢复余数法和不恢复余数法（加减交替法）。在机器操作中通常采用加减交替法，因为加减交替法机器除法时间短，操作规则。加减交替法的运算规则如下：（1）当余数为正时，上商1，余数左移一位后减去除数得下一位余数。（2）当余数为负时，上商0，余数左移一位后加上除数得下一位余数。阵列除法器是一种并行运算部件，采用大规模集成电路制造，及早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等。本实验设计的是加减交替阵列除法器。本实验利用的细胞单元是一个可控加法/减法CAS单元，利用它组成的流水阵列来实现四位小数的除法。CAS单元有四个输入端、四个输出端。其中有一个控制输入端P，当P=0时，CAS作加法运算；

当P=1时，CAS作减法运算。逻辑结构图如图1.1所示。图1.1 可控加法/减法（CAS）单元逻辑结构图CAS单元的输入及输出的关系可用如下逻辑方程来表示：Si=Ai⊕（Bi⊕P）⊕Ci Ci+1=(Ai+Ci)(Bi⊕P)+AiCi 当P=0时，CAS单元就是一个全加器，如下： Si=Ai⊕B⊕iCi Ci+1=AiBi+BiCi+AiCi 当P=1时，则得求差公式： Si=Ai⊕B⊕iCi Ci+1=AiBi+BiCi+AiCi

计算机组成原理_阵列乘法器设计

沈阳航空航天大学课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：阵列乘法器的设计与实现院（系）：计算机学院专业：计算机科学与技术班级：学号：姓名：指导教师：完成日期：2014年1月10日

沈阳航空航天大学课程设计报告 _______________________________________________________________________________ 目录第1章总体设计方案 (1) 1.1设计原理 (1) 1.2设计思路 (2) 1.3设计环境 (3) 第2章详细设计方案 (3) 2.1总体方案的设计与实现 (4) 2.1.1总体方案的逻辑图 (4) 2.1.2器件的选择与引脚锁定 (4) 2.1.3编译、综合、适配 (5) 2.2功能模块的设计与实现 (5) 2.2.1一位全加器的设计与实现 (6) 2.2.2 4位输入端加法器的设计与实现 (7) 2.2.3 阵列乘法器的设计与实现 (10) 第3章硬件测试 (13) 3.1编程下载 (13) 3.2 硬件测试及结果分析 (13) 参考文献 (15) 附录（电路原理图） (16)

第1章总体设计方案 1.1 设计原理阵列乘法器采用类似人工计算的方法进行乘法运算。人工计算方法是用乘数的每一位去乘被乘数，然后将每一位权值对应相加得出每一位的最终结果。如图1.1所示，用乘数的每一位直接去乘被乘数得到部分积并按位列为一行，每一行部分积末位与对应的乘数数位对齐，体现对应数位的权值。将各次部分积求和，即将各次部分积的对应数位求和即得到最终乘积的对应数位的权值。为了进一步提高乘法的运算速度，可采用大规模的阵列乘法器来实现，阵列乘法器的乘数与被乘数都是二进制数。可以通过乘数从最后一位起一个一个和被乘数相与，自第二位起要依次向左移一位，形成一个阵列的形式。这就可将其看成一个全加的过程，将乘数某位与被乘数某位与完的结果加上乘数某位的下一位与被乘数某位的下一位与完的结果再加上前一列的进位进而得出每一位的结果，假设被乘数与乘数的位数均为4位二进制数，即m=n=4,A×B可用如下竖式算出，如图1.1所示。 X 4 X 3 X 2 X 1 =A × Y 4 Y 3 Y 2 Y 1 =B X 4Y 1 X 3 Y 1 X 2 Y 1 X 1 Y 1 X 4Y 2 X 3 Y 2 X 2 Y 2 X 1 Y 2 X 4Y 3 X 3 Y 3 X 2 Y 3 X 1 Y 3 (进位) X4Y4 X3Y4 X2Y4 X1Y4 Z 8 Z 7 Z 6 Z 5 Z 4 Z 3 Z 2 Z 1 图1.1 A×B计算竖式 X 4 ,X 3 ,X 2 ,X 1 ,Y 4 ,Y 3 ,Y 2 ,Y 1 为阵列乘法器的输入端，Z 1 -Z 8 为阵列乘法器的输出端，该逻辑框图所要完成的功能是实现两个四位二进制既A(X)*B(Y)的乘法运算，其计算结果为C(Z) (其中A(X)=X 4X 3 X 2 X 1 ，B(Y)=Y 4 Y 3 Y 2 Y 1 ， C(Z)=Z 8Z 7 Z 6 Z 5 Z 4 Z 3 Z 2 Z 1 而且输入和输出结果均用二进制表示 )。阵列乘法器的总原理如图1.2所示。

计算机组成原理_原码阵列除法器

计算机组成原理专周报告成都电子机械高等专科学校计算机工程系

` 目录一、项目名称 (1) 二、实验目的 (1) 三、不恢复余数的阵列除法器介绍 (1) 四、逻辑流程图及原理 (3) 算法流程 (3) 粗框图 (4) CSA逻辑结构图 (4) 原理分析 (5) 五、实例结果及求解过程 (8) 实例结果图 (8) 实例求解过程 (9) 六、心得体会： (10)

计算机组成原理专周报告一、项目名称原码阵列除法器二、实验目的 1）理解原码阵列除法运算的规则。 2）掌握原码阵列除法器设计思想，设计一个原码阵列除法器。 3）熟悉proteus 7 professional软件的使用。 4）复习巩固课堂知识，将所学知识运用于实际，做到学以致用。三、不恢复余数的阵列除法器介绍阵列式除法器是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比,阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种多样形式，如不恢复余数阵列除法器，补码阵列除法器等等。我们所用到的就是不恢复余数的阵列除法器。设：所有被处理的数都是正的小数（仍以定点小数为例）。不恢复余数的除法也就是加减交替法。在不恢复余数的除法阵列中,每一行所执行的操作究竟是加法还是减法, 取决于前一行输出的符号与

被除数的符号是否一致。当出现不够减时,部分余数相对于被除数来说要改变符号。这时应该产生一个商位“0”,除数首先沿对角线右移,然后加到下一行的部分余数上。当部分余数不改变它的符号时, 即产生商位“1”,下一行的操作应该是减法。图（四）示出了 (4位÷4位)的不恢复余数阵列除法器的逻辑原理图。由图看出,该阵列除法器是用一个可控加法/减法(CAS)单元所组成的流水阵列来实现的。推广到一般情况，一个(n＋1)位除(n＋1)位的加减交替除法阵列由(n＋1)2个CAS单元组成，其中两个操作数(被除数与除数)都是正的。单元之间的互连是用n＝3的阵列来表示的。这里被除数X是一个6位的小数(双倍长度值)：X＝0.A1A2A3A4A5A6它是由顶部一行和最右边的对角线上的垂直输入线来提供的。除数Y是一个3位的小数：Y＝0.B1B2B3 它沿对角线方向进入这个阵列。这是因为，在除法中所需要的部分余数的左移，可以用下列等效的操作来代替：即让余数保持固定，而将除数沿对角线右移。商Q是一个3位的小数：Q＝0.Q1Q2Q3 它在阵列的左边产生。余数r是一个6位的小数：r＝0.00r0r1r2r3 它在阵列的最下一行产生。

计算机组成原理参考答案

三、简答题 1 CPU中有哪几类主要寄存器。 2通道的基本功能是什么？具体有哪几种类型？ 3、RISC指令系统的特点有哪些？ 4、CPU中有哪几类主要寄存器？说明其功能。 5、简述引起流水线断流的三种原因及解决办法。 6、何谓DMA方式，为什么DMA方式比中断方式具有更高的IO效率？ 7、一台机器的指令系统应当包含哪几类指令？ 8、比较同步定时与异步定时的优缺点。 9、通道的基本功能是什么？CPU如何实现对通道的管理？通道如何实现对设备控制器的管理？ 10、简述CPU的四种基本功能。 11、为什么DMA方式比中断方式具有更高的I/O效率？ 12、磁盘存储器的技术指标有哪些？ 13、通道的基本功能是什么？具体有哪几种类型？ 14、比较同步定时和异步定时的稳定性缺点。 15、在操作系统中什么情况下需要进行进程调度？ 16、选择寻址方式时主要考虑哪些因素？ 17、寻址方式在指令格式中的表示方法通常有哪几种方法？ 18、说明中断处理的过程，及中断优先级的意义。 19、为什么要对CRT屏幕不断进行刷新？要求刷新频率是多少？为达些目的，必须设置什么样的硬件？ 20、说明外围设备的I/O控制方式分类及特点。 21、把外围设备接入计算机系统时，必须解决哪些问题？四、计算题 CPU执行一段程序时，cache完成存取的次数为3800次，主存完成的次数为200次，已知cache存储周期为50ns，主存存储周期为250ns，求cache/主存系统的效率和平均访问时间。答：CACHE的命中率：H=Nc/(Nc+Nm)＝3800/(3800+200)=0.95 R=Tm/Tc=250ns/50ns=5

计算机组成原理阵列乘法器课程设计报告.

课程设计

教学院计算机学院课程名称计算机组成原理题目4位乘法整列设计专业计算机科学与技术班级2014级计本非师班姓名唐健峰同组人员黄亚军指导教师 2016 年10 月 5 日

第二章参考答案

第2章参考答案 2写出下列十进制数的原码、反码、补码和移码表示（用8位二进制数）。如果是小数，则用定点小数表示；若为整数，则用定点整数表示。其中MSB 是最高位（符号位），LSB 是最低位。 (1)－1 (2) －38/64 解：（1）-1=(-0000001)2 原码: 10000001 反码: 11111110 吧补码: 11111111 移码: 01111111 （2）-38/64=-0.59375=(-0.1001100)2 或-38/64=-（32+4+2）*2-6=-（100110）*2-6=(-0.1001100)2 原码: 1 .1001100 反码: 1 .0110011 补码: 1 .0110100 移码: 0.0110100 注：-1如果看成小数，那么只有补码和移码能表示得到，定点小数-1的补码为：1.0000000 此例类似于8位定点整数的最小值-128补码为10000000 3 有一字长为32位的浮点数，符号位1位；阶码8位，用移码表示；尾数23位，用补码表示；基数为2.请写出：（1）最大数的二进制表示，（2）最小数的二进制表示，（3）规格化数所能表示的数的范围。解：（题目没有指定格式的情况下，用一般表示法做）（1）最大数的二进制表示：0 11111111 11111111111111111111111 （2）最小数的二进制表示：1 11111111 00000000000000000000000 (1) ）（231221*27--- (2) ）（1*2127-- （3）规格化最大正数：0 11111111 11111111111111111111111 ）（231221*27---

阵列除法器

沈阳航空工业学院课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：阵列除法器的设计院（系）：计算机学院专业：计算机科学与技术班级：7401101 学号：200704011004 姓名：刘慧指导教师：施国君完成日期：2010年1月15日

沈阳航空工业学院课程设计报告目录第1章总体设计方案 (1) 1.1设计原理 (1) 1.2设计思路 (2) 1.3设计环境 (3) 第2章详细设计方案 (6) 2.1顶层方案图的设计与实现 (6) 2.1.1创建顶层图形设计文件 (6) 2.1.2器件的选择与引脚锁定 (7) 2.1.3编译、综合、适配 (8) 2.2功能模块的设计与实现 (8) 2.3仿真调试 (10) 第3章编程下载与硬件测试 (12) 3.1编程下载 (12) 3.2硬件测试及结果分析 (12) 参考文献 (14) 附录（电路原理图） (15)

第1章总体设计方案 1.1 设计原理阵列除法器的功能是利用一个可控加法／减法(CAS)单元所组成的流水阵列来实现的。它有四个输出端和四个输入端。当输入线P＝0时，CAS作加法运算；当P＝1时，CAS作减法运算。可控加法／减法(CAS)单元的逻辑电路图如图1.1所示。图1.1可控加法／减法(CAS)单元的逻辑图 CAS单元的输入与输出关系可用如下一组逻辑方程来表示： S i＝A i ⊕(B i ⊕P) ?C C i＋1＝(A i＋C i) ?(B i ⊕P)＋A i C i 当P＝0时，就得到我们熟悉的一位全加器(FA)的公式： S i＝A i ⊕B i ⊕C i C i＋1＝A i B i＋B i C i＋A i C i 当P＝1时，则得求差公式： S i＝A i ?B i '?C i C i＋1＝A i B i '＋B i 'C i＋A i C i 其中B i '＝B i?1。称为借位输出。在减法情况下,输入C i称为借位输入,而C i ＋1

乘位阵列乘法器设计

乘位阵列乘法器设计集团文件版本号：（M928-T898-M248-WU2669-I2896-DQ586-M1988）

课程设计报告课程设计题目： 4乘4位阵列乘法器设计学生姓名：杨博闻学号专业：计算机科学与技术班级： 1120701 指导教师：汪宇玲 2014年 1月 4日

一、设计目的 1．掌握乘法器的原理及其设计方法。 2 ．熟练应用CPLD 设计及 EDA 操作软件。二、设计设备 1．TDN-CM+或 TDN-CM++教学实验系统一套。 2 ·PC 微机一台。 3·ispDesignEXPERT 软件模型机数据通路结构框图三、设计原理本实验用 CPLD 来设计一个 4 ×4 位乘法器，相对于画电路图输入，用 ABEL 语言描述是比较方便的。其算式如下（其中括号中的数字表示在 ABEL 源程序描述中的功能块调用编号）： a3 a2 a1 a0 × b3 b2 b1 b0 ---------------------------------------------------------------------------------------------------------- a3b0(10) a2b0(6) a1b0(3) a0b0(1) a3b1(13) a2b1(9) a1b1(5) a0b1(2)

a3b2(15) a2b2(12) a1b2(8) a0b2(4) ＋ a3b3(16) a2b3(14) a1b3(11) a0b3(7) ----------------------------------------------------------- ------------------------------------------------ p7 p6 p5 p4 p3 p2 p1 p0 四、设计步骤 1．安装EDA 软件打开计算机电源，进入 Windows 系统，安装上述 ispDesignEXPERT 软件。安装完成后，桌面和开始菜单中则建有 ispDesignEXPERT 软件图标。 2．用ispDesignEXPERT 软件根据上述乘法的逻辑原理用ABEL 语言编写功能描述程序。其在 1032 芯片中对应的管脚如图： 3．编辑、编译和下载使用 ispDesignEXPERT 软件编辑源程序并进行编译，然后打开实验系统电源，将生成的 JEDEC 文件下载到 ispLSI1032 中去。 4 ．连接实验电路按下图连接实验电路。 5 ．给定操作数，观察乘法器输出将 SWITCH UNIT 单元中的 SW-B、AR 开关置为低电平状态。在 INPUT DEVICE 单元中的 8 个开关的高 4 位为乘数 A ，低四位为被乘

原码加减交替除法

2.5 定点除法运算 2.5.1 原码一位除法设被除数[x]原=xf.x1x2…xn，除数[y]原=yf.y1y2…yn 则有[x÷y]原=(xf⊕yf)+(0.x1x2…xn/0.y1y2…yn）对于定点小数，为使商不发生溢出，必须保证|x|＜|y|；对于定点整数，为使商不发生溢出，必须保证双字|x|的高位字部分＜|y|。计算机实现原码除法，有恢复余数法和不恢复余数法两种方法。 1. 恢复余数法由于每次商0之前都要先恢复余数，因此这种方法称之为恢复余数法。 [例2.40] x=0.1001，y=-0.1011，用原码恢复余数法计算x÷y。

2. 不恢复余数法不恢复余数法又称加减交替法，它是恢复余数法的一种变形。设ri表示第i次运算后所得的余数，按照恢复余数法，有：若ri＞0，则商1，余数和商左移1位，再减去除数，即 ri+1=2ri-y 若ri＜0，则先恢复余数，再商0，余数和商左移1位，再减去除数，即 ri+1=2(ri+y)-y=2ri+y 由以上两点可以得出原码加减交替法的运算规则：若ri＞0，则商1，余数和商左移1位，再减去除数，即ri+1=2ri-y；若ri＜0，则商0，余数和商左移1位，再加上除数，即ri+1=2ri+y。由于此种方法在运算时不需要恢复余数，因此称之为不恢复余数法。原码加减交替法是在恢复余数的基础上推导而来的，当末位商1时，所得到的余数与恢复余数法相同，是正确的余数。但当末位商0时，为得到正确的余数，需增加一步恢复余数，在恢复余数后，商左移一位，最后一步余数不左移。 [例2.41] x=0.1001，y=-0.1011，用原码加减交替法计算x÷y。由例2.41可以看出，运算过程中每一步所上的商正好与当前运算结果的符号位相反，在原码加减交替除法硬件设计时每一步所上的商便是由运算结果的符号位取反得到的。由例2.41还可以看出，当被除数（余数）和除数为单符号时，运算过程中每一步所上的商正好与符号位运算向前产生的进位相同，在原码阵列除法器硬件设计时每一步所上的商便是由单符号位运算向前产生的进位得到的。 [例2.42] x=-10110000，y=1101，用原码加减交替法计算x÷y。

4位阵列乘法器

目录一、设计题目 (2) 二、设计目的 (2) 三、设计过程 (2) 3.1设计原理 (2) 3.2器件选择 (3) 3.3逻辑原理 (3) 3.4阵列乘法器的逻辑原理 (4) 3.5 时序图 (4) 四、设计心得 (5) 五、参考文献 (6)

4位阵列乘法器一、设计题目4位阵列乘法器二、设计目的计算机组成原理是计算机专业的核心专业基础课。课程设计属于设计型实验，不仅锻炼学生简单计算机系统的设计能力，而且通过进行设计及实现，进一步提高分析和解决问题的能力。同时也巩固了我们对课本知识的掌握，加深了对知识的理解。在设计中我们发现问题，分析问题，到最终的解决问题。凝聚了我们对问题的思考，充分的锻炼了我们的动手能力、团队合作能力、分析解决问题的能力。三、设计过程 3.1设计原理阵列乘法器是类似于人工计算（如图1.1所示）的方法，乘数与被乘数都是二进制数。所以可以通过乘数从最后一位起一个一个和被乘数相与，自第二位起要依次向左移一位，形成一个阵列的形式。这就可将其看成一个全加的过程，将乘数某位与被乘数某位与完的结果加上乘数某位的下一位与被乘数某位的下一位与完的结果再加上前一列的进位进而得出每一位的结果。一个阵列乘法器要完成X．Y乘法运算(X=X4X3X2X1,Y=Y4Y3Y2Y1)。阵列的每一行送入乘数Y的每一位数位，而各行错开形成的每一斜列则送入被乘数的每一数位。阵列乘法器是由十六个模块组成，每一个模块构包括一个与门和一位全加器。 1 0 1 1 × 1 1 0 1 ________________ 10 1 1 00 0 0 1 0 1 1 1 0 1 1 ___________________________ 1 0 0 0 1 1 1 1 图1人工计算乘法示例

计算机组成原理阵列乘法器的设计

沈阳***** 课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：阵列乘法器的设计院（系）：计算机学院专业：计算机科学与技术班级：学号：姓名：指导教师：完成日期：2007年1月7日

目录第1章总体设计方案 (1) 1.1 设计原理 (1) 1.2 设计思路 (1) 1.3 设计环境 (1) 第二章详细设计方案 (2) 2.1顶层方案图的设计与实现 (2) 2.1.1创建顶层图形设计文件 (2) 2.1.2器件的选择与引脚锁定 (3) 2.1.3编译、综合、适配........................................................................ . (4) 2.2底层的设计与实现........................................................................ (4) 2.2.1阵列乘法器的设计与实现..................................... ................. .......... ................. (4) 2.3功能模块的设计与实现 (6) 2.4 仿真调试.................................................................................. (7) 第3章编程下载与硬件测试 (10) 3.1 编程下载 (10) 3.2 硬件测试及结果分析 (10) 参考文献 (12) 课程设计总结 (13)

第2章习题答案

习题2 1. 写出下列各数的原码、反码、补码、移码（用8位二进制表示），其中MSB是最高位（符号位），LSB是最低位。如果是小数，则小数点在MSB之后；如果是整数，则小数点在LSB之后。 (1)-59/64 (2)27/128 (3)-127/128 (4)用小数表示-1 (5)用整数表示-1 (6)-127 (7)35 (8)-128 2. 设[x]补=x0.x1x2x3x4，其中x i取0或1，若要使x＞－0.5，则x0、x1、x2、x3、x4的取值应满足什么条件？ 3. 若32位定点小数的最高位为符号位，用补码表示，则所能表示的最大正数为，最小正数为，最大负数为，最小负数为；若32位定点整数的最高位为符号位，用原码表示，则所能表示的最大正数为，最小正数为，最大负数为，最小负数为。 4. 若机器字长为32位，在浮点数据表示时阶符占1位，阶码值占7位，数符占1位，尾数值占23位，阶码用移码表示，尾数用原码表示，则该浮点数格式所能表示的最大正数为，最小正数为，最大负数为，最小负数为。 5. 某机浮点数字长为18位，格式如图2.35所示，已知阶码（含阶符）用补码表示，尾数（含数符）用原码表示。 (1)将(-1027)10表示成规格化浮点数； (2)浮点数(0EF43)16是否是规格化浮点数？它所表示的真值是多少？图2.35 浮点数的表示格式 6. 有一个字长为32位的浮点数，格式如图2.36所示，已知数符占1位；阶码占8位，用移码表示；尾数值占23位，尾数用补码表示。图2.36 浮点数的表示格式请写出：

(1)所能表示的最大正数； (2)所能表示的最小负数； (3)规格化数所能表示的数的范围。 7. 若浮点数x的IEEE754标准的32位存储格式为(8FEFC000)16，求其浮点数的十进制数值。 8. 将数(-7.28125)10转换成IEEE754标准的32位浮点数的二进制存储格式。 9. 已知x=-0.x1x2…x n，求证：[x]补=+0.00…01。 10. 已知[x]补=1.x1x2x3x4x5x6，求证：[x]原=+0.000001。 11. 已知x和y，用变形补码计算x+y，同时指出运算结果是否发生溢出。 (1)x=0.11011 y=-0.10101 (2)x=-10110 y=-00011 12. 已知x和y，用变形补码计算x-y，同时指出运算结果是否发生溢出。 (1)x=0.10111 y=0.11011 (2)x=11011 y=-10011 13. 已知[x]补=1.1011000，[y]补=1.0100110，用变形补码计算2[x]补+1/2[y]补=？，同时指出结果是否发生溢出。 14. 已知x和y，用原码运算规则计算x+y，同时指出运算结果是否发生溢出。 (1)x=0.1011，y=-0.1110 (2)x=-1101，y=-1010 15. 已知x和y，用原码运算规则计算x-y，同时指出运算结果是否发生溢出。 (1)x=0.1101，y=0.0001 (2)x=0011，y=1110 16. 已知x和y，用移码运算方法计算x+y，同时指出运算结果是否发生溢出。 (1)x=-1001，y=1101 (2)x=1101，y=1011

4乘4位阵列乘法器设计

课程设计报告课程设计题目：4乘4位阵列乘法器设计学生姓名：杨博闻学号：201120070115 专业：计算机科学与技术班级：1120701 指导教师：汪宇玲 2014年1月4日

一、设计目的 1．掌握乘法器的原理及其设计方法。 2 ．熟练应用CPLD 设计及EDA 操作软件。二、设计设备 1．TDN-CM+或TDN-CM++教学实验系统一套。 2 ·PC 微机一台。 3·ispDesignEXPERT 软件模型机数据通路结构框图三、设计原理本实验用CPLD 来设计一个4 ×4 位乘法器，相对于画电路图输入，用ABEL 语言描述是比较方便的。其算式如下（其中括号中的数字表示在ABEL 源程序描述中的功能块调用编号）：

a3 a2 a1 a0 ×b3 b2 b1 b0 ---------------------------------------------------------------------------------------------------------- a3b0(10) a2b0(6) a1b0(3) a0b0(1) a3b1(13) a2b1(9) a1b1(5) a0b1(2) a3b2(15) a2b2(12) a1b2(8) a0b2(4) ＋a3b3(16) a2b3(14) a1b3(11) a0b3(7) ----------------------------------------------------------------------------------------------------------- p7 p6 p5 p4 p3 p2 p1 p0 四、设计步骤 1．安装EDA 软件打开计算机电源，进入Windows 系统，安装上述ispDesignEXPERT 软件。安装完成后，桌面和开始菜单中则建有ispDesignEXPERT 软件图标。 2．用ispDesignEXPERT 软件根据上述乘法的逻辑原理用ABEL 语言编写功能描述程序。其在1032 芯片中对应的管脚如图： 3．编辑、编译和下载使用ispDesignEXPERT 软件编辑源程序并进行编译，然后打开实验系统电源，将生成的JEDEC 文件下载到ispLSI1032 中去。 4 ．连接实验电路按下图连接实验电路。 5 ．给定操作数，观察乘法器输出将SWITCH UNIT 单元中的SW-B、AR 开关置为低电平状态。在INPUT

计算机学科专业基础综合

833“计算机学科专业基础综合”复习参考提纲一、考察目标计算机学科专业基础综合考试涵盖数据结构、计算机组织与体系结构、操作系统和计算机网络等学科专业基础课程。要求考生比较系统地掌握上述专业基础课程的基本概念、基本原理和基本方法，能够综合运用所学的基本原理和基本方法分析、判断和解决有关理论问题和实际问题。二、考试形式和试卷结构 1、试卷满分及考试时间：本试卷满分为150，考试时间为180分钟 2、答题方式：闭卷，笔试 3、试卷内容结构：数据结构45分、计算机组织与体系结构45分、操作系统35分、计算机网络25分三、考察范围数据结构：【总体要求】 “数据结构”要求学生掌握数据结构的基本理论和基本方法，使学生具备基本的数据结构分析、设计、求解实际问题的能力。要求掌握数据结构的基本概念、基本原理和基本方法；掌握线性表、树与二叉树、图的逻辑结构、物理结构、基本操作，以及基本操作在不同的物理结构上的实现，并能够对操作算法进行基本的时间复杂度和空间复杂度进行分析；掌握基本的查找和排序方法，并能够利用这些方法对实际问题进行分析和求解，具备采用C或C++或JA V A 语言设计与实现算法的能力。（一）数据结构基本概念 1.复习内容数据结构、算法的基本定义，数据结构的逻辑结构和物理结构，算法的性能评价方法。 2.具体要求数据结构的定义

数据结构的逻辑结构数据结构的物理结构算法的概念和算法的性能评价(时间复杂度) （二）线性表（大题考点） 1.复习内容线性表的概念和基本运算，线性表的顺序存储和链式存储，线性表的基本运算在顺序存储和链式存储结构上的实现。 2.具体要求线性表的概念和基本运算线性表的顺序存储线性表的链式存储线性表的应用（三）栈和队列（选择题考点） 1.复习内容栈和队列的基本概念、基本操作和存储结构。 2.具体要求栈和队列的基本概念和基本操作栈和队列的顺序存储结构栈和队列的链式存储结构栈和队列的应用（四）串 1.复习内容串的基本概念、存储结构和模式匹配算法 2.具体要求串的基本概念和基本操作串的顺序存储结构串的链式存储结构模式匹配算法（五）数组和广义表

乘位阵列乘法器设计

课程设计报告课程设计题目： 4乘4位阵列乘法器设计学生姓名：杨博闻学号： 0115 专业：计算机科学与技术班级： 1120701 指导教师：汪宇玲 2014年 1月 4日

用 ABEL 语言描述是比较方便的。其算式如下（其中括号中的数字表示在 ABEL 源程序描述中的功能块调用编号）： a3 a2 a1 a0 × b3 b2 b1 b0 --------------------------------------------------------------- ------------------------------------------- a3b0(10) a2b0(6) a1b0(3) a0b0(1) a3b1(13) a2b1(9) a1b1(5) a0b1(2) a3b2(15) a2b2(12) a1b2(8) a0b2(4) ＋ a3b3(16) a2b3(14) a1b3(11) a0b3(7) --------------------------------------------------------------- -------------------------------------------- p7 p6 p5 p4 p3 p2 p1 p0

4位乘法器的设计

设计思想：确定该乘法器工作的基本原理是首先生成部分积，再将这些部分积相加得到乘积。设计的基本思想为：从被乘数的最低位开始移位，若移出位为1，则乘数左移后与上一次的和相加，若移出位为0，则乘数左移后以全0相加，循环上述操作，直至被乘数的最高位。主要是进行移位、相加两项操作的重复。乘法器设计根据乘法器工作原理可知，确定输入与输出。输入的两个乘数分别为din[4 .. 0]、din1 [4.. 0]，另外clk、clr作为控制输入，dout[7..0]作为输出。由分析可知乘法器原理框图包括右移寄存器（sregb）、8位寄存器（regb）、选通与门（andarith）、4位加法器（adder4）四部分。其中，sreg4b对被乘数进行右移移位，andarith对乘数与被乘数相乘过程中的部分积进行相与，adder4对右移寄存器的移位位数进行计数，regb对乘数和被乘数相乘之后的结果进行存储。下面分别对各部分元件进行设计，然后再由这些元件构成整个乘法器电路图。 1）设计一个右移寄存器（sregb） LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY sregb IS PORT ( clk : IN STD_LOGIC; load : IN STD_LOGIC; din : IN STD_LOGIC_VECTOR(3 downto 0); qb : OUT STD_LOGIC ); END sregb; ARCHITECTURE sregb_architecture OF sregb IS SIGNAL regb : STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN PROCESS (clk, load) BEGIN IF load = '1' THEN regb<= din; ELSIF CLK'EVENT AND CLK = '1' THEN regb(2 DOWNTO 0) <= regb(3 DOWNTO 1); qb <= regb(0); END IF; END PROCESS; END sregb_architecture; 2）设计一个选通与门（andarith） LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY andarith IS PORT ( qb: IN STD_LOGIC; din1 : IN STD_LOGIC_VECTOR(3 downto 0);

计算机组成原理二章答案

第2章作业参考答案 1、 (1) -35(=23)16 (2)127 (3)-127 (4)-1 [-35]原=10100011 [127]原=01111111 [-127]原=11111111 [-1]原=10000001 [-35]反=11011100 [127]反=01111111 [-127]反=10000000 [-1]反=11111110 [-35]补=11011101 [127]补=01111111 [-127]补=10000001 [-1]补=11111111 2 当a 7=0时，x ≥0，满足x>-0.5的条件，即：若a 7=0，a 6~ a 0可取任意值当a 7=1时，x<0，若要满足x>-0.5的条件，则由补码表示与其真值的关系，可知： 7 061524334251676 022222221)2(1--------=*+*+*+*+*+*+*+-=*+-=∑a a a a a a a a x i i i 要使x>-0.5 ，所以要求a 6=1，并且a 5~a 0不能全部为0 所以，要使x>-0.5，则要求a 7=0；或者a 7= a 6=1，并且a 5~a 0至少有一个为1 3、由题目要求可知，该浮点数的格式为： M(23位)不必存储符号位，只需存小数点后面的有效数值位即可。 (1)最大数的二进制表示为：0 11111111 1111……111(23个1) (2)最小数的二进制表示为：1 11111111 0000……000(23个0) (3)非IEEE754标准的补码表示的规格化数是指其最高有效位与符号位相反故有：最大正数为：0 11111111 1111……111(23个1)=+(1-2-23)?2127 最小正数为：0 00000000 1000……000(22个0)=+0.5?2-128 最大负数为：1 00000000 0111……111(22个1)=-(0.5+2-23)?2-128 最小负数为：1 11111111 0000……000(23个0)=-1?2127 所以其表示数的范围是：+0.5?2-128~+(1-2-23)?2127以及-1?2127~-(0.5+2-23)?2-128

计算机组成原理_原码阵列除法器

计算机组成原理阵列乘法器课程设计报告

计算机组成原理试题和答案

阵列除法器设计与实现

计算机组成原理_阵列乘法器设计

计算机组成原理_原码阵列除法器

计算机组成原理参考答案

计算机组成原理阵列乘法器课程设计报告.

第二章参考答案

阵列除法器

乘位阵列乘法器设计

原码加减交替除法

4位阵列乘法器

计算机组成原理 阵列乘法器的设计

第2章习题答案

4乘4位阵列乘法器设计

计算机学科专业基础综合

乘位阵列乘法器设计

4位乘法器的设计

计算机组成原理二章答案

计算机组成原理阵列乘法器的设计