基于FPGA的LCD设计报告
12864点阵型液晶显示器的VHDL设计与实现
陈曦
河南科技大学电子信息工程学院信科063班
摘要：介绍LCD12864的组成及工作原理，论述了基于VHDL语言和FPGA芯片的数字系统的设计思想和实现过程。
关键词：数字电压表；VHDL语言；FPGA
VHDL Realization of Digital Voltmeter
Abstract: The composition and working principle of Point LCD display were introduced in this paper, the designing idea and implementation proces s based on VHDL and FPGA were also described.
Key words: digital voltmeter; VHDL; FPGA
在硬件电子电路设计领域中，电子设计自动化(EDA)工具已成为主要的设计手段，而VHDL语言则是EDA的关键技术之一，它采用自顶向下的设计方法，即从系统总体要求出发，自上至下地将设计任务分解为不同的功能模块，最后将各功能模块连接形成顶层模块，完成系统硬件的整体设计。本文用FPGA芯片和VHDL语言设计了一个数字电压表，举例说明了利用VHDL语言实现数字系统的过程。
1．系统组成及工作原理
整个LCD的硬件结构如下图所示。
本设计所用的JM12864A是一种图形点阵液晶显示器，它主要由行驱动器、列驱动器及128×64全点阵液晶显示器组成。可完成图形显示；也可以显示8×4个(16×16点阵)汉字。
1．12864点阵型液晶显示器的显示原理
12864液晶显示屏共有128×64点阵，即每行显示128点，每列显示64点。此种型号的液晶显示屏以中间间隔平均划分为左屏和右屏分别显示，均为64×64点阵，而且各自都有独立的片选信号控制选择。先显示左屏，左屏全部显示完后才能显示右屏。显示屏上的显示数据由显示数据随机存储器DDRAM提供。DDRAM每字节中的每1个bit，对应显示屏上的1个点。bit值为1，对应点显示，反之不显示。
DDRAM与显示屏的对应位置如图1所示。每半屏显示数据共有512字节的DDRAM，分为8个数据页来管理，这些页对应显示屏从上到下编号为0－7页，每页64字节，涵盖半边显示屏的64行×64列×8bit点阵数据。向显示屏写数据实际上是向DDRAM中写数据，DDRAM不同页和不同列中的字节数据唯一对应显示屏一行的8个显示点。
工作时，LCD显示电路实现分行显示“河南科技大学”、“电信科×级×班”、“姓名1和姓名2”及实际测量电压值。
2．FPGA功能模块的设计
12864点阵型液晶显示器的各个模块都是用VHDL语言编程实现的。
本设计所用的JM12864A是一种图形点阵液晶显示器，它主要由行驱动器、列驱动器及128×64全点阵液晶显示器组成。可完成图形显示；也可以显示8×4个(16×16点阵)汉字。
1．12864点阵型液晶显示器的显示原理
12864液晶显示屏共有128×64点阵，即每行显示128点，每列显示64点。此种型号的液晶显示屏以中间间隔平均划分为左屏和右屏分别显示，均为64×64点阵，而且各自都有独立的片选信号控制选择。先显示左屏，左屏全部显示完后才能显示右屏。显示屏上的显示数据由显示数据随机存储器DDRAM提供。DDRAM每字节中的每1个bit，对应显示屏上的1个点。bit值为1，对应点显示，反之不显示。
DDRAM与显示屏的对应位置如图1所示。每半屏显示数据共有512字节的DDRAM，分为8个数据页来管理，这些页对应显示屏从上到下编号为0－7页，每页64字节，涵盖半边显示屏的64行×64列×8bit点阵数据。向显示屏写数据实际上是向DDRAM中写数据，DDRAM不同页和不同列中的字节数据唯一对应显示屏一行的8个显示点。例如，向DDRAM 第0页的第0列写入数据00010100B，则显示屏左上角第0列的8个显示点只有从上往下的第3和5点显示。不同页和不同列DDRAM的寻址，通过左半屏和右半屏各自的页地址计数器和列地址计数器实现，因此对显示屏DDRAM写显示数据前，需要先设置页地址和列地址。
图1 12864液晶显示屏与内部RAM的对应关系
2．12864液晶显示器的内部结构及外部引脚
1）12864液晶显示器的内部结构
IC1控制模块的左半屏，IC2控制模块的右半屏。IC3为行驱动器。IC1，IC2为列驱动器。IC1，IC2，IC3含有如下主要功能器件。了解如下器件有利于对LCD模块的编程。a)指令寄存器(IR)
IR是用来寄存指令码，与数据寄存器寄存数据相对应.当D/I=1 时，在E信号下降沿的作用下，指令码写入IR。.
b)数据寄存器(DR)
DR是用来寄存数据的，与指令寄存器寄存指令相对应.当D/I=1时，在E信号的下降沿作用下，图形显示数据写入DR，或在E信号高电平作用下由DR读到DB7~DB0 数据总线.DR 和DDRAM之间的数据传输是模块内部自动执行的。
c)状态寄存器
有效数据位3位，用于记录“忙”信号标志位（BF），复位标志位（RST）以及开/关显示状态位（ON/OFF）。
d)XY地址计数器
XY地址计数器是一个9位计数器。高三位是X地址计数器，低6位为Y地址计数器，XY地址计数器实际上是作为DDRAM的地址指针，X地址计数器为DDRAM的页指针，Y 地址计数器为DDRAM的Y地址指针。
X地址计数器是没有记数功能的，只能用指令设置。
Y地址计数器具有循环记数功能，各显示数据写入后，Y地址自动加1，Y地址指针从0到63。
e)显示数据RAM(DDRAM)
DDRAM是存贮图形显示数据的。DDRAM与地址和显示位置的关系见图1。
f)Z地址计数器
Z地址计数器是一个6位计数器，此计数器具备循环记数功能，它是用于显示行扫描同步。当一行扫描完成，此地址计数器自动加1，指向下一行扫描数据，RST复位后Z地址计数器为0。
Z地址计数器可以用指令DISPLAY START LINE 预置。因此，显示屏幕的起始行就由此指令控制，即DDRAM的数据从哪一行开始显示在屏幕的第一行。此模块的DDRAM共64行，屏幕可以循环滚动显示64行。
2）12864液晶显示器的外部引脚
12864液晶显示模块共有20个引脚，包括8位双向数据线、6条控制线及电源线等。具
3．12864液晶显示器的编程指令
1)显示开关控制(DISPLAY ON/OFF)
代码
形式
设置屏幕显示开/关。D/I=1，开显示。D=0，关显示。不影响DDRAM中的内容。
2)设置显示起始行(DISPLAY START LINE)
代码
形式
6位地址自动送入Z地址计数器，起始行的地址可以是0~63的任意一行。
例如：选择A5~A0是62,则起始行与DDRAM行的对应关系如下：
DDRAM 行：62 63 0 1 2 3 ·················28 29
屏幕显示行： 1 2 3 4 5 6·················31 32
3)设置页地址（SET PAGE “X ADDRESS”)
代码
形式
页。读写数据对地址没有影响,页地址由本指令或RST信号改变复位后页地址为0。
4)设置Y地址(SET Y ADDRESS)
代码R/W D/I DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
形式
此指令的作用是将A5~A0送入Y地址计数器，作为DDRAM的Y地址指针。在对DDRAM 进行读写操作后，Y地址指针自动加1,指向下一个DDRAM单元。
5)读状态(STA TUS READ)
代码R/W D/I DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
形式
当R/W=1 D/I=0时,在E信号为“H”的作用下，状态分别输出到数据总线(DB7~DB0)的相应位。
BF：BF＝1，内部正在进行操作，BF＝0，空闲状态。
ON/OFF：ON/OFF＝1，表示显示打开，ON/OFF＝0，表示显示关闭。
RST: RST=1表示内部正在初始化，此时组件不接受任何指令和数据。
6)写显示数据(WRITE DISPLAY DA TE)
代码
形式
7)读显示数据(READ DISPLAY DA TE)
代码R/W D/I DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
形式
此指令把DDRAM的内容D7~D0读到数据总线DB7~DB0，Y地址指针自动加1。
3. 12864点阵型液晶显示器的接口电路设计
通过前面对12864显示屏引脚功能的分析可以知道，该模块有一个整体的片选信号“E”，只有当该信号为高电平时，所有的电路才会有效。另外左右半屏各有一个选择信号CS1和CS2，CS1和CS2各自为低电平时，分别选中左半屏和右半屏。为了区分读写的是数据还是指令，还设置了一个数据/指令控制线D/I。根据这些原则，设计出接口电路如图3所示。
图3 液晶显示器的接口电路
由于CS0的地址范围为280H－283H，由接口电路的设计可得液晶屏的相关地址，如下表。
4. 12864点阵型液晶显示器的软件设计
对液晶显示器的编程就是向DDRAM中写数据。在写DDRAM之前，需要先清除RAM，且左屏和右屏要分别进行清除。方法就是向RAM的所有单元写入0值。图4是液晶显示器的编程流程。图5是向LCD写显示数据的流程图。
广告字幕机是用LCD输出不同的汉字和图形。要液晶显示器显示不同的图形或汉字，就是向DDRAM中写入不同的数据。根据前面所说的液晶显示屏与DDRAM的对应关系，可以构造不同的数据来显示不同的图形和汉字。
图4液
晶显示器的编程流
程
图5
向LCD写显
示数据的流
程图
5. 12864点阵型液晶显示器驱动程序设计VHDL程序源代码：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY LCD_TEXT IS
PORT(
CLK: IN STD_LOGIC;
RS,RW,CS1,CS2,E: OUT STD_LOGIC;
Q: BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0) );
END;
ARCHITECTURE BEHA V OF LCD_TEXT IS
TYPE STATES IS(ST1,ST2,ST3,ST4,ST5,ST6,ST7,ST8,ST9,ST10,ST11,ST12,ST13,ST14,ST15,
STA1,STA2,STA3,STA4,STA5,STA6,STA7,STA8,STA9,STA10,
ST16,ST17,ST18,ST19,ST20,ST21,ST22,ST23,ST24,ST25,ST26,ST27,ST28,ST29,ST30,ST31,ST32,ST33,
ST34);
SIGNAL PRE_STA TE,NEXT_STA TE:STATES;
SIGNAL DA TALOCK,EN,RST1:STD_LOGIC;
SIGNAL XP AGE:STD_LOGIC_VECTOR(7 DOWNTO 0):="10111000";
SIGNAL Y ADDR:STD_LOGIC_VECTOR(7 DOWNTO 0):="01000000";
BEGIN
CLOCK:PROCESS(CLK) --将时钟进行分频
V ARIABLE CONT:INTEGER RANGE 0 TO 20;
BEGIN
IF CLK'EVENT AND CLK='1' THEN
CONT:=CONT+1;
IF CONT = 12 THEN DA TALOCK<='0';CONT:=0; --DATALOCK是13进制
ELSIF CONT=9 THEN
DA TALOCK<='1';
END IF;
END IF;
END PROCESS CLOCK;
EN<= NOT DA TALOCK;
E<=EN;
DA TAK:PROCESS(EN,PRE_STATE)
V ARIABLE CNT : INTEGER RANGE 0 TO 255;
BEGIN
IF EN'EVENT AND EN='1' THEN
CASE PRE_STATE IS
WHEN STA1=>RS<='0';RW<='1';CS1<='0';CS2<='1';IF Q="00100000" THEN PRE_STA TE<=ST1; END IF; --CHECK BUSY
WHEN ST1=>RS<='0';RW<='0';CS1<='0';CS2<='1';Q<="00111111";PRE_STA TE<=ST2; --显示开关设置
WHEN ST2=>RS<='0';RW<='0';CS1<='0';CS2<='1';Q<="11000000";PRE_STATE<=ST3; --起始行设置--左半清屏
WHEN ST3=>RS<='0';RW<='0';CS1<='0';CS2<='1';Q<=XPAGE;PRE_STA TE<=ST4; --页地址设置WHEN ST4=>RS<='0';RW<='0';CS1<='0';CS2<='1';Q<=Y ADDR;PRE_STATE<=ST5; --列地址设置WHEN ST5=>RS<='1';RW<='0';CS1<='0';CS2<='1';
IF XPAGE>"10111111" THEN
XPAGE<="10111000";
Y ADDR<="01000000";
PRE_STATE<=ST6; --左半清屏完毕，进入下一状态ELSIF Y ADDR>"01111111" THEN
Y ADDR<="01000000";
XPAGE<=XP AGE+1; --清完一页，开始下一页PRE_STATE<=ST3; --返回重新设置页地址
ELSE
Q<="00000000";Y ADDR<=Y ADDR+1;PRE_STATE<=ST5; --清完一列，开始下一列
END IF;
--右半清屏
WHEN STA2=>RS<='0';RW<='1';CS1<='0';CS2<='1';IF Q="00100000" THEN PRE_STA TE<=ST6;END IF;
WHEN ST6=>RS<='0';RW<='0';CS1<='1';CS2<='0';Q<=XPAGE;PRE_STA TE<=ST7; --页地址设置
WHEN ST7=>RS<='0';RW<='0';CS1<='1';CS2<='0';Q<=Y ADDR;PRE_STATE<=ST8; --列地址设置WHEN ST8=>RS<='1';RW<='0';CS1<='1';CS2<='0';
IF XPAGE>"10111111" THEN
XPAGE<="10111000";
Y ADDR<="01000000";
PRE_STATE<=ST9; ----右半清屏完毕，进入下一状态
ELSIF Y ADDR>"01111111" THEN
Y ADDR<="01000000";
XPAGE<=XP AGE+1; --清完一页，开始下一页PRE_STATE<=ST6; --返回重新设置页地址
ELSE
Q<="00000000";Y ADDR<=Y ADDR+1;PRE_STATE<=ST8; --清完一列，开始下一列END IF;
--清屏完毕，开始显示数据
--显示上半边
WHEN STA3=>RS<='0';RW<='1';CS1<='0';CS2<='1';IF Q="00100000" THEN PRE_STA TE<=ST9;END IF;
WHEN ST9=>RS<='0';RW<='0';CS1<='0';CS2<='1';Q<="00111111";PRE_STA TE<=ST10; --ON/OFF WHEN ST10=>RS<='0';RW<='0';CS1<='0';CS2<='1';Q<=XPAGE;PRE_STA TE<=ST11; --SET PAGE PAGE 0
WHEN ST11=>RS<='0';RW<='0';CS1<='0';CS2<='1';Q<=Y ADDR;PRE_STA TE<=ST12; --SET ROW ROW 0
WHEN ST12=>RS<='1';RW<='0';CS1<='0';CS2<='1';
Q<=UNIVERSITY(CNT);
IF CNT=16 THEN
XPAGE<="10111001";Y ADDR<="01000000";PRE_STATE<=ST10; --0~15
ELSIF CNT=32 THEN
XPAGE<="10111000";Y ADDR<="01010000";PRE_STATE<=ST10; --16~31
ELSIF CNT=48 THEN
XPAGE<="10111001";Y ADDR<="01010000";PRE_STATE<=ST10;
ELSIF CNT=64 THEN
XPAGE<="10111000";Y ADDR<="01100000";PRE_STA TE<=ST10; --32~47
ELSIF CNT=80 THEN
XPAGE<="10111001";Y ADDR<="01100000";PRE_STA TE<=ST10;
ELSIF CNT=96 THEN
XPAGE<="10111000";Y ADDR<="01110000";PRE_STATE<=ST10; --48~63
ELSIF CNT=112 THEN
XPAGE<="10111001";Y ADDR<="01110000";PRE_STATE<=ST10;
XPAGE<="10111010";Y ADDR<="01000000";PRE_STATE<=ST13;CNT:=0;
ELSE Y ADDR<=Y ADDR+1;CNT:=CNT+1;PRE_STA TE<=ST12;
END IF;
WHEN STA4=>RS<='0';RW<='1';CS1<='0';CS2<='1';IF Q="00100000" THEN PRE_STA TE<=ST13;END IF;
WHEN ST13=>RS<='0';RW<='0';CS1<='0';CS2<='1';Q<=XPAGE;PRE_STA TE<=ST14; --SET PAGE PAGE 2
WHEN ST14=>RS<='0';RW<='0';CS1<='0';CS2<='1';Q<=Y ADDR;PRE_STATE<=ST15; --SET ROW ROW 0
WHEN ST15=>RS<='1';RW<='0';CS1<='0';CS2<='1';
Q<=CLASS(CNT);
IF CNT=16 THEN
XPAGE<="10111011";Y ADDR<="01000000";PRE_STA TE<=ST13; --0~15
ELSIF CNT=32 THEN
XPAGE<="10111010";Y ADDR<="01010000";PRE_STATE<=ST13; --16~31
ELSIF CNT=48 THEN
XPAGE<="10111011";Y ADDR<="01010000";PRE_STA TE<=ST13;
ELSIF CNT=64 THEN
XPAGE<="10111010";Y ADDR<="01100000";PRE_STA TE<=ST13; --32~47
ELSIF CNT=80 THEN
XPAGE<="10111011";Y ADDR<="01100000";PRE_STATE<=ST13;
ELSIF CNT=96 THEN
XPAGE<="10111010";Y ADDR<="01110000";PRE_STATE<=ST13; --48~63
ELSIF CNT=112 THEN
XPAGE<="10111011";Y ADDR<="01110000";PRE_STA TE<=ST13;
ELSIF CNT=128 THEN
XPAGE<="10111100";Y ADDR<="01000000";PRE_STA TE<=ST16;CNT:=0;
ELSE Y ADDR<=Y ADDR+1;CNT:=CNT+1;PRE_STA TE<=ST15;
END IF;
WHEN STA5=>RS<='0';RW<='1';CS1<='0';CS2<='1';IF Q<="00100000" THEN PRE_STA TE<=ST16; END IF;
WHEN ST16=>RS<='0';RW<='0';CS1<='0';CS2<='1';Q<=XPAGE;PRE_STA TE<=ST17; --SET PAGE PAGE 4
WHEN ST17=>RS<='0';RW<='0';CS1<='0';CS2<='1';Q<=Y ADDR;PRE_STATE<=ST18; --SET ROW ROW 0
WHEN ST18=>RS<='1';RW<='0';CS1<='0';CS2<='1';
Q<=NAME(CNT);
IF CNT=16 THEN
XPAGE<="10111101";Y ADDR<="01000000";PRE_STA TE<=ST16; --0~15
ELSIF CNT=32 THEN
XPAGE<="10111100";Y ADDR<="01010000";PRE_STA TE<=ST16; --16~31
ELSIF CNT=48 THEN
XPAGE<="10111101";Y ADDR<="01010000";PRE_STA TE<=ST16;
XPAGE<="10111100";Y ADDR<="01100000";PRE_STATE<=ST16; --32~47
ELSIF CNT=80 THEN
XPAGE<="10111101";Y ADDR<="01100000";PRE_STATE<=ST16;
ELSIF CNT=96 THEN
XPAGE<="10111100";Y ADDR<="01110000";PRE_STA TE<=ST16; --48~63
ELSIF CNT=112 THEN
XPAGE<="10111101";Y ADDR<="01110000";PRE_STA TE<=ST16;
ELSIF CNT=128 THEN
XPAGE<="10111110";Y ADDR<="01000000";PRE_STATE<=ST19;CNT:=0;
ELSE Y ADDR<=Y ADDR+1;CNT:=CNT+1;PRE_STA TE<=ST18;
END IF;
WHEN STA6=>RS<='0';RW<='1';CS1<='0';CS2<='1';IF Q="00100000" THEN PRE_STA TE<=ST19; END IF;
WHEN ST19=>RS<='0';RW<='0';CS1<='0';CS2<='1';Q<=XPAGE;PRE_STA TE<=ST20; --SET PAGE PAGE 6
WHEN ST20=>RS<='0';RW<='0';CS1<='0';CS2<='1';Q<=Y ADDR;PRE_STATE<=ST21; --SET ROW ROW 0
WHEN ST21=>RS<='1';RW<='0';CS1<='0';CS2<='1';
Q<=VOLTAGE(CNT);
IF CNT=16 THEN
XPAGE<="10111111";Y ADDR<="01000000";PRE_STA TE<=ST19; --0~15
ELSIF CNT=32 THEN
XPAGE<="10111110";Y ADDR<="01010000";PRE_STATE<=ST19; --16~31
ELSIF CNT=48 THEN
XPAGE<="10111111";Y ADDR<="01010000";PRE_STA TE<=ST19;
ELSIF CNT=64 THEN
XPAGE<="10111110";Y ADDR<="01100000";PRE_STA TE<=ST19; --32~47
ELSIF CNT=80 THEN
XPAGE<="10111111";Y ADDR<="01100000";PRE_STATE<=ST19;
ELSIF CNT=96 THEN
XPAGE<="10111110";Y ADDR<="01110000";PRE_STATE<=ST19; --48~63
ELSIF CNT=112 THEN
XPAGE<="10111111";Y ADDR<="01110000";PRE_STA TE<=ST19;
ELSIF CNT=128 THEN
XPAGE<="10111000";Y ADDR<="01000000";PRE_STATE<=ST22;
ELSE Y ADDR<=Y ADDR+1;CNT:=CNT+1;PRE_STA TE<=ST21;
END IF;
--next print
WHEN STA7=>RS<='0';RW<='1';CS1<='0';CS2<='1';IF Q="00100000" THEN PRE_STA TE<=ST22; END IF;
WHEN ST22=>RS<='0';RW<='0';CS1<='1';CS2<='0';Q<="00111111";PRE_STA TE<=ST23; --ON/OFF WHEN ST23=>RS<='0';RW<='0';CS1<='1';CS2<='0';Q<=XPAGE;PRE_STA TE<=ST24; --SET PAGE
PAGE 0
WHEN ST24=>RS<='0';RW<='0';CS1<='1';CS2<='0';Q<=Y ADDR;PRE_STATE<=ST25; --SET ROW ROW 0
WHEN ST25=>RS<='1';RW<='0';CS1<='1';CS2<='0';
Q<=UNIVERSITY(CNT);
IF CNT=144 THEN
XPAGE<="10111001";Y ADDR<="01000000";PRE_STATE<=ST23; --0~15
ELSIF CNT=160 THEN
XPAGE<="10111000";Y ADDR<="01010000";PRE_STATE<=ST23; --16~31
ELSIF CNT=176 THEN
XPAGE<="10111001";Y ADDR<="01010000";PRE_STATE<=ST23;
ELSIF CNT=192 THEN
XPAGE<="10111000";Y ADDR<="01100000";PRE_STA TE<=ST23; --32~47
ELSIF CNT=208 THEN
XPAGE<="10111001";Y ADDR<="01100000";PRE_STA TE<=ST23;
ELSIF CNT=224 THEN
XPAGE<="10111000";Y ADDR<="01110000";PRE_STATE<=ST23; --48~63
ELSIF CNT=240 THEN
XPAGE<="10111001";Y ADDR<="01110000";PRE_STATE<=ST23;
ELSIF CNT=256 THEN
XPAGE<="10111010";Y ADDR<="01000000";PRE_STATE<=ST26;CNT:=128;
ELSE Y ADDR<=Y ADDR+1;CNT:=CNT+1;PRE_STA TE<=ST25;
END IF;
WHEN STA8=>RS<='0';RW<='1';CS1<='0';CS2<='1';IF Q="00100000" THEN PRE_STA TE<=ST26; END IF;
WHEN ST26=>RS<='0';RW<='0';CS1<='1';CS2<='0';Q<=XPAGE;PRE_STA TE<=ST27; --SET PAGE PAGE 2
WHEN ST27=>RS<='0';RW<='0';CS1<='1';CS2<='0';Q<=Y ADDR;PRE_STATE<=ST28; --SET ROW ROW 0
WHEN ST28=>RS<='1';RW<='0';CS1<='1';CS2<='0';
Q<=CLASS(CNT);
IF CNT=144 THEN
XPAGE<="10111011";Y ADDR<="01000000";PRE_STA TE<=ST26; --0~15
ELSIF CNT=160 THEN
XPAGE<="10111010";Y ADDR<="01010000";PRE_STATE<=ST26; --16~31
ELSIF CNT=176 THEN
XPAGE<="10111011";Y ADDR<="01010000";PRE_STA TE<=ST26;
ELSIF CNT=192 THEN
XPAGE<="10111010";Y ADDR<="01100000";PRE_STA TE<=ST26; --32~47
ELSIF CNT=208 THEN
XPAGE<="10111011";Y ADDR<="01100000";PRE_STATE<=ST26;
ELSIF CNT=224 THEN
XPAGE<="10111010";Y ADDR<="01110000";PRE_STATE<=ST26; --48~63
ELSIF CNT=240 THEN
ELSIF CNT=256 THEN
XPAGE<="10111100";Y ADDR<="01000000";PRE_STA TE<=ST29;CNT:=128;
ELSE Y ADDR<=Y ADDR+1;CNT:=CNT+1;PRE_STA TE<=ST28;
END IF;
WHEN STA9=>RS<='0';RW<='1';CS1<='0';CS2<='1';IF Q="00100000" THEN PRE_STA TE<=ST29; END IF;
WHEN ST29=>RS<='0';RW<='0';CS1<='1';CS2<='0';Q<=XPAGE;PRE_STA TE<=ST30; --SET PAGE PAGE 4
WHEN ST30=>RS<='0';RW<='0';CS1<='1';CS2<='0';Q<=Y ADDR;PRE_STATE<=ST31; --SET ROW ROW 0
WHEN ST31=>RS<='1';RW<='0';CS1<='1';CS2<='0';
Q<=NAME(CNT);
IF CNT=144 THEN
XPAGE<="10111101";Y ADDR<="01000000";PRE_STA TE<=ST29; --0~15
ELSIF CNT=160 THEN
XPAGE<="10111100";Y ADDR<="01010000";PRE_STA TE<=ST29; --16~31
ELSIF CNT=176 THEN
XPAGE<="10111101";Y ADDR<="01010000";PRE_STA TE<=ST29;
ELSIF CNT=192 THEN
XPAGE<="10111100";Y ADDR<="01100000";PRE_STATE<=ST29; --32~47
ELSIF CNT=208 THEN
XPAGE<="10111101";Y ADDR<="01100000";PRE_STATE<=ST29;
ELSIF CNT=224 THEN
XPAGE<="10111100";Y ADDR<="01110000";PRE_STA TE<=ST29; --48~63
ELSIF CNT=240 THEN
XPAGE<="10111101";Y ADDR<="01110000";PRE_STA TE<=ST29;
ELSIF CNT=256 THEN
XPAGE<="10111110";Y ADDR<="01000000";PRE_STATE<=ST32;CNT:=128;
ELSE Y ADDR<=Y ADDR+1;CNT:=CNT+1;PRE_STA TE<=ST31;
END IF;
WHEN STA10=>RS<='0';RW<='1';CS1<='0';CS2<='1';IF Q="00100000" THEN PRE_STATE<=ST32;END IF;
WHEN ST32=>RS<='0';RW<='0';CS1<='1';CS2<='0';Q<=XPAGE;PRE_STA TE<=ST33; --SET PAGE PAGE 6
WHEN ST33=>RS<='0';RW<='0';CS1<='1';CS2<='0';Q<=Y ADDR;PRE_STATE<=ST34; --SET ROW ROW 0
WHEN ST34=>RS<='1';RW<='0';CS1<='1';CS2<='0';
Q<=VOLTAGE(CNT);
IF CNT=144 THEN
XPAGE<="10111111";Y ADDR<="01000000";PRE_STA TE<=ST32; --0~15
ELSIF CNT=160 THEN
XPAGE<="10111110";Y ADDR<="01010000";PRE_STATE<=ST32; --16~31
ELSIF CNT=176 THEN
ELSIF CNT=192 THEN
XPAGE<="10111110";Y ADDR<="01100000";PRE_STA TE<=ST32; --32~47 ELSIF CNT=208 THEN
XPAGE<="10111111";Y ADDR<="01100000";PRE_STATE<=ST32;
ELSIF CNT=224 THEN
XPAGE<="10111110";Y ADDR<="01110000";PRE_STATE<=ST32; --48~63 ELSIF CNT=240 THEN
XPAGE<="10111111";Y ADDR<="01110000";PRE_STA TE<=ST32;
ELSIF CNT=256 THEN
Y ADDR<="01000000";CNT:=128;
ELSE Y ADDR<=Y ADDR+1;CNT:=CNT+1;PRE_STA TE<=ST34;
END IF;
WHEN OTHERS=>PRE_STA TE<=STA1;
END CASE;
END IF;
END PROCESS DATAK;
END BEHA
6. 软件仿真和硬件验证结果波形
检忙显示开关设置起始行设置清左屏
开始淸左屏
左屏清除完毕清右屏
右屏清除
按页按列清右屏
写左屏
写右屏
7. 结束语
本文设计的VHDL语言程序已在MAXPLUSⅡ工具软件上进行了编译、仿真和调试，并通过编程器下载到了EP1K100QC208-3芯片。经过实验验证，设计正确，其各项显示数据正常。本文给出的设计思想也适用于其他基于PLD芯片的系统设计。
8. 心得体会
通过此次12864LCD驱动程序的编写，我知道了12864驱动程序有七个指令，它们分别是：“检忙”“写指令”“写数据”“写显示开关”“写页”“写列”“写初始行”。12864分左右两屏，像素点为128*64个像素点，行有128个像素点，列有64个像素点，行又设置为8页，在12864默认状态下中文字体都是16*16的大小，每个页包含8个像素行，所以要显示一个中文就需要2页+两行；初始行的设定可以使得你要显示的字出现在任意你想要的位置。12864跟1602不一样，1602写指令和写数据就可以了，12864就不行，它还有控制到CS1 和CS2两个脚，通过HD61203对整个液晶进行控制
参考文献
［1］潘松.EDA技术实用教程［M］.北京：科学出版社，2003.
［2］卢毅.VHDL与数字电路设计［M］.北京：科学出版社，2001.
［3］林敏.VHDL数字系统设计与高层次综合［M］.北京：电子工业出版社，2001.
［4］齐洪喜.VHDL电路设计［M］.北京：清华大学出版社，2004.
［5］A novel dynamic frame rate control algorithm for H.264 low-bit-rate video coding - 高技术通讯：英文版- 杨静Fang Xiangzhong
［6］https://www.wendangku.net/doc/0417357475.html,/post/286.html ,2007-09-10
［7］https://www.wendangku.net/doc/0417357475.html,/s/blog_5f3759a00100cdcq.html, 2009-04-02
fpga数字钟课程设计报告
f p g a数字钟课程设计报告 Prepared on 24 November 2020
课程设计报告 设计题目：基于FPGA的数字钟设计 班级：电子信息工程1301 姓名：王一丁 指导教师：李世平 设计时间：2016年1月 摘要 EDA（Electronic Design Automation）电子设计自动化，是以大规模可编程器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，通过相关的软件，自动完成软件方式设计得电子系统到硬件系统，最终形成集成电子系统或专用集成芯片。本次课程设计利用Quartus II 为设计软件，VHDL为硬件描述语言，结合所学知识设计一个多功能时钟，具有显示年、月、日、时、分、秒显示，计时，整点报时，设定时间等功能。利用硬件描述语言VHDL 对设计系统的各个子模块进行逻辑描述，采用模块化的思想完成顶层模块的设计，通过软件编译、逻辑化简、逻辑综合优化、逻辑仿真、最终完成本次课程设计的任务。 关键词：EDA VHDL语言数字钟 目录 摘要 1 课程设计目的 2 课程设计内容及要求
设计任务 设计要求 3 VHDL程序设计 方案论证 系统结构框图 设计思路与方法 状态控制模块 时分秒模块 年月日模块 显示模块 扬声器与闹钟模块 RTL整体电路 4 系统仿真与分析 5 课程设计总结，包括.收获、体会和建议 6 参考文献 1 课程设计目的 (1)通过设计数字钟熟练掌握EDA软件(QUARTUS II)的使用方法，熟练进行设计、编译，为以后实际工程问题打下设计基础。 (2)熟悉VHDL 硬件描述语言，提升分析、寻找和排除电子设计中常见故障的能力。 (3)通过课程设计，锻炼书写有理论根据的、实事求是的、文理通顺的课程设计报告。
FPGA设计的报告课程设计
FPGA课程设计 实 验 报 告
实验一：设计一个可控的100进制可逆计数器 一、实验要求 用DE2-115开发板下载。 （1）计数器的时钟输入信号周期为200ns。 （2）以十进制形式显示。 （3）有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用 clr plus minus 功能 0 ××复位为0 1 1 0 递增计数 1 0 1 递减计数 1 1 1 暂停计数 二、关键词 可控制、可逆、100进制、复位、暂停、递增、递减 三、内容摘要 module updown_count(qout,reset,clk,plus,minus); output[7:0] qout;/*定义一个8位的输出，其目的是 低四位和高四位分别表示计数器的个位和十位。*/ input clk,plus,minus,reset;//定义四个输入，时钟，加计数，减计数和清零 reg[7:0] qout;//qout的数据类型为寄存器型 always @(posedge clk)//当clk上升沿到来时执行一遍下列程序 begin if(!reset) qout<=0;//当reset为低电平时，计数器执行清零功能，否则跳过else begin case({minus,plus})//case语句模块，包含加，减和暂停四个模块 2'b10: if (qout[3:0]==0)//判断个位是否为零，若不为零，跳到个位减一begin qout[3:0]<=9;//给个位赋值 if(qout[7:4]==0) qout[7:4]<=9;//判断十位是否为零，并且给十位赋值 else qout[7:4]<=qout[7:4]-1;//由于个位赋9，相当于向十位借一，因而十位减一end else qout[3:0]<=qout[3:0]-1;//个位减一 /*这一部分是减计数模块，其思路是：首先判断个位是否为零，若为零，则执行后面的程序，个位直接赋9，并且十位减一；否则个位减一*/ 2'b01: if (qout[3:0]==9)//判断个位是否为9，否则跳到个位加一begin
FPGA设计的秒表设计实验报告
《FPGA原理及应用》 实验报告书 （7） 题目秒表设计 学院专业 姓名学号 指导教师 2015年10-12月 一、实验目的 掌握小型电路系统的 FPGA 设计法。 二、实验内容
用文本法结合原理图的方法设计一个秒表，并在实验箱上进行验证。秒表基本功能要求如下： (1)要求设置复位开关。当按下复位开关时，秒表清零并做好计时准备。在任何情况下只要按下复位开关，秒表都要无条件地进行复位操作，即使是在计时过程中也要无条件地进行清零操作。 (2)要求设置启/停开关。当按下启/停开关后，将启动秒表并开始计时，当再按一下启/停开关时，将终止秒表的计时操作。 (3)要求计时精确度大于秒。要求设计的计时器能够显示分(2 位)、秒（2 位）、秒（1 位）的时间。 (4)要求秒表的最长计时时间为 1 小时。 要求外部时钟频率尽量高，分频后再给秒表电路使用。 三、实验条件 1、开发软件：QuartusⅡ 2、实验设备：KX_DN8EDS实验开发系统 3、拟用芯片：EP3C55F484C8 四、实验设计 1、六进制计数器 仿真波形
2、十进制计数器 3、分频计 4、七段数码管译码器
5、100进制原理图 6、60进制原理图 7、秒表原理图
8、管脚锁定 新建好工程文件，芯片选择Cyclone Ⅲ下面的EP3C55F484C8系列。然后锁定引脚：选择Assignments → Assignments Editor命令。
9、编译文件下载 将编译产生的SOF格式配置文件下载进FPGA中。 10、FPGA实验箱接线 在KX-EDA40A++实验箱上进行连线，分配J4,J5的引脚，输入CLK（PIN_接到时钟信号,输入的EN,RST 接到电平开关L1，L2。 五、实验总结 经过本次实验，我对QuartusⅡ的使用认识更加深刻，对FPGA技术有了更深层次的认识，有助于我对以后的电子电路设计有极大帮助。
FPGA课程设计报告
F P G A 课 程 设 计 报 告 学部：信息科学与技术学部 专业：通信工程 班级：10级1班 学号：100103011125 姓名：万洁 指导老师：祝宏 合作伙伴：张紫君 2012.12.13
一．《任务书》： 实验一100进制的可逆计数器（11——12周）实验二交通灯控制系统（15周） 实验三多功能数字钟系统（14-15周）二．实验书写格式： 一：题目要求 二：程序代码 三：操作步骤及运行结果截图 四：心得体会 三．实验附录： 一：老师提供的资源 二：关于实验所用EP4CE115F29板的简介
实验一100进制的可逆计数器 一、设计一个可控的100进制可逆计数器，要求用实验箱下载。 （1）计数器的时钟输入信号周期为200ns。 （2）以十进制形式显示。 （3）有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用下，计数器具有复位、增或减计数、暂停功能。 clr plus minus 功能 0 ××复位为0 1 1 0 递增计数 1 0 1 递减计数 1 1 1 暂停计数 二、程序如下： module keni100(CLR,CLK,PLUS,MINUS,OUT); //100进制的可逆计数器 input CLR,PLUS,MINUS,CLK; output [7:0]OUT; reg [7:0]OUT; always@(posedge CLK) begin if(!CLR) //如果CLR为零，输出为零；反之，运行else程序 OUT[7:0]<=0; else
begin if(PLUS==0 && MINUS==1) //100进制的递减计数 begin if (OUT[3:0]==0) begin OUT[3:0]<=9; if (OUT[7:4]==0) OUT[7:4]<=9; else OUT[7:4]<=OUT[7:4]-1; end else OUT[3:0]<=OUT[3:0]-1; end if(PLUS==1 && MINUS==0) //100进制的递增计数 begin if (OUT[3:0]==9) begin OUT[3:0]<=0; if (OUT[7:4]==9) OUT[7:4]<=0; else OUT[7:4]<=OUT[7:4]+1; end else OUT[3:0]<=OUT[3:0]+1; end if(PLUS==1 && MINUS==1) OUT<=OUT; //若PLUS和MINUS都为1，暂停计数 if(PLUS==0 && MINUS==0) OUT<=0; //若都为零，输出为零end end endmodule 三、运行程序 1、在quarters II9.1输入程序 打开quarters II界面，点击file→New,在出现的对话框，如图1.1所示，选择Text File，点击OK.
FPGA一位全加器设计实验报告
题目：1位全加器的设计 一．实验目的 1.熟悉QUARTUSII软件的使用； 2.熟悉实验硬件平台的使用； 3.掌握利用层次结构描述法设计电路。 二．实验原理 由于一位全加器可由两个一位半加器与一个或门构成，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实 验箱上SW0,SW1,SW2键作为输入，并将输 入的信号连接到红色LED管 LEDR0,LEDR1,LEDR2上便于观察，sum,cout 信号采用绿色发光二极管LEDG0,LEDG1来 显示。 三．实验步骤 1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6； 2.新建Verilog语言文件，输入如下半加器Verilog语言源程序； module half_adder(a,b,s,co); input a,b; output s,co; wire s,co; assign co=a & b; assign s=a ^ b; Endmodule 3.保存半加器程序为，进行功能仿真、时序仿真，验证设计的正确性。 其初始值、功能仿真波形和时序仿真波形分别如下所示
4.选择菜单File→Create/Update→Create Symbol Files for current file，创建半加器模块； 5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。并将输入ain,bin,cin连接到FPGA的输出端，便于观察。完成后另保存full_adder。 电路图如下 6.对设计进行全编译，锁定引脚，然后分别进行功能与时序仿真，验证全加器的逻辑功能。其初始值、功能仿真波形和时序仿真波形分别如下所示
基于FPGA的VGA显示设计报告
正文 一，VGA时序标准 VGA是一种常用的显示输出接口，采用行场扫描控制结合RGB三色合成原理，输出 显示信号。每个VGA接口为15针接口，分三行排布，每行5针。如图所示： 图1.1 VGA接口 15针并未全部使用，有效的信号线共5根，即红绿蓝三基色信号线：R,G,B，每线电压从0V到0.71V变化，表示无色到饱和，依据电平高低，显示颜色的饱和程度。行同步控制信号，Hsync,控制每行扫描像素的有效和失效。场同步：Vsync,控制场方向，即整个图像显示过程的时间长度，场同步中的显示部分的时间长度，等于每行扫描时间的总和。 在不同刷新频率下，显示每个像素的时间是不同的，相同刷新频率下，每个像素显示时间是固定的，所以，不同的每个像素写入时间，导致了分辨率的不同。因为VGA的显示是逐行扫描，每行从左到右扫描，到了行尾，回归到下一行的行头，继续向尾部扫描。所以，显示原理是逐次写入每行的像素数据，直到整幅图像显示成功为止。 VGA显示的数据是不能锁存的，所以必须一次又一次的连续输入数据，72Hz的刷新率下，一秒钟显示72幅图像，所以，需要连续写入72幅图像，才能达到一秒的显示效果。所以，VGA显示图像，要反反复复写入图像数据，才能得到持续的显示效果。 图1.2 VGA接口线序 VGA显示，无法做到类似于TFT液晶屏的定点写入，VGA是扫描式暂时显示，所以时序显得尤为重要，时序出现失误，图像会出现走形，无法达到准确效果。而显示的时序控制主要依靠两条数据通道：行同步和场同步，即Hsync和Vsync，其控制了扫描显示的起点和终点，同时控制扫描起点的时间，通过时间的控制，达到确定的显示效果。 具体的控制时序图如下：
基于FPGA数字秒表设计报告
标准实验报告实验项目：基于FPGA数字秒表设计
毕业设计（论文）原创性声明和使用授权说明 原创性声明 本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得及其它教育机构的学位或学历而使用过的材料。对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。 作者签名：日期： 指导教师签名：日期： 使用授权说明 本人完全了解大学关于收集、保存、使用毕业设计（论文）的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子版本；学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。 作者签名：日期：
学位论文原创性声明 本人郑重声明：所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。除了文中特别加以标注引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写的成果作品。对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。本人完全意识到本声明的法律后果由本人承担。 作者签名：日期：年月日 学位论文版权使用授权书 本学位论文作者完全了解学校有关保留、使用学位论文的规定，同意学校保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。本人授权大学可以将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。 涉密论文按学校规定处理。 作者签名：日期：年月日 导师签名：日期：年月日
FPGA课程设计报告
2014年FPGA课程设计 课程设计报告 课程名称：FPGA课程设计 实验名称：直接数字合成器设计 姓名：李思彧 学号： 20114690 班级：电子科11-1 班 指导教师：倪伟 合肥工业大学电子科学与应用物理学院制
一、实验原理 直接数字式频率合成器（DDS）是将先进的数字处理理论与方法引入频率合成的一项新技术，DDS把一系列数字量形式的信号通过数/模转换器转换成模拟量形式的信号。DDS的具体工作过程是由N位相位累加器、N位加法器和N位累加寄存器组成。每来一个时钟脉冲，N位加法器将频率控制字K与N 位累加寄存器输出的累加相位数据相加，并把相加后的结果送至累加寄存器的输入端。累加寄存器一方面将上一时钟周期作用后所产生的新的相位数据反馈到加法器的输入端，使加法器在下一时钟的作用下继续与频率控制字K相加;另一方面将这个值作为取样地址送入幅度/相位转换电路，幅度/相位转换电路根据这个地址输出相应的波形数据。最后经D/A转换器和LPF将波形数据转换成所需要的模拟波形。 图1.直接数字式频率合成的基本框图 1 DDS的设计原理 DDS的原理图如图1所示。DDS实现频率合成主要是通过查表的方式进行的。正弦查询表是一个只读存储器(ROM)，以相位为地址，存有1个或多个按0°～360°相位划分幅值的正弦波幅度信息。相位累加器对频率控制字进行累加运算，若需要还可以加入相位控制字，得到的结果作为正弦波查询表的地址。正弦查询表的输出为数字化正弦幅度值，通过D／A转换器转化为近似正弦波的阶梯波，
再通过低通滤波器滤除高频成分和噪声最终得到一个纯正度很高的正弦波。1.1 建模 正弦波y=sin(2πx)，若以f量化的量化频率对其幅度值进行量化，一个周期可以得到M=f量化个幅度值。将这些幅度值按顺序存入到ROM。相位累加器在参考时钟的驱动下，每来1个脉冲，输出就会增加1个步长相位增量X，输出数据作为地址送入ROM中，读出对应的幅度值形成相应的波形。 1.2 参数设定 DDS输出信号频率： 其中，X为频率累加器设定值；N为相位累加器位数；fc为参考时钟频率。 例如，假定基准时钟为200 MHz，累加器的位数为32，频率控制字X 为： 0x08000000H，即为227，则： 再设定频率控制字X为0x80000000H，即为231，则： 可见，理论上通过设定DDS相位累加器位数N、频率控制字X和基准fc的值，就可以得到任一频率的输出。频率分辨率为：fres=fc／2N，由参考时钟和累加器的位数决定，当参考时钟的频率越高，相位累加器的位数越高，所得到的频率分辨率就越高。
FPGA课程设计题目
1、彩灯控制器设计 内容及要求： 设计一个彩灯控制器，具体设计要求如下： （1）要有多种花型变化（至少设计5种），led至少16路 （2）多种花型可以自动变化 （3）彩灯变换的快慢节拍可以选择 （4）具有清零开关 （5）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 2、数字秒表设计 内容及要求： 设计一用于体育比赛的数字秒表，具体设计要求如下： （1）6位数码管显示，其中两位显示min，四位显示see，显示分辨率为0．01 s。 （2）秒表的最大计时值为59min59．99see。 （3）设置秒表的复位／启动键，按一下该键启动计时，再按即清0。依此循环。 （4）设置秒表的暂行／继续键。启动后按一下暂行，再按继续。依此循环。 （5）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 3、交通信号控制系统设计 内容及要求： 设计一个十字路口交通控制系统,具体设计要求如下： （1）东西（用A表示）、南北（用B表示）方向均有绿灯、黄灯、红灯指示，其持续时间分别是40秒、5秒和45秒, 交通灯运行的切换示意图和时序图分别如图1、图2所示。 （2）系统设有时钟,以倒计时方式显示每一路允许通行的时间。 （3）当东西或南北两路中任一路出现特殊情况时，系统可由交警手动控制立即进入特殊运行状态，即红灯全亮，时钟停止计时，东西、南北两路所有车辆停止通行；当特殊运行状态结束后，系统恢复工作，继续正常运行。 图1 交通灯运行切换示意图
B红 CP A绿 A黄 A红 B黄 B绿 5S 5S 图2 交通灯时序图 （4）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 4、简易密码锁设计 内容及要求 设计一个4位串行数字锁。 （1）开锁代码为4位二进制，当输入代码的位数与锁内给定的密码一致，且按规定程序开锁时，方可开锁，并点亮一个指示灯。否则进入“错误”状态，并发出报警信号。 （2）锁内的密码可调，且预置方便，保密性好。 （3）串行数字锁的报警由点亮一个灯，直到按下复位开关，报警才停下。此时，数字锁又自动等待下一个开锁状态。 （4）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 5、出租车计价器设计 内容及要求 （1）设一个出租车自动计费器，计费包括起步价、行驶计费和等待计费三个部分，用4个数码管显示出金额数目，最大值为999.9元，最小计价单位为0.1元。行驶里程在3公里范围内且等待时间未超过三分钟时按起步价8元计费；行驶里程超过三公里后按每公里2元收费；等待时间超过三分钟后按每分钟1元收费。等待时间用两个数码管显示，最大值为59分钟。 总费用=起步价+（里程-3km ）*里程单价+（等待时间-3）*等候单价 （2）能够实现的功能： 显示汽车行驶里程：用四位数字显示，单位为km 。 计程范围为0~99km ，计程分辨率为1km 。 显示等候时间：用两位数字显示分钟，单位为min 。计时范围为0~59min ，计时分辨率为1min 。
FPGA设计报告
西安邮电学院 FPGA课程设计报告 题目：采用RAM实现计数器及FPGA功能验证 院系：电子工程学院 专业班级： 学生姓名： 导师姓名： 起止时间：2012-06-18至2012-06-29 2012年07 月01 日
FPGA课程设计报告提纲 1．任务 用一个10×8的双口RAM完成10个8位计数器，计数器的初值分别为 1~10，时钟频率为1MHz，计数器计数频率为1Hz。 用FPGA开发板上的按键作为计数器计数值的输出选择控制，数码管 （或led）作为选择计数器的计数值输出。 2．目的 采用RAM实现计数器及FPGA功能验证 3．使用环境(软件/硬件环境，设备等) 前仿modelsim 6.1f 后仿Quartus II 10.1 xilinx ise 9.1 FPGA课程设计详细内容 4.1 技术规范 功能： 1．先由复位键从选定的RAM地址中读出预置的8位初值存入计数模块。 2．由开始键开始计数，暂停键暂停计数并同时存入RAM中以选定的存储单元。 3. 双端口RAM为10×8RAM由一个地址切换键按顺序切换1~10个地址端 口。 4．读出数据开始计数暂 停计数存入数据 计数流程 5输出到数 码管显示 读取结果输出流程 6．分频：1Hz的秒计时频率，用来进行秒计时；
4.2 设计方案 信号定义： 分频：1Hz 的秒计时频率， 用来进行秒计时 分频：时钟信号clk ； 分频信号 clk_1hz ； 开始计时（使能） rst_n ； 切换端口 开始计 暂停计数 存入数据 计数：开始计数 rst_n 计数器复位 reset ； 计数输出 ain ； 计数暂停 pause ； 计数置数 reduce ；
FPGA课程设计报告--简易电子琴的设计
邮电大学 FPGA课程设计报告 题目：简易电子琴设计及FPGA功能验证 院系： 专业班级： 学生：XX 导师：XX 起止时间：2012、6、18至2012、6、29
一、课程设计任务： 本设计一个简易电子琴，具体功能如下： 1、具有手动弹奏和自动播放功能； 2、以按键或开关作为电子琴的琴键，输出7个音节的音阶； 3、可以自动播放曲目至少两首。 二、课程设计目的： 1、培养综合运用知识和独立开展实践创新的能力； 2、深入学习Verilog HDL，了解其编程环境； 3、学会运用Modelsim和Quartus II等编程仿真软件； 4、将硬件语言编程与硬件实物功能演示相结合，加深理解Verilog HDL的学习； 三、使用环境： 1、软件：Modelsim和Quartus II等编程仿真软件； 2、硬件：FPGA开发板。 四、课程设计详细方案及功能验证： 1、总体实现方案： 1、简易电子琴的设计通过软硬件结合实现，硬件系统包括主控器芯片、9个按键、LED、蜂鸣器等，软件资源包括编写Verilog HDL程序的应用软件Modelsim和仿真软件Quartus II。电子琴有按键代替琴键的弹奏功能和自动播放功能。 2、整个程序总共分5个模块：主模块，按键模块，曲目1模块，曲目2模块，
曲目3模块。 整个方案总共用了9个按键（key1~key9），按键key1~key7作为琴键，通过这七个按键键入不同的音阶。主模块中key8、key9两个按键用于选择是自动播放还是弹奏曲目，令mm=（key8、key9），用mm值的不同选择调用不同模块。如果mm=00，则程序调用按键模块；如果mm=01，则调用曲目1模块，播放曲目1；如果mm=10，则调用曲目2模块，播放曲目2；如果mm11，则调用曲目3模块，播放曲目3。 本次设计的框图：
数字电路与逻辑设计实验报告,基于FPGA的数字电子钟的设计与实现
学生实验实习报告册 学年学期： 课程名称： 实验项目：基于FPGA的数字电子钟的设计与实现 姓名： 学院和专业： 班级： 指导教师： 重庆邮电大学教务处制
1.系统顶层模块设计（如：图一 0） 图一0
2.主要功能模块电路设计 2.1分频模块 这是分频模块的顶层设计图主要完成了把50MHz的时钟信号降频为1KHz、500Hz、1Hz 图一 1 图一 1 这是其中100分频计数器的计数器图一 2 图一 2 2.2计时模块 分、秒计时模块（实现模60计数）图二 1 这是两个模60计数器， 图二 1
其中是连在一起的，把秒钟的进位信号接到分钟计数模块的接收端 2.2.1小时计时模块（实现模24计数图二 2） 这是模24计数器（如图：图二 2），是用74390来实现，47390 是下降沿有效 图二 2 2.3数码管动态显示模块 这是动态显示模块的顶层设计图，如图：图二 3 图二 3 2.3.1扫描模块couner6（实现6位数码管的扫描图二 4） 该模块需使用74390设计一个模6的计数器。实现了模值为6的计数功能其中应该接好 global 用作延时
图二 4 位选模块dig_select(3-8译码器用作控制哪一个数码显示器亮) 图二 5 该模块用于选择 6位数码管中的某一位显示相应字形。74138为 图二 5 2.3.2段选模块seg_select 图二 6 该模块功能是从6组4bit信号中选择一组作输出。 图二 6
2.3.3译码模块decoder（实现了把8421码，译码成数码管的显示）图二 7 图二 7 2.4整点报时 设计思路：首先要做到在整点的时候报时（也就是说再整点的时候蜂鸣器响），那么我们就观察在整点的时候电路有什么特征。 我们观察到的特征就是：在整点的时候秒钟，分钟都是为零的，也就是说在正点的时候分钟秒钟的二进制数每位都是为零的，那么这就是我们控制蜂鸣器响的条件了。那就是把秒钟分钟的每个线或非一下就好了。但是我们要实现蜂鸣器响几秒，那么就再秒钟的低两位上就不接，就实现了响四秒。 图三 1 2.5调时功能 在设计调时间功能的时候，首先就想到我们直接在计数器的cp信号上接上一个开关然后手动给cp然后计数器增加，但是我们在不用调时的时候就是正常的时钟，那么我们就用一个二选一数选器来实现选择计数器的cp信号的来自我们手动给还是来自上一个计数器的进位信号。
FPGA课程设计报告--简易电子琴的设计[1].doc
西安邮电大学 FPGA课程设计报告 题目：简易电子琴设计及FPGA功能验证 院系： 专业班级： 学生姓名： XX 导师姓名： XX 起止时间： 2012、6、18至2012、6、29
一、课程设计任务： 本设计一个简易电子琴，具体功能如下： 1、具有手动弹奏和自动播放功能； 2、以按键或开关作为电子琴的琴键，输出7个音节的音阶； 3、可以自动播放曲目至少两首。 二、课程设计目的： 1、培养综合运用知识和独立开展实践创新的能力； 2、深入学习Verilog HDL，了解其编程环境； 3、学会运用Modelsim和Quartus II等编程仿真软件； 4、将硬件语言编程与硬件实物功能演示相结合，加深理解Verilog HDL的学习； 三、使用环境： 1、软件：Modelsim和Quartus II等编程仿真软件； 2、硬件：FPGA开发板。 四、课程设计详细方案及功能验证： 1、总体实现方案： 1、简易电子琴的设计通过软硬件结合实现，硬件系统包括主控器芯片、9个按键、LED、蜂鸣器等，软件资源包括编写Verilog HDL程序的应用软件Modelsim和仿真软件Quartus II。电子琴有按键代替琴键的弹奏功能和自动播放功能。 2、整个程序总共分5个模块：主模块，按键模块，曲目1模块，曲目2模块，曲目3模块。 整个方案总共用了9个按键（key1~key9），按键key1~key7作为琴键，通过这七个按键键入不同的音阶。主模块中key8、key9两个按键用于选择是自动播放还是弹奏曲目，令mm=（key8、key9），用mm值的不同选择调用不同模块。如果mm=00，则程序调用按键模块；如果mm=01，则调用曲目1模块，播放曲目1；如果mm=10，则调用曲目2模块，播放曲目2；如果mm11，则调用曲目3模块，播放曲目3。 本次设计的框图：
武汉理工大学 FPGA综合设计报告
附件1： 学号：0121109320426 课程设计 题目DAC0832接口电路及程序设计 学院信息工程学院 专业通信工程 班级通信1104班 姓名张亚男 指导教师陈适 2014年6 月18日
课程设计任务书 学生姓名：张亚男专业班级：通信1104班 指导教师：陈适工作单位：信息工程学院 题目: DAC0832接口电路及程序设计 初始条件： VHDL程序设计及Quartus II仿真 要求完成的主要任务: （包括课程设计工作量及技术要求，以及说明书撰写等具体要求） 1、根据DAC0832 输出控制时序，利用接口电路图，通过改变输出数据设计一个锯齿 波发生器。 2、DAC0832是8位的D/A转换器，转换周期为1μs。 3、锯齿波形数据可以由256个点构成，每个点的数据长度为8位。 4、因为FPGA的系统时钟为50MHz，必须对其进行分频处理,这里进行64分频，得到 的锯齿波的频率为762.9Hz。 时间安排： 1、2014年6 月14 日，布置课设具体实施计划与课程设计报告格式的要求说明。 2、2014年6 月14 日至2014年6 月15 日，方案选择和电路设计。 3、2014年6 月16 日至2014年6 月17 日，电路调试和设计说明书撰写。 4、2014年6 月18 日，上交课程设计成果及报告，同时进行答辩。 指导教师签名：年月日 系主任（或责任教师）签名：年月日
目录 摘要....................................................... 错误！未定义书签。Abstract.................................................... 错误！未定义书签。 1 设计原理................................................. 错误！未定义书签。 1.1 DAC0832的功能描述.................................. 错误！未定义书签。 1.1.1 DAC0832的主要功能 (1) 1.1.2 DAC0832的引脚功能 (1) 1.1.3 DAC0832的内部结构 (2) 1.1.4 DAC0832的工作时序 .............................. 错误！未定义书签。 1.2 FPGA与DAC0832的接口电路 (4) 1.3 DAC0832输出控制时序................................ 错误！未定义书签。 2 VHDL程序设计........................................... 错误！未定义书签。 2.1 设计任务 (7) 2.2 DAC0832接口电路程序符号图 (7) 2.3 VHDL程序 (7) 3 程序仿真及分析........................................... 错误！未定义书签。 3.1 QuartusⅡ软件简介 (9) 3.1.1 QuartusⅡ软件开发环境及基本流程 (9) 3.1.2 具体设计流程 (11) 3.2 仿真结果及分析 (13) 4 总结及体会 (14) 5.参考文献 (15)
fpga课程设计报告
第一部分 EDA技术的仿真 1、奇偶校验位产生器 1.1奇偶校验位的技术要求 奇偶校验是通信中常用的一种数据校验方式，试设计一个奇偶校验位产生器，根据输入字节（8位）产生相应的奇偶校验位（1的个数为奇数时输出低电平，即奇校验位为1）和偶校验位（1的个数为偶数时输出高电平，即偶校验位为1） 1.2奇偶校验位的原理 通过计算数据中“1”的个数是奇数还是偶数来判断数据的正确性。在被校验的数据后加一位校验位或校验字符用作校验码实现校验。 其生成方法是： 奇校验：确保整个被传输的数据中“1”的个数是奇数个，即载荷数据中“1”的个数是奇数个时校验位填“0”，否则填“1”； 偶校验：确保整个被传输的数据中“1”的个数是偶数个，即载荷数据中“1”的个数是奇数个时校验位填“1”，否则填“0”。 1.3奇偶校验位的功能及其仿真波形 奇偶校验位的功能具体见下表所示： 输入8位的二进制序列奇校验位 even 偶校验位 odd 1 1 0 1 0 0 1 1 1 0 1 0 0 0 1 1 1 0 0 1 其具体实现程序如下所示： module parity(data,odd,even); input [0:7]data; output odd,even; assign odd=^data; assign even=~odd; endmodule 根据程序我们得到如下的仿真波形： 图1 奇偶校验位仿真波形 中国计量学院信息工程学院课程设计报告P.2
2、十六位数据选择器 2.1数据选择器的原理 在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路，叫做数据选择器，数据选择器(MUX)的逻辑功能是在地址选择信号的控制下，从多路数据中选择一路数据作为输出信号。 在数据选择器中，我们设定一个控制输入端ENA ，当ENA=1时，电路不能工作，输出Y=0；而当ENA=0时，电路才处于工作状态。由于我们设计的是16选1数据选择器，因而其有4个数据控制端，即S0，S1，S2，S3，根据这4个控制端的状态有选择性的输出。 2.2数据选择器的实现电路图 我们知道一个16选1的数据选择器是由5个4选1的数据选择器组成的，4选1的基本电路如下图所示： W[0..3]S[1..0] ENA f mux_4 inst2 在左图中，ENA 为使能控制输入端，低 电平有效，S 为两位的数据控制端，W 为输入端，f 为输出端。有上述4选1的原理图我们可以得到16选1的原理图： W[0..3]S[1..0]ENA f mux_4 inst W[0..3]S[1..0]ENA f mux_4 inst1 W[0..3]S[1..0]ENA f mux_4 inst2 W[0..3]S[1..0]ENA f mux_4 inst3 W[0..3]S[1..0]ENA f mux_4 inst4S3\32控制端 S1\S0控制端 图2 16选1数据选择器原理图 2.3数据选择器的功能仿真
课程设计报告FPGA
课程设计报告 自动售货机 学院：电子与通信工程学院 班级：微电子1班 姓名：刁飞鹏 学号：09110038
自动售货机设计 任务分析 任务要求利用开发系统板，设计一个自动售货机控制芯片。自动售货机平时处于待机状态，当有钱投入之后开始工作。利用三个按键作为投币信号，分别代表投币5元、10元、20元，投入钱币以后，采用七段数码管显示投入的金额；利用另外4个按键代表4种货物，可以在售货机上选择购买的货物，假设4种货物的售价分别为3元、6元、10元、17元。选择了货物之后，七段数码管显示购物之后的找币余额，并且用LED数码管指示灯显示是否有足够的金额购买，如果投币不够，报警指示灯亮起，并且显示余额为零。选择了购买物品之后，可以按键出货或者余额不足退币。 系统的输入信号包括8个按键开关、时钟信号，输出部分有2个LED、4个七段数码管，系统框图如图所示。 自动售货机控制芯片的外部时钟由晶振产生，该开发板系统实例中晶振频率为50Mhz。
系统设计 自动售货机控制芯片系统结构框图如图所示，包括三个模块：分频器模块、核心控制模块和按键与七段数码管控制模块。其中，分频器模块主要用于产生供按键、七段数码管扫描的时钟，这个扫描时钟的周期应该大约为0.01~0.001&同时，这个分频时钟也可用于核心模块的基本控制，由于扫描时钟要和按键、七段数码管控制电路构成一个同步电路，因此，必须使用同一个分频时钟。 核心控制模块的作用主要是控制系统的状态。系统一共有三种状态，需要使用两位状态寄存器存储状态数据，每个状态之间的转换由外部按键控制，在每一个状态下，有不同的七段数码管和指示灯的输出。 按键和数码管显示控制电路是对外部的矩阵按键以及动态显示硬 件进行驱动，该模块对矩阵按键进行扫描，输出经过扫描之后的按 键结果。并且可以把核心模块输出的二进制显示数据转化为BCD码, 通过BCD译码，以及动态显示技术最终输出到动态七段数码管上显
FPGA课程设计报告
F P G A课程设计报告 （实现多功能数字钟） 专业班级: 07通信2班 姓名：朱绍兴 学号：0701******** 时间：2009.12.30
一、标题:设计多功能数字钟控制电路 二、任务书:用MAX+PLU SⅡ软件及Verilog HDL语言设计 一个多功能的数字钟，包括有时、分、秒的计 时，以及校时（对小时、分钟和秒能手动调整 以校准时间）、正点报时（每逢整点，产生“嘀 嘀嘀嘀-嘟”，4短一长的报时音）等附加功能。 三、关键词：24进制、60进制、正点报时、校时、数字钟 四、总体方案：多功能数字钟控制电路框图是由三部分组成 的，即秒分时控制电路、整点报时控制电路、 时段控制电路。用Verilog HDL硬件描述语 言完成编译和仿真。 五、原理框图如下： ↓ ↓ ↓
六、Verilog HDL硬件描述语言编写的功能模块: /*秒计数器m60*/ module m60(M,CP60M,CPM,RD); output [7:0]M; output CP60M; input CPM; input RD; reg [7:0]M; wire CP60M; always@(negedge RD or posedge CPM) begin if(!RD) begin M[7:0]<=0; end else begin if((M[7:4]==5)&&(M[3:0]==9)) begin M[7:0]<=0; end else begin if(M[3:0]==9) begin M[3:0]<=0; if(M[7:4]==5) begin M[7:4]<=0;end else M[7:4]<=M[7:4]+1; end
FPGA硬件电子琴电路设计实验报告
. FPGA实验报告 题目：硬件电子琴电路设计 一．实验目的：学习利用数控分频器设计硬件电子琴实验。 二．实验原理及内容：主系统由3个模块组成,顶层设计文件中包含三个功能模块，Speakera.v 和ToneTaba.v ，NoteTabs.v 。 模块ToneTaba是音阶发生器，当8位发声控制输入Index中某一位为高电平时，则对应某一音阶的数值将从端口Tone输出，作为获得该音阶的分频预置值；同时由Code 输出对应该音阶简谱的显示数码，如‘5’，并由High输出指示音阶高8度显示。 模块Speakera中的主要电路是一个数控分频器，它由一个初值可预置的加法计数器构成，当模块Speakera由端口Tone获得一个2进制数后，将以此值为计数器的预置数，对端口Clk12MHZ输入的频率进行分频，之后由Spkout向扬声器输出发声。 增加一个NoteTabs模块用于产生节拍控制（Index数据存留时间）和音阶选择信号，即在NoteTabs模块放置一个乐曲曲谱真值表，由一个计数器的计数值来控制此真值表的输出，而由此计数器的计数时钟信号作为乐曲节拍控制信号，从而可以设计出一个纯硬件的乐曲自动演奏电路。 图1 硬件电子琴电路结构 三．实验步骤. 1.在QUARTUSII软件下创建一工程，工程名为songer，芯片名为EP2C35F672C6； 2.输入数控分频器程序并命名为Speakera.v，保存与工程相同的文件夹中。
. 其功能仿真波形和时序仿真波形分别如下: 3.输入音阶发生器程序并命名为ToneTaba.v ，保存与工程相同的文件夹中。 PreClk<=1'b0; Count4<=Count4+4'b1; end end always@(posedge PreClk)begin if(Count11>=11'h7FF) begin Count11<=Tone; FullSpkS<=1'b1; end else begin PreClk<=1'b1; Count4<=1;end else begin Count11<=Count11+11'b1; FullSpkS<=0; end end always@(posedge FullSpkS)begin Count2<=~Count2; if(Count2==1'b1) SpkS<=1'b1; else SpkS<=1'b0; end endmodule Module ToneTaba (Index,Code,High,Tone); input[3:0] Index; output[3:0] Code; output High; output[10:0] Tone; reg[3:0] Code=0; reg High=0; reg[10:0] Tone=0; always begin case(Index) 4'b0000 :begin Tone<=11'b11111111111; Code<=4'b0000;High<=1'b0;end//2047 4'b0001 :begin Tone<=11'b01100000101; Code<=4'b0001;High<=1'b0;end//773 4'b0010 :begin Tone<=11'b01110010000; Code<=4'b0010;High<=1'b0;end//912
FPGA课程设计(最终版)
课程设计任务书 学生姓名：专业班级： 指导教师：工作单位：信息工程学院 题目: 电子琴的设计 课程设计目的： 《FPGA原理与应用》课程设计的目的是为了让学生熟悉基于VHDL语言进行FPGA开发的全流程，并且利用FPGA设计进行专业课程理论知识的再现，让学生体会EDA技术的强大功能，为今后使用FPGA进行电子设计奠定基础。 课程设计内容和要求 设计内容： （1）设计一个八音电子琴。 （2）由键盘输入控制音响，同时可自动演奏乐曲。 （3）用户可以将自己编制的乐曲存入电子琴，演奏时可选择键盘输入乐曲或者已存入的乐曲。 要求每个学生单独完成课程设计内容，并写出课程设计说明书、说明书应该包括所涉及到的理论部分和充足的实验结果，给出程序清单，最后通过课程设计答辩。 时间安排： 所需时 序号阶段内容 间 1 方案设计1天 2 软件设计2天 3 系统调试1天 4 答辩1天 合计5天 指导教师签名：年月日
系主任（或责任教师）签名：年月日
目录 摘要 (1) Abstract (2) 1设计意义和要求 (3) 1.1设计意义 (3) 1.2功能要求 (3) 2方案论证及原理分析 (4) 2.1实现方案比较 (4) 2.2乐曲实现原理 (4) 2.3系统组成及工作原理 (6) 3系统模块设计 (8) 3.1顶层模块的设计 (8) 3.2乐曲自动演奏模块的设计 (8) 3.3音阶发生器模块的设计 (9) 3.4数控分频器模块的设计 (9) 4程序设计 (11) 4.1VHDL设计语言和ISE环境简介 (11) 4.2顶层模块的程序设计 (12) 4.3乐曲自动演奏模块的程序设计 (13) 4.4音阶发生器模块的程序设计 (13) 4.5数控分频模块的程序设计 (14) 5设计的仿真与实现 (15) 5.1乐曲自动演奏模块仿真 (15) 5.2音调发生模块仿真 (18) 5.3数控分频模块仿真 (19) 5.4电子琴系统的仿真 (20) 5.5设计的实现 (22) 5.6查看RTL视图 (23) 5.7查看综合报告 (25) 6心得体会 (31) 7参考文献 (32) 8附录 (33)