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EDAⅡ多功能数字钟设计

南京理工大学

EDA（Ⅱ）实验报告

姓名: 胡仕明学号：0904240114 学院(系):电子工程与光电技术学院

专业: 电子科学与技术

题目: 多功能数字钟设计

指导老师：姜萍

2011 年11 月

多功能数字钟设计

摘要：该实验是利用QuartusII软件设计一个数字钟，进行试验设计和仿真调试，实现了计时，校时，校分，清零和保持等多种基本功能，并下载到SmartSOPC实验系统中进行调试和验证。此外还添加了整点报时和显示星期等附加功能，使得设计的数字钟的功能更加完善。

关键字：Quartus 数字钟多功能仿真

Abstract：This experiment is to design a digital clock which is based on Quartus software and in which many basic functions like time-counting,hour-correcting,minute-correcting,reset,time-holding. And then validated the design on the experimental board.In addition,additional functions like belling on the hour and displaying and reseting the week make this digital clock a perfect one.

Key words: Quartus digital-clock multi-function simulate

一、设计内容简介 (2)

二、设计要求 (2)

三、方案论证（整体电路设计原理） (2)

四、子模块设计原理

4.0 脉冲产生电路 (4)

4.1 计时电路 (9)

4.2 保持电路 (12)

4.3 清零电路 (13)

4.4 校分与校时电路 (13)

4.5 总计时器电路（涵盖计时、保持、清零、校分、校时功能综合） (14)

4.6 整点报时电路 (18)

4.7星期调整电路 (19)

4.8显示电路（包括星期、时、分和秒） (20)

4.9电路总图 (23)

五、编程下载 (23)

六、实验总结 (24)

七、参考文献 (25)

一、设计内容简介

设计一个数字钟，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分等功能。

我设计的电路在具有基本功能的基础上，增加了下列功能：整点报时和星期显示调节功能。

二、设计要求

2.0 基本要求

1、能进行正常的时、分、秒计时功能；

2、分别由六个数码管显示时分秒的计时；

3、K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）；

4、K2是系统的清零开关（K2=0正常工作，K2=1时钟的分、秒全清零）；

5、K3是系统的校分开关（K3=0正常工作，K3=1时可以快速校分）；

6、K4是系统的校时开关（K4=0正常工作，K4=1时可以快速校时）；

2.1 提高部分要求

1、使时钟具有整点报时功能（当时钟计到59’53”时开始报时，在59’53”,

59’55”,59’57”时报时频率为512Hz，59’59”时报时频率为1KHz）；

2、星期显示调节功能；

三、方案论证

本实验在实现实验基本功能的基础上，加入了整点报时和星期显示调节功能。

图1为实验功能方框图：

图1 实验方框图

数字计时器基本功能是计时，因此首先需要获得具有精确振荡时间的脉振信号，以此作为计时电路的时序基础，实验中可以使用的振荡频率源为48MHZ，通过分频获得所需脉冲频率（1Hz,1KHz,2KHz）。为产生秒位，设计一个模60计数器，对1HZ的脉冲进行秒计数，产生秒位；为产生分位，通过秒位的进位产生分计数脉冲，分位也由模60计数器构成；为产生时位，用一个模24计数器对分位的进位脉冲进行计数。整个数字计时器的计数部分共包括六位：时十位、时个位、分十位、分个位、秒十位和秒个位。

显示功能是通过数选器、译码器、码转换器和7段显示管实现的。因为实验中只用一个译码显示单元，7个7段码（6个用于显示时分秒，一个显示星期），所以通过4个7

选一MUX和一个3-8译码器配合，根据计数器的信号进行数码管的动态显示。

清零功能是通过控制计数器清零端的电平高低来实现的。只需使清零开关按下时各计数器的清零端均可靠接入有效电平（本实验中是低电平），而清零开关断开时各清零端均接入无效电平即可。

校分校时功能由防抖动开关、逻辑门电路实现。其基本原理是通过逻辑门电路控制分计数器的计数脉冲，当校分校时开关断开时，计数脉冲由低位计数器提供；当按下校分校时开通时，由恒定的2Hz脉冲提供恒定的进位信号，计数器在此脉冲驱动下可快速计数。为实现可靠调时，采用防抖动开关（由D触发器实现）克服开关接通或断开过程中产生的一串脉冲式振动。

保持功能是通过逻辑门控制秒计数器输入端的1Hz脉冲实现的。正常情况下，开关不影响脉冲输入即秒正常计数，当按下开关后，使脉冲无法进入计数端，从而实现计时保持功能。

整点报时功能可以通过组合逻辑电路实现。当计数器的各位呈现特定的电平时，可以选通特定的与门和或门，将指定的频率信号送入蜂鸣器中，实现在规定的时刻以指定频率发音报时。

星期显示功能。星期显示功能是在数字钟界面显示星期，到计时到24小时时，星期上显示的数据进一位。显示时增加一个七段数码显示管，采用从1到7计数，分别表示从星期一到星期日。

四、子模块设计原理

4.0 脉冲产生电路原理

实验板上振荡源为48MHz，为获得秒脉冲信号和报时电路中需要的音频，需要对该振荡源进行分频处理。处理的过程示意如下：

图2 脉冲产生方框图

4.0. 2分频电路

2分频电路是通过运用JK 触发器，将J 端和K 端与VCC 端接在一起，即接高电平1，使得在时钟脉冲到来时，使输出产生翻转，就可以从Q 端得到触发器触发信号的2分频信号，电路图如下：

图3 2分频电路

4.0.2 3分频电路

3分频电路是通过74160用置数法实现。其输出端D C B A Q Q Q Q 按照如下方式循环计

数时就可以对其输入的脉冲进行3分频，输出信号由

B Q 直接引出。

图4 3分频电路状态图

74160置数端为低电平有效，所以将

B Q 作为置数信号的输入。3分频电路图如下：

图5 3分频电路

封装的子模块图为：

图6 3分频电路封装图

4.0.3 8分频电路

8分频电路通过将3个2分频串联实现。把三个JK触发器按照如下方式串联起来，将得到一个触发信号的8分频信号。8分频电路图如下：

图7 8分频电路图

封装的子模块图为：

图8 8分频电路封装图

将3分频和8分频电路串联可构成24分频电路，电路图如下：

图9 24分频电路图

封装成子模块如下图：

图10 24分频电路封装图

4.0.4 1000分频电路

1000分频电路通过3个计数器74163串联实现。首先获得10分频电路，在

D C B A

Q Q Q Q

=1111时置数，置位信号用CO

，使计数器按如下方式进行循环：

图11 10分频电路状态图

为了获得占空比接近1：1的输出信号，将C

端作为输出，占空比为6：4。电路图如下：

图12 10分频电路

将3个10分频进行串联即可获得1000分频的分频器。电路图如下：

图13 1000分频电路图

封装成子模块如下：

图14 1000分频电路封装图

最终将各种分频获得的信号输出端封装在一个总的模块内，输入信号频率48MHz ，输出四个频率信号，分别是1HZ, ,2HZ ， 500HZ ，1KHZ.总的连接图如下：

封装的模块如下：

图15 总分频电路封装图

4.1 计时电路

时钟能够产生时间前进是对秒脉冲计数产生形成的，为了形成时分秒，需要对秒进位信号进行计数从而产生分，对分进位信号进行计数产生时信号。秒和分均为60进制，时为24进制，所以需要有模60和模24计数器。计时电路示意如下：

模60计数器由两个74160构成，考虑用74160而不用74161的原因是74160为8421BCD 方式计数，将计数信号送进7447后可以直接驱动数码管显示，而不像74161还要经过码转换处理。另外，因为显示秒和分时都要显示十位和个位，所以两个计数器构成模60的时候要考虑到分别显示的问题，即让一个用于作为十位，一个作为个位。电路图如下：

图16 模60计数器电路图

图中，前一个74160为个位，后一个为十位，每当个位计数到1001时，RCO由0变为1，将十位的ENT置位，十位的74160计1，当十位的计数到5（0101），个位的计数到9（1001）时，正好是60，此时置位两个计数器，重新由0开始，这样就完成了模60计数。74160置位端低电平有效，因此将59时个位的

,十位的A

与非之后送给LDN。在0~59之间时，LDN=1，无效；59时，LDN=0，计数器将被置位为0.

模60封装成模块如下图：

图17 模60计数器封装图

说明：CP：计数脉冲输入；

RD ：清零输入，低电平有效；

CO ：进位输出端，进位输出为0，正常输出时状态为1 TH ：十位输出，TH[3],TH[2],TH[1],TH[0]. TL ：个位输出，TL[3],TL[2],TL[1],TL[0].

仿真波形：

图18 模60计数器仿真波形图

模24计数器原理同模60，个位为3，十位为2时置位为0，即将个位的B Q ，A Q 和

十位的

B Q 经与非门接入LDN 。

电路图如下：

图19 模24计数器电路图

模24模块图如下：

图20 模24计数器封装图说明：CP ：计数脉冲输入； RD

：清零输入，低电平有效；

CO ：进位输出端，进位输出为0，正常输出时状态为1； TH ：十位输出，SH[3],SH[2],SH[1],SH[0]； TL ：个位输出，SL[3],SL[2],SL[1],SL[0]；仿真波形：

图21 模24计数器仿真波形图

4.2 保持电路原理

保持电路的功能是通过按键K1操作，用与门和非门实现。将保持开关的状态信号经消颤开关后作非门处理和秒计数位的输入脉冲相与，结果送入秒位输入端口。

K =0时，

K =1,电路正常计时；

K =1时，

1K =0时，电路保持为当前时间。电路如下：

图22 保持电路图

4.3清零电路原理

清零电路是把时间归零，且无论什么时候操作，电路都将归零，此电路通过对清零开关K2操作实现。把清零开关的状态信号消颤之后经非门后送入时分秒计数器的的清零端(低电平有效)。2K =0,2K =1,电路正常工作；2K =1,2K =0，各计数器被清零。电路图

如下：

图23 清零电路图

4.4 校分与校时电路

a) 校分模块

当K3为0时，校分模块输出1hz的脉冲供给分计时模块正常计数；当K3为1时，校分模块输出2hz的脉冲供给分计时模块校分。其中为了防止拨开关时引发的颤动给校分带来影响，在校分模块中加入了消颤的D触发器。由于校分的时候无论秒计时模块是否计到59，都能进行校分，故秒计时模块的输出要与开关K3相或才能供给校分模块的使能端。

b)校时模块

当K4为0时，校时模块输出1hz的脉冲供给时计时模块正常计数；当K4为1时，校时模块输出2hz的脉冲供给时计时模块校分。其中为了防止拨开关时引发的颤动给校时带来影响，在校时模块中加入了消颤的D触发器。由于校时的时候无论秒和分计时模块是否都计到59，都能进行校时，故秒计时模块的输出要与开关K4相或才能供给校分模块的使能端。

4.5总计时器电路（涵盖计时、保持、清零、校分、校时功能综合）

4.5.0 总体框图

封装图如下：

图中包含秒（miao ）、分（fen ）、时（shi ）三个模块，各个模块均通过开关k1、k2控制计时、保持和清零功能，在分（fen ）模块中，通过开关k3控制校分功能，在时（shi ）模块中，通过开关k4控制校时功能。秒通过进位信号脉冲cpfen 向分进位输入，分通过进位信号脉冲cpshi 向时进位输入，时通过进位信号脉冲cpxingqi 向星期进位输入。以下对三个模块分别叙述。 4.5.1 秒（miao ）模块线路连接图如下：

其中左边计数器74160计算秒的个位，右边的计数器74160计算秒的十位，开关k1控制计数、保持功能，开关k2控制清零功能。图中在接线端口1和端口2之间接一个D触发器是为了去除竞争冒险的现象，避免了在仿真过程中出现58秒等数值时即误向分位进位的现象。

4.5.2 分（fen）模块

线路连接图如下：

其中左边计数器74160计算分的个位，右边的计数器74160计算分的十位，开关k1控制计数、保持功能，开关k2控制清零功能，开关k3控制校分功能。在开关k3后添加一个Ｄ触发器能起到消颤的作用，2hz脉冲为校分时的输入频率。

4.5.3 时（shi）模块

线路连接图如下：

其中左边计数器74160计算时的个位，右边的计数器74160计算时的十位，开关k1控制计数、保持功能，开关k2控制清零功能，开关k4控制校时功能。在开关k4后添加一个Ｄ触发器能起到消颤的作用，2hz脉冲为校时时的输入频率。

4.6 整点报时电路原理

当电路计时到59分53，55，57秒时，分别发出一声较低的蜂鸣声；当计时到59分59秒时，发出一声较高的蜂鸣声。需要在某时刻报时，就将该时刻输出为“1”的信号作为触发信号，选通报时脉冲信号进行报时。

实验线路连接图如下：

其中与门AND6中，f[6],f[4],f[3],f[0],m[6]和m[4]组成59分50秒,

m[1]&[0],m[2]&m[0],m[2]&m[1]&m[0]和m[3]&m[0]分别构成3秒，5秒，7秒和9秒，再通过与频率1khz和500hz进行逻辑组合，就能满足报时设计要求。

4.7 星期调整电路

星期计时关键是实现一个模七的计时循环，这里利用同步十进制计数器74160来实现。星期的跳变需要秒分计到59并且时计到23，即时的进位输出。按照一般的思维，星期从周一开始到周日结束，也就是说，计数器输出为0～6，通过变换，使其最终显示为1～7。

结构框图如下：

原理图如下：

eda课程设计报告多功能数字钟设计大学论文

湖北大学物电学院EDA课程设计报告（论文）题目：多功能数字钟设计专业班级: 14微电子科学与工程姓名：黄山时间：2016年12月20日指导教师：万美琳卢仕完成日期：2015年12月20日

多功能数字钟设计任务书 1．设计目的与要求了解多功能数字钟的工作原理，加深利用EDA技术实现数字系统的理解 2．设计内容 1，能正常走时，时分秒各占2个数码管，时分秒之间用小时个位和分钟个位所在数码管的小数点隔开； 2，能用按键调时调分； 3，能整点报时，到达整点时，蜂鸣器响一秒； 4，拓展功能：秒表，闹钟，闹钟可调 3．编写设计报告写出设计的全过程，附上有关资料和图纸，有心得体会。 4．答辩在规定时间内，完成叙述并回答问题。

目录（四号仿宋_GB2312加粗居中）（空一行） 1 引言 (1) 2 总体设计方案 (1) 2.1 设计思路 (1) 2.2总体设计框图 (2) 3设计原理分析 (3) 3.1分频器 (4) 3.2计时器和时间调节 (4) 3.3秒表模块 (5) 3.4状态机模块 (6) 3.5数码管显示模块 (7) 3.6顶层模块 (8) 3.7管脚绑定和顶层原理图 (9) 4 总结与体会 (11)

多功能电子表摘要:本EDA课程主要利用QuartusII软件Verilog语言的基本运用设计一个多功能数字钟，进行试验设计和软件仿真调试，分别实现时分秒计时，闹钟闹铃，时分手动较时，时分秒清零，时间保持和整点报时等多种基本功能关键词:Verilog语言，多功能数字钟，数码管显示； 1 引言 QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL 以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程，解决了传统硬件电路连线麻烦，出错率高且不易修改，很难控制成本的缺点。利用软件电路设计连线方便，修改容易；电路结构清楚，功能一目了然 2 总体设计方案 2.1 设计思路根据系统设计的要求，系统设计采用自顶层向下的设计方法，由时钟分频部分，计时部分，按键调时部分，数码管显示部分，蜂鸣器四部分组成。这些模块在顶层原理图中相互连接作用 3 设计原理分析 3.1 分频器分频模块：将20Mhz晶振分频为1hz，100hz,1000hz分别用于计数模块，秒表模块，状态机模块 module oclk(CLK,oclk,rst,clk_10,clk_100); input CLK,rst; output oclk,clk_10,clk_100;

EDA多功能数字钟设计

EDA设计（二） ——多功能数字钟设计姓名：周婷婷学号：0904220116 院系：电光学院

指导老师：花汉兵蒋立平完成时间：2011年12月15号多功能数字钟设计摘要该实验时利用QuartusII软件设计一个数字钟，进行实验设计和仿真调试，实现了计时，校时，校分，清零，保持和整点报时等多种基本功能，并下载到SmartSOPC实验系统中进行调试和验证。此外还添加了星期功能，使得设计的数字钟功能更加完善。 Abstract ：This experiment is to design a digital clock which is based on Quartus software and in which many basic functions like time-counting , hour-correcting , minute-correcting , reset , timing-holding and belling on the hour. And then validated the design on the experimental board . In addition, additional functions like reseting the week make this digital clock a perfect one.

目录 1.设计要求 (4) 2.工作原理 (4) 3.各模块说明 (5) 1)分频模块 (5) 2)计时模块 (9) 3)显示模块 (11) 4)校分与校时模块 (11) 5)清零模块 (12) 6)保持模块 (13) 7)报时模块 (13) 4.扩展模块 (13) 1)星期模块 (13) 5.调试、编程下载 (14) 6.实验中出现问题及解决办法 (14) 7.实验收获与感受 (14)

基于EDA技术的数字时钟设计

电子系统课程设计任务书设计题目：基于EDA技术的数字时钟设计设计目的：课程设计是一种复杂的学习实践过程。设计过程采用系统设计的方法，先分析任务，得到系统设计的要求，然后进行总体设计，划分子系统模块，然后进行详细设计，编写各个功能子系统VHDL代码并进行功能仿真，最后进行整个系统总装并仿真。设计内容：设计一个采用0.5英寸LED数码管显示的数字时钟系统，工作电源5V，它采用24小时制，具有“时”、“分”、“秒”显示，并且可以校正时间显示。设计要求: 1.由石英晶体多谐振荡器20MHz和分频器产生1Hz标准秒脉冲；（说明:EDA试验箱中晶振频率20MHz，经试验箱内一系列二分频可将频率降低，但无法直接产生1Hz信号，需要大家根据实际情况编制分频器得到1Hz信号）； 2.秒电路、分电路均为60进制计数，时电路为24进制计数； 3.数码管采用动态扫描方式； 4.能动手校时，校时模块功能可以自由发挥。比如可用两个按钮实现校时，A按钮控制调整项目，B按钮调整数字，B按钮还可以根据按下时间长短实现慢调、快调功能。也可以用三个按钮实现增减两个方向的手动校时。校时用按钮开关不能超过4个； 5.扩展内容：1）进入校时状态后，被调整数字以2Hz闪烁； 2）24/12小时可调，处于12小时制时，要有AM/PM

显示； 3）所有开关加入防抖设计； 4）加入检测外部环境亮度功能，夜间自动降低数码管显示亮度； 5）加入整点报时电路； 6）增加秒表功能； 7）增加报闹功能。 6.以上电路功能除外部环境亮度检测电路外均由VHDL代码实现层次式设计，顶层电路可以采用EDA电路图。设计成果： 1.课程设计说明书，要求内容完整，图表完备，条理清楚，字迹工整，程序完整有相应的注解，仿真波形设计合理有必要的分析，引用资料要注明出处。 2.顶层电路原理图，各层电路VHDL代码及仿真波形。

EDA设计_多功能数字钟设计

EDA设计（二）课程设计报告理工大学 2013 年09 月

目录摘要及关键字 (3) 一.设计要求 (3) 二.总体方案设计 (3) 三.各子模块设计原理 (4) 1.分频部分 (4) 2.输入部分 (5) 1.防抖模块 (5) 2.输入模块 (6) 3.计时部分 (6) 1.模60的计数器 (6) 2.模24的计数器 (7) 3.校准模块 (7) 4.计时模块 (8) 4.显示部分 (9) 1.显示模块 (9) （1）6选1数据选择器 (10) （2）4-7译码器 (10) 5.闹钟部分 (10) 1.比较模块 (11) 2.选择器 (11) 6.报时部分 (13) 四. 硬件下载与测试 (15)

1.硬件下载 (15) 2.测试 (15) 3.功能扩展 (16) 五.结论 (16) 参考文献 (16) 数字电子钟的设计摘要及关键字：数字电子钟是生活中最常用的电子设备之一，其主要功能是能够显示时、分、秒实时信息，并能够方便地进行时、分、秒的初始值设置，以便时间校准。实现数字电子钟有很多方法，本课程是采用VHDL硬件语言的强大描述能力和EDA工具的结合在电子设计领域来设计一个具有多功能的数字电子钟。关键字：数字电子钟VHDL硬件语言EDA工具一．设计要求: 1.设计一个电子钟能够显示时，分，秒；24小时循环显示。 2.电子钟有校时，校分，清零，保持，整点报时和闹钟的功能，具体如下：（1）数字钟最大计时显示23点59分59秒。（2）在数字钟正常工作时可以对数字钟进行快速校时，校分，即拨动开关K7可以对时进行校正，拨动开关K6可以对分进行校正。（3）在数字中正常工作情况下可以对其进行不断地复位，即拨动开关K5可以是时，分，秒显示回零。（4）在数字钟正常工作时拨动开关K4可以使数字钟保持原有显示，停止计时。（5）整点报时是要求数字钟在每小时整点到来前进行鸣叫，鸣叫频率是在59:53, 59:55, 59:57 为1kHz，59:59为2kHz。（6）当开关K8等于0就可以看到正常计数时钟界面，有

EDA课设数字钟设计

课程设计报告课程名称数字系统与逻辑设计课题名称数字钟设计专业通信工程班级学号姓名指导教师乔汇东胡瑛谭小兰 2013年7月7日

湖南工程学院课程设计任务书课程名称数字系统与逻辑设计课题数字钟设计专业班级通信工程1101班学生姓名学号指导老师审批乔汇东任务书下达日期2013 年6月29日任务完成日期2013 年7月7日

《数字系统与逻辑设计》课程设计任务书一、设计目的全面熟悉、掌握VHDL语言基本知识，掌握利用VHDL语言对常用的的组合逻辑电路和时序逻辑电路编程，把编程和实际结合起来，熟悉编制和调试程序的技巧，掌握分析结果的若干有效方法，进一步提高上机动手能力，培养使用设计综合电路的能力，养成提供文档资料的习惯和规范编程的思想。二、设计要求 1、设计正确，方案合理。 2、程序精炼，结构清晰。 3、设计报告5000字以上，含程序设计说明，用户使用说明，源程序清单及程序框图。 4、上机演示。 5、有详细的文档。文档中包括设计思路、设计仿真程序、仿真结果及相应的分析与结论。三、进度安排第十九周星期一：课题讲解，查阅资料星期二：总体设计，详细设计星期三：编程，上机调试、修改程序星期四：上机调试、完善程序星期五：答辩星期六-星期天：撰写课程设计报告附：课程设计报告装订顺序：封面、任务书、目录、正文、评分、附件（A4大小的图纸及程序清单）。正文的格式:一级标题用3号黑体,二级标题用四号宋体加粗,正文用小四号宋体;行距为22。正文的内容:一、课题的主要功能；二、课题的功能模块的划分（要求画出模块图）；三、主要功能的实现；四、系统调试与仿真；五、总结与体会；六、附件（所有程序的原代码，要求对程序写出必要的注释）；七、评分表。

基于eda的多功能数字钟设计

目录一．设计说明 (1) I．功能说明 (1) II．功能简介 (1) 二．总体方案分析 (3) 三．各子模块设计原理 (3) I．脉冲分频模块 (3) II.时钟计时模块(包含校定和清零功能) (4) III．显示控制电路 (7) IV.显示模块和计时模块结合 (11) V.整点报时模块 (11) VI.闹钟模块 (13) 四．调试与仿真 (17) I.脉冲发生模块 (17) II．计时电路 (18) III.仿真 (18) 五．收获与体会 (19) 六．附录 (20)

一．设计说明 I．功能说明：设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校时间，每逢整点，产生报时音报时。系统框图如图1-1所示：图1-1 多功能数字钟系统框图 II．功能简介此设计问题可分为主控电路、计数器模块和扫描显示三大部，主控电路中各种特殊功能的实现设计问题的关键。用两个电平信号A、B进行模式选择，AB=00为模式0，系统为计时状态；AB=01为模式1，系统为手动校时状态；AB=10为模式2，系统为闹钟设置状态。设置一个cd信号，当cd=00时，表示在手动校对时，选择调整时部分；当cd=01时，表示在手动校对时，选择调整分钟部分；。当cd=10时，表示在手动校对时，选择调整秒部分设置一个change信号，在手动校时或闹钟设置模式下，每按一次，计数器

加1。设置一个reset信号，当reset=0时，整个系统复位；当reset=1时，系统进行计时或其他特殊功能操作。设置一个闹钟设置信号reset1，当reset1=1时，对闹钟进行设置，当reset1=0时，关闭闹钟信号。设置一个E信号，当E=0时，表示在手动校对时，选择调整时部分；当E=1时，表示在手动校对时，选择调整分钟部分设置状态显示信号（连发光二极管）：LD_alert指示是否设置了闹铃功能；LD_h指示当前调整的是小时信号；LD_m指示当前调整的是分钟信号。当闹钟功能设置后（LD_alert=1），系统应启动一个比较电路，当计时与预设闹铃时间相等时，启动闹铃声，直到关闭闹铃信号有效。整点报时部分由分和秒计时同时为0（或60）启动，与闹铃共用一个扬声器驱动信号out。系统计时时钟为clk=1Hz，选择另一时钟clk_lk=1kHz作为产生闹铃声、报时音的时钟信号。主控电路状态表如表1-1所示。硬件系统示意图如图1-2所示。表 1-1 数字钟主控电路状态表

eda,verilog数字钟设计报告

数字钟一、任务解析用Verilog硬件描述语言设计数字钟，实现： 1、具有时、分、秒计数显示功能，以二十四小时循环计时。 2、具有调节小时，分钟的功能,调整时对应的数字闪烁。 3、具有整点报时及闹铃时间可调的功能。 4、数字钟具有四种模式：正常显示、时间调整、闹铃时间调整、秒表。二、方案论证没有闹铃功能三、重难点解析选择模式：module beii(clr,selin_key,beii_out); input clr,selin_key; output [1:0]beii_out; wire [1:0]beii_out; reg [1:0]selout_key; always@(negedge clr or posedge selin_key) begin if(!clr) selout_key=0; else begin if(selout_key==2) selout_key=0; else selout_key=selout_key+1;end end assign beii_out=selout_key; endmodule

头文件中： module clk_top(clr,clk,upkey,downkey,sel,a,b,c,d,e,f,g,p,clr_key,selin_key); clr:清零clk：50M时钟 upkey：向上调downkey：向下调 clr_key：恢复初始状态selin_key：模式选择四、硬件资源分配 60进制module mycnt60(clr,clk,upkey,downkey,selout,q,c); input clk,clr,upkey,downkey;//upkey为加按键 input [1:0] selout; output[7:0] q;//60进制输出 output c;//进位溢出位 reg c; reg[7:0] q; wire new_clk1,ckb,ckc,ckd,cko; assign new_clk1=clk|((!selout[0]&selout[1])&(upkey|downkey)); LCELL AA(new_clk1,ckb);//信号延迟 LCELL BB(ckb,ckc); LCELL CC(ckc,ckd); LCELL DD(ckd,cko); initial c=0; always @(posedge cko or negedge clr )begin if(!clr) q=8'h00; else begin if(selout==2) begin if(upkey)begin if(q==8'h59) q=8'h00; else if(q==8'h?9) q=q+4'h7; else q=q+1; end else if(downkey)begin if(q==8'h00) q=8'h59; else if(q==8'h?0) q=q-4'h7; else q=q-1; end

EDA课程设计——多功能数字钟

哈尔滨工业大学(威海) 电子学课程设计报告带有整点报时的数字钟设计与制作姓名: 蒋栋栋班级: 0802503 学号: 080250331 指导教师: 井岩

目录一、课程设计的性质、目的和任务 (3) 二、课程设计基本要求 (3) 三、设计课题要求 (3) 四、课程设计所需要仪器 (4) 五、设计步骤 (4) 1、整体设计框图 (4) 2、各个模块的设计与仿真 (4) 2.1分频模块 (4) 2.2计数器模块 (6) 2.3控制模块 (10) 2.4数码管分配 (13) 2.5显示模块 (14) 2.6报时模块 (16) 六、调试中遇到的问题及解决的方法 (18) 七、心得体会 (18)

一、课程设计的性质、目的和任务创新精神和实践能力二者之中，实践能力是基础和根本。这是由于创新基于实践、源于实践，实践出真知，实践检验真理。实践活动是创新的源泉，也是人才成长的必由之路。通过课程设计的锻炼，要求学生掌握电路的一般设计方法，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，培养学生的创新精神。二、课程设计基本要求掌握现代大规模集成数字逻辑电路的应用设计方法，进一步掌握电子仪器的正确使用方法，以及掌握利用计算机进行电子设计自动化(EDA)的基本方法。三、设计课题要求（1）构造一个24小时制的数字钟。要求能显示时、分、秒。（2）要求时、分、秒能各自独立的进行调整。（3）能利用喇叭作整点报时。从59分50秒时开始报时，每隔一秒报时一秒，到达00分00秒时，整点报时。整点报时声的频率应与其它的报时声频有明显区别。 #设计提示（仅供参考）：（1）对频率输入的考虑数字钟内所需的时钟频率有：基准时钟应为周期一秒的标准信号。报时频率可选用1KHz和2KHz左右(两种频率相差八度音，即频率相差一倍)。另外，为防止按键反跳、抖动，微动开关输入应采用寄存器输入形式，其时钟应为几十赫兹。（2）计时部分计数器设计的考虑分、秒计数器均为模60计数器。小时计数为模24计数器，同理可建一个24进制计数器的模块。（3）校时设计的考虑数字钟校准有3个控制键：时校准、分校准和秒校准。微动开关不工作，计数器正常工作。按下微动开关后，计数器以8Hz频率连续计数(若只按一下，则计数器增加一位)，可调用元件库中的逻辑门建一个控制按键的模块，即建立开关去抖动电路(见书70页)。（4）报时设计的考虑

EDA数字钟设计

EDA数字钟设计报告姓名： xxx 学号：xxxxxxx 专业：电子与通信工程日期：2014-11-7 江苏科技大学电信院 2014-11-7

1 引言数字钟通过数字电路技术实现时、分、秒计时，与机械钟相比具有更高的准确性和直观性，具有更长的使用寿命，已得到广泛的使用。数字钟的设计方法有许多种，例如可用中小规模集成电路组成电子钟，也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟，还可以利用单片机来实现电子钟等等。这些方法都各有其特点，本次电子线路课程设计是在vhdl基础上设计并制作一个可以调控的数字钟。 1．1 实验目的与要求 1.1.1 实验目的（1）掌握GW48PK2++实验系统的基本用法以及vhdl语言的使用：（2）巩固元件例化、元件调用的基本方法，以及数码管、按键扫描的相关知识。 1.1.2实验要求（1）采用元件例化、元件调用实现整体设计；（2）利用按键进行调时；（3）能在实验箱进行仿真验证。 2 系统设计 2.1 原理图设计数字钟原理图，如图1 图1 数字钟原理图如图1所示，该系统主要包含六个模块，分为分频器、计数以及显示模块三大部分，另有按键进行时间控制。

2.2 各模块设计 2.2.1分频器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity div is port(clk0:in std_logic; clk_1Hz,clk_1kHz:out std_logic); end entity; architecture one of div is signal q1Hz:integer range 0 to 10000000-1 ; signal q1kHz:integer range 0 to 10000-1 ; begin process(clk0) begin if clk0'event and clk0='1'then if q1Hz<5000000-1 then clk_1Hz<='0';q1Hz<=q1Hz+1; elsif q1Hz=10000000-1 then q1Hz<=0; else clk_1Hz<='1';q1Hz<=q1Hz+1; end if; if q1kHz<5000-1 then clk_1kHz<='0';q1kHz<=q1kHz+1; elsif q1kHz=10000-1 then q1kHz<=0; else clk_1kHz<='1';q1kHz<=q1kHz+1; end if; end if; end process; end; 该模块将10MHz的时钟进行分频，产生1S和1mS的信号传递给计数与显示

EDA实验数字计时器设计

数字计时器设计一、实验目的 1、掌握常见集成电路的工作原理和使用方法。 2、学会单元电路的设计调试方法。 3、掌握QuartusII软件的基本使用方法及会用其设计调试数字计时器。二、实验设计要求 1、能进行正常的时、分、秒计时功能； 2、分别由六个数码管显示时分秒的计时； 3、系统有保持、清零、校时、校分功能； 4、使时钟具有整点报时功能（当时钟计到59'53"时开始计时，分别在 59'53",59'55",59'57"报时频率500Hz，在59'59"报时频率1000Hz）； 5、闹表设定功能。三、整体电路的工作原理原理框图：脉冲产生电路将硬件上的48MHz脉冲依次分频使其产生1Hz脉冲，输入计时器电路，计时器电路时分秒对应的模24、模60、模60计数器采用同步触发方式实现00:00:00~ 23:59:59计时。

校时校分电路通过校时、校分开关的切换来改变计时器电路时分秒对应的模24、模60、模60计数器CLK 端输入脉冲及使能端的设置实现。保持电路通过使计时器三个计数器使能端置0的方法来实现。清零电路通过使计时器三个计数器清零端置0的方法来实现。整点报时电路通过脉冲产生电路的分频及若干门电路组合实现。闹表：先设计一48选24的译码选择电路对计时器电路与闹钟定时电路的输出进行选择，界面显示切换通过设置一开关对译码选择电路的控制实现。定时定分电路设计原理与上校时校分电路一致。闹铃的设置是先通过一比较电路判断此时计时器电路的时分与闹钟定时电路是否一致来判断是否响铃，铃声是通过数据选择器及若干门电路来对响铃频率的设定。最后设置一闹铃开关来实现闹表的开关。四、各子模块设计原理及仿真波形 1、脉冲发生电路（分频电路）原理图见附表1 用到了四分频、六分频、八分频和一千分频电路，下面以六分频和一千分频为列说明： A 、六分频电路：它是应用了三个JK 触发器构成的T 触发器，[1][2][1][0]t q q q =+ [2][2][1][0][1]t q q q q =+ [2][1][0]q q q 依次循环输出：000 001 010 101 110 111；从而输出[2]q 就是将clk 六分频，且脉宽仍为50% 仿真波形：

EDA课程设计-多功能数字钟

EDA课程设计实用多功能数字钟学院：机械与电子工程学院专业：电子科学与技术班级：学号：姓名：指导教师： 2012年1月13日

摘要：本次课程设计用Verilog语言，选择Quartus II 开发工具来设计多功能数字钟。就在前不久，我们还刚刚完成了单片机的多功能时钟的设计，继而又做EDA电子钟实验。通过两者之间的对比可以发现EDA的许多特点。电子设计自动化（EDA Electronic Design Automation）技术是一种以计算机作为工作平台，以EDA软件工具为开发环境，以硬件描述语言和原理图描述为设计入口，以可编程逻辑器为实验载体，以ASIC、SOC和SOPC嵌入式系统为设计目标，以数字系统系统设计为应用方向的电子产品自动化设计技术。而QuartusⅡ是Altera 公司推出的的第四代PLD开发系统。主要用于设计新器件和大规模CPLD/FPGA。使用QuartusⅡ的设计者不需精通器件内部的复杂结构。设计者可以用自己熟悉的设计工具（如原理图输入或硬件描述语言）建立设计，QuartusⅡ把这些设计转自动换成最终所需的格式。设计方法分为：硬件描述语言，verilog语言描述。verilog语言描述可能精确和简练地表示电路的逻辑功能，现在PLD的设计过程中广泛使用。以上是对EDA和QuartusⅡ的了解。本次EDA的课程设计虽然时间有限，但是设计的题目《多功能数字钟》很贴近人的日常生活，让我们学生对最基本的电子产品有个深入的认识。本次的课程设计是基于Verilog HDL的多功能数字钟，完成时、分、秒的显示功能。设计利用Verilog HDL语言自顶向下的设计理念，突出其作为硬件描述语言的良好的可读性、可移植性以及易于理解等优点。整个程序语言功能主要包含计时，闹钟，校时，整点报时等功能。关键词：EDA软件，Verilog语言，Quartus II 开发工具，多功能时钟

EDA课程设计--带有整点报时的数字钟设计与制作

电子学课程设计报告带有整点报时的数字钟设计与制作

eda 实现多功能数字钟

一、标题：EDA实现多功能数字钟二、任务书：设计要求是用FPGA器件和EDA技术实现多功能数字钟的设计， ⑴控制功能包括①以数字形式显示时、分、秒的时间；②小时计数器为24进制；③分、秒计数器为60进制；④有两个使能端起到校时、校分的作用，同时按无效；⑤每小时的59分51、53、55、57、 59分别以四长声一短声进行模拟电台仿真；⑥让信号灯在晚上19 点至早上5点亮；⑵在Max＋plusⅡ软件系统平台上建立多功能数字钟电路的顶层电路文件并完成编译和仿真，并对器件进行下载检查。三、关键词：数字钟原理电路编译仿真下载四、数字钟电路系统的组成框图：五、各功能模块设计、仿真波形及其分析说明： 1、小时计时模块：

仿真波形：分析说明：当小时的高四位为0、1时，小时的低四位为九时，在下一个时钟的上跳延来了之后，高四位加一；当小时的高四位为2，同时低四位为3时，小时的高低四位都清零。实现从00到23的循环计数。

2、分钟计时模块：仿真波形：分析说明：当分钟的高四位为0、1、2、3、4时，小时的低四位为九时，在下一个时钟的上跳延来了之后，高四位加一；当分钟的高四位为5时，同时低四位为9时，

分钟的高低四位都清零，实现从00到59的循环计数。 3、秒计时模块（与分计时模块相同）； 4、校时、校分模块：仿真波形：

分析说明： SWM、SWH两开关先设置1，秒时钟，分时钟，小时时钟分别设置为不同频率的时钟，当开关SWM置0即按下时，秒时钟CPS对分钟进行校对，即如图所示CPM在SWM为0时频率与CPS相同；同理，当SWH为0时用秒时钟对小时进行校对，即CPH在SWH为0时频率与CPS相同。当SWM、SWH 都不为0时，分钟、小时正常计时。 5、整点报时模块：

EDA数字钟设计

摘要:应用VHDL语言编程，进行了多功能数字钟的设计，并在MAX PLUSⅡ环境下通过了编译、仿真、调试。关键词：VHDL；EDA；数字钟；仿真图 0.引言随着科学技术的迅猛发展,电子工业界经历了巨大的飞跃。集成电路的设计正朝着速度快、性能高、容量大、体积小和微功耗的方向发展。基于这种情况,可编程逻辑器件的出现和发展大大改变了传统的系统设计方法。可编程逻辑器件和相应的设计技术体现在三个主要方面:一是可编程逻辑器件的芯片技术;二是适用于可逻辑编程器件的硬件编程技术,三是可编程逻辑器件设计的EDA开发工具,它主要用来进行可编程逻辑器件应用的具体实现。在本实验中采用了集成度较高的FPGA 可编程逻辑器件, 选用了VHDL硬件描述语言和MAX + p lusⅡ开发软件。VHDL硬件描述语言在电子设计自动化( EDA)中扮演着重要的角色。由于采用了具有多层次描述系统硬件功能的能力的“自顶向下”( Top - Down)和基于库(L ibrary - Based)的全新设计方法,它使设计师们摆脱了大量的辅助设计工作,而把精力集中于创造性的方案与概念构思上,用新的思路来发掘硬件设备的潜力,从而极大地提高了设计效率,缩短了产品的研制周期。MAX + p lusⅡ是集成了编辑器、仿真工具、检查/分析工具和优化/综合工具的这些所有开发工具的一种集成的开发环境,通过该开发环境能够很方便的检验设计的仿真结果以及建立起与可编程逻辑器件的管脚之间对应的关系。 1. EDA简介 20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL 完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了

南理工EDA2多功能数字钟设计实验报告(蒋立平)——优秀

EDAⅡ实验报告 --多功能数字钟学院专业: 学生学号: 指导老师:蒋立平交稿时间:2012年3月25日

摘要本实验借助于quartusⅡ软件设计一个多功能的数字时钟，具有24小时计时、星期显示、保持、清零、校分校时校星期、整点报时等基本功能，并在此基础上添加了闹钟、音乐闹钟、秒表等附加功能。同时，留有万年历的接口可以方便的进行扩展。.利用quartusⅡ进行相应的设计、仿真、调试，最后下载到SmartSOPC实验系统上验证设计的正确性。关键词：多功能数字时钟，quartusⅡ,计时，星期显示，整点报时，闹钟，秒表 ABSTRACT This experiment is to design a multifunctional digital clock with quartus Ⅱ.The multifunctional digital clock has varities of the functions like 24-hour timer,week,keeping,clearing zero,adjusting time and chime on integral hour .It also include additional functions such as alarm clock,stopwatch and so on.At the sametimes,it can be added calendar.we designed and simulated with quartusⅡ.Finally downloaded it to the experiment platform to test. Key words:multifunctional digital clock,quartusⅡ,time,week,chime on integral hour, alarm clock,stopwatch

EDA数字时钟课程设计

课程设计报告学生姓名学号班级专业电子信息工程题目数字时钟设计指导教师 2011 年11 月

一、任务和设计要求 1. 熟悉集成电路的引脚安排。 2. 掌握各芯片的逻辑功能及使用方法。 3. 了解数字钟的组成及工作原理。 4. 熟悉数字钟的设计与制作。 1．设计指标（1）时间以24 小时为一个周期；（2）显示时、分、秒；（3）有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间；（4）计时过程具有报时功能，当时间到达整点前 5 秒进行蜂鸣报时。 2．设计要求（1）画出电路原理图（或仿真电路图）；（2）元器件及参数选择；（3）电路仿真与调试二、设计原理设计思路根据系统设计要求,系统设计采用自顶向下设计方法,由时钟分频部分、计时部分、按键部分调时部分和显示部分五个部分组成。这些模块都放在一个顶层文件中。 1）时钟计数：首先下载程序进行复位清零操作,电子钟从00：00：00计时开始。sethour可以调整时钟的小时部分, setmin可以调整分钟,步进为1。由于电子钟的最小计时单位是1s,因此提供给系统的内部的时钟频率应该大于1Hz,这里取100Hz。CLK端连接外部10Hz的时钟输入信号clk。对clk进行计数,当clk=10时,秒加1,当秒加到60时,分加1；当分加到60时,时加1；当时加到24时,全部清0,从新计时。用6位数码管分别显示“时”、“分”、“秒”,通过OUTPUT( 6 DOWNTO 0 )上的信号来点亮指定的LED七段显示数码管。 2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。 3）清零功能： reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据我们自己任意时间的复位。总体结构图

EDA课程设计多功能数字钟设计程序清单数字系统设计与verilog HDL(第四版) 王金明

EDA课程设计多功能数字钟设计程序清单数字系统设计与verilog HDL(第四版) 王金明 /*引脚锁定基于DE2一70，芯片为EP2C70F896，信号定义如下: Clk50m: 50MHz 时钟输， mode: 模式选择0：计时模式1：设置闹钟模式 mcheck: 手动调整时间 turn: 手动调整时间，在时、分之间选择 change: 对选中的数据调整 led hourl，led_hour0，led_minul，led_minu0，led_secl,led sec0； alert: 闹钟输出 ld_alert: 是否设置了闹钟 ld_hour,id_min,ld_sec：在调整时，指示选中了时，分还是秒*/ moduleclock(clk50m,mode,turn,change,mreset,led_hour1,led_hour0,led_minu1,led _minu0,led_sec1,led_sec0, alert,ld_alert,ld_check,ld_hour,ld_min,ld_sec); input clk50m; input mode; // key0键 input turn; //keyl键 input change; // key2 键 input mreset; //switch0复位，低电平有效 output alert; //gpioO->IOAO output ld_alert; //ledgO-led19 output ld_check; //ledgl-led22 output ld_hour; //ledr3-led13 output ld_min; //ledr9-led9

EDA数字时钟

设计报告课程名称在系统编程技术任课教师周泽华设计题目EDA数字钟设计班级09自动化1班姓名王冰学号0905071010 日期2012/6/4

前言随着基于PLD的EDA技术的发展和应用领域的扩大和深入，EDA技术在电子信息、通信、自动控制及计算机应用领域的重要性日益提高。作为现在的大学生应熟练掌握这门技术，为以后的发展打下良好的基础，本实验设计是应用QuartusII环境及VHDL语言设计一个时间可调的数字时钟。使自己熟练使用QuartusII环境来进行设计，掌握VHDL语言的设计方法。要注重理论与实践之间的不同，培养自己的实践能力！

目录一、课程设计任务及要求 (3) 1.1实验目的 (3) 1.2功能设计 (3) 二、整体设计思想 (3) 2.1性能指标及功能设计 (3) 2.2总体方框图 (4) 三、详细设计 (4) 3.1数字钟的基本工作原理： (4) 3.1.1时基T 产生电路 (4) 3.1.2调时、调分信号的产生 (4) 3.1.3计数显示电路 (5) 3.2设计思路 (5) 3.3设计步骤 (6) 3.3.1工程建立及存盘 (6) 3.3.2工程项目的编译 (7) 3.3.3目标芯片的选择 (8) 3.3.4时序仿真 (9) 3.3.5引脚锁定 (10) 3.3.6硬件测试 (11) 3.3.7实验结果 (12) 四、设计总结 (12) 五、附录 (13) 5.1 VHDL源程序 (13) 5.2电路图 (18) 5.3仿真波形 (18)

一、课程设计任务及要求 1.1实验目的 1）熟练地运用数字系统的设计方法进行数字系统设计； 2）能进行较复杂的数字系统设计； 3）按要求设计一个数字钟。 1.2功能设计 1）有时、分、秒计数显示功能,以24小时循环计时； 2）设置复位、清零等功能； 3）有校时功能,可以分别对时及分进行单独校时,使其校正到标准时间； 4）时钟计数显示时有LED灯显示； 5）具有整点报时功能。二、整体设计思想 2.1性能指标及功能设计 1）时、分、秒计时器时计时器为一个24进制计数器，分、秒计时器均为60进制计数器。当秒计时器接受到一个秒脉冲时，秒计数器开始从1计数到60，此时秒显示器将显示00、01、02、...、59、00；每当秒计数器数到00时，就会产生一个脉冲输出送至分计时器，此时分计数器数值在原有基础上加1，其显示器将显示00、01、02、...、59、00；每当分计数器数到00时，就会产生一个脉冲输出送至时计时器，此时时计数器数值在原有基础上加1，其显示器将显示00、01、02、...、23、00。即当数字钟运行到23点59分59秒时，当秒计时器在接受一个秒脉冲，数字钟将自动显示00点00分00秒。 2）校时电路当开关拨至校时档时，电子钟秒计时工作，通过时、分校时开关分别对时、分进行校对，开关每按1次，与开关对应的时或分计数器加1，当调至需要的时与分时，拨动reset开关，电子钟从设置的时间开始往后计时。

EDA多功能数字时钟设计实验报告

EDA（一）设计（2）之多功能数字钟南京理工大学电子科学与光电技术学院2005级作者: 高策学号: 0504220224 同组: 黄文浩学号: 0504220242 指导教师：蒋立平时间：08-3-18

目录内容摘要 (3) 一．引言 (4) 二、实验要求 (4) 三、方案论证 (5) 四、各模块设计 (6) 1、分频器模块 (6) 2、计时模块 (8) 3、闹铃模块 (10) 4、彩铃模块 (12) 5、显示模块 (13) 6、整点报时模块 (14) 7、秒表模块 (15) 8、万年历模块 (16) 9、动态显示模块 (19) 10、闪烁模块 (20) 五、整体电路功能综述 (22) 六、实验中的问题及解决方法 (24) 七、总结体会 (25) 八、实验的收获与感受 (26)

中文摘要本实验利用QuartusII软件，结合所学的数字电路的知识设计一个24时多功能数字钟，具有正常分、秒计时，动态显示，保持、清零、快速校分、整点报时、闹钟功能。文章分析了整个电路的工作原理，还分别说明了各子模块的设计原理和调试、仿真、编程下载的过程，并对最终结果进行总结，最后提出了在实验过程中出现的问题和解决的方案。通过实验掌握了一些逻辑组合器件的基本功能和用法，同时体会到了利用软件设计电路的方便快捷，避免了硬件布线的繁琐，提高了效率。关键词数字计数器动态显示保持清零快速校分整点报时闹钟软件设计外文摘要 Title DIGITAL CLOCK DESIGN PROPOSAl Abstract Using the QuartusII, we design a digital clock of 24 hours with learning electric circuit knowledge. The circuit can keep the time, display， reset, adjust the minute and hour, ring the time in the round number time and alarm clock. The paper has analyzed the principle of all work and explained the designing principle of different parts separately. By debugging, simulating, compiling, programming, I put forward a matter and give a settling plan. I know about the basic functions and using method of some electric pieces in this experiment. At the same time, I realized the convenience of making use of the software to carry on the electric circuit, which is fast, avoided the hardware cloth line tedious, and raised the efficiency. Keywords digital counter, dynamic display, keep, clear, check time, time, alarm clock，software design

EDAⅡ多功能数字钟设计

eda课程设计报告多功能数字钟设计大学论文

EDA多功能数字钟设计

基于EDA技术的数字时钟设计

EDA设计_多功能数字钟设计

EDA课设数字钟设计

基于eda的多功能数字钟设计

eda,verilog数字钟设计报告

EDA课程设计——多功能数字钟

EDA数字钟设计

EDA实验数字计时器设计

EDA课程设计-多功能数字钟

EDA课程设计--带有整点报时的数字钟设计与制作

eda 实现多功能数字钟

EDA数字钟设计

南理工EDA2多功能数字钟设计实验报告(蒋立平)——优秀

EDA数字时钟课程设计

EDA课程设计 多功能数字钟设计程序清单 数字系统设计与verilog HDL(第四版) 王金明

EDA数字时钟

EDA多功能数字时钟设计实验报告

EDA课程设计多功能数字钟设计程序清单数字系统设计与verilog HDL(第四版) 王金明