华为逻辑电平接口设计规范
Q/DKBA
深圳市华为技术有限公司技术规范
错误！未定义书签。Q/DKBA0.200.035-2000
逻辑电平接口设计规范
2000-06-20发布 2000-06-20实施深圳市华为技术有限公司发布
本规范起草单位：各业务部、研究技术管理处硬件工程室。
本规范主要起草人如下：赵光耀、钱民、蔡常天、容庆安、朱志明，方光祥、王云飞。
在规范的起草过程中，李东原、陈卫中、梅泽良、邢小昱、李德、梁军、何其慧、甘云慧等提出了很好的建议。在此，表示感谢！
本规范批准人：周代琪
本规范解释权属于华为技术有限公司研究技术管理处硬件工程室。
本规范修改记录：
目录
1、目的 5
2、范围 5
3、名词定义 5
4、引用标准和参考资料 6
5、TTL器件和CMOS器件的逻辑电平8
5.1：逻辑电平的一些概念8
5.2：常用的逻辑电平9
5.3：TTL和CMOS器件的原理和输入输出特
性9
5.4：TTL和CMOS的逻辑电平关系10
6、TTL和CMOS逻辑器件12
6.1：TTL和CMOS器件的功能分类12
6.2：TTL和MOS逻辑器件的工艺分类特点13
6.3：TTL和CMOS逻辑器件的电平分类特点13
6.4：包含特殊功能的逻辑器件14
6.5：TTL和CMOS逻辑器件的选择15
6.6：逻辑器件的使用指南15
7、TTL、CMOS器件的互连17
7.1：器件的互连总则17
7.2：5V TTL门作驱动源20
7.3：3.3V TTL/CMOS门作驱动源20
7.4：5V CMOS门作驱动源20
7.5：2.5V CMOS逻辑电平的互连20
8、EPLD和FPGA器件的逻辑电平21
8.1：概述21
8.2：各类可编程器件接口电平要求21
8.3：各类可编程器件接口电平要求21
8.3.1：EPLD/CPLD的接口电平21
8.3.2：FPGA接口电平25
9、ECL器件的原理和特点35
9.1：ECL器件的原理35
9.2：ECL电路的特性36
9.3：PECL/LVPECL器件的原理和特点37
9.4：ECL器件的互连38
9.4.1：ECL器件和TTL器件的互连38
9.4.2：ECL器件和其他器件的互连39
9.5：ECL器件的匹配方式39
9.6：ECL器件的使用举例41
9.6.1：SYS100E111的设计41
9.6.2：SY100E57的设计42
9.1：ECL电路的器件选择43
9.2：ECL器件的使用原则43
10、LVDS器件的原理和特点45
10.1：LVDS器件简介45
10.2：LVDS器件的标准45
10.2.1：ANSI/TIA/EIA-644 45
10.2.2：IEEE 1596.3 SCI-LVDS 46
10.3：LVDS器件的工作原理46
10.4：LVDS的特点47
10.5：LVDS的设计48
10.5.1：LVDS在PCB上的应用48
10.5.2：关于FAIL-SAFE电路的设计48
10.5.3：LVDS在电缆中的使用49
10.5.4：LVDS在接插件中的信号分布和应
用50
10.6：LVDS信号的测试51
10.7：LVDS器件应用举例52
10.7.1：DS90CR217/218 的设计52
10.7.2：DS92LV1021/1201的设计52
11、GTL器件的原理和特点55
11.1：GTL器件的特点和电平55
11.2：GTL信号的PCB设计56
11.2.1：GTL常见拓扑结构56
11.2.2：GTL的PCB设计57
11.3：GTL信号的测试59
11.4：GTL信号的时序59
12、附录60
13、附件列表61
深圳市华为技术有限公司技术规范
Q/DKBA0.200.035-1999
逻辑电平接口设计规范
摘要：本规范介绍了在硬件开发过程中会涉及到的各类逻辑电平，如TTL、CMOS、ECL、LVDS、GTL等，解释了它们的输入输出特性、各种接口参数以及设计时要注意的问题等。
关键词：逻辑电平、TTL、CMOS、ECL、LVDS、GTL
主要章节写作人员：
第5章：由蔡常天编写
第6章：由朱志明编写
第7章：由赵光耀、王云飞编写
第8章：由荣庆安编写
第9章：由方光祥、王云飞编写
第10章：由钱民编写
第11章：由钱民编写
本规范最后由王云飞修改和整理。
1、目的
制定此规范的目的在于指导研发人员在硬件开发中如何进行逻辑电平接口设计，并同时实现硬件开发的技术资源的共享，从而提高研发人员开发的效率和开发的质量。
2、范围
本规范适用于公司所有的产品。
3、名词定义
JEDEC：Joint Electron Device Engineering Council，联合电子设备工程协会。
逻辑电平：有TTL、CMOS、ECL、PECL、GTL；RS232、RS422、LVDS等。
TTL：Transistor-Transistor Logic
CMOS：Complementary Metal Oxide Semicondutor LVTTL：Low Voltage TTL
LVCMOS：Low Voltage CMOS
ECL：Emitter Coupled Logic，
PECL：Pseudo/Positive Emitter Coupled Logic LVDS：Low Voltage Differential Signaling
GTL：Gunning Transceiver Logic
BTL：Backplane Transceiver Logic
ETL：enhanced transceiver logic
GTLP：Gunning Transceiver Logic Plus
S - Schottky Logic
LS - Low-Power Schottky Logic
CD4000 - CMOS Logic 4000
AS - Advanced Schottky Logic
74F - Fast Logic
ALS - Advanced Low-Power Schottky Logic
HC/HCT - High-Speed CMOS Logic
BCT - BiCMOS Technology
AC/ACT - Advanced CMOS Logic
FCT - Fast CMOS Technology
ABT - Advanced BiCMOS Technology
LVT - Low-Voltage BiCMOS Technology
LVC - Low Voltage CMOS Technology
LV - Low-Voltage
CBT - Crossbar Technology
ALVC - Advanced Low-Voltage CMOS Technology AHC/AHCT - Advanced High-Speed CMOS
CBTLV - Low-Voltage Crossbar Technology
ALVT - Advanced Low-Voltage BiCMOS Technology AVC - Advanced Very-Low-Voltage CMOS Logic
4、引用标准和参考资料
ANSI/TIA/EIA-644（LVDS）技术标准
IEEE 1596.3 SCI-LVDS 技术标准
EIA/TIA-232-F（RS232）
EIA/TIA-422-B（RS422）
EIA/TIA-485-A（RS485）
《串行通信接口电路设计规范》，公司规范
《单板带电插拔设计规范》，公司规范
《逻辑器件选型规范》，公司规范
5
6、TTL器件和CMOS器件的逻辑电平
6.1：逻辑电平的一些概念
要了解逻辑电平的内容，首先要知道以下几个概念的含义：
1：输入高电平（VIH）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于VIH时，则认为输入电平为高电平。
2：输入低电平（VIL）：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于VIL时，则认为输入电平为低电平。
3：输出高电平（VOH）：保证逻辑门的输出为高电平时的输出电平的最小值，逻辑门的输出为高电平时的电平值都必须大于此VOH。
4：输出低电平（VOL）：保证逻辑门的输出为低电平时的输出电平的最大值，逻辑门的输出为低电平时的电平值都必须小于此VOL。
5：阀值电平(VT)：数字电路芯片都存在一个阈值电平，就是电路刚刚勉强能翻转作时的电平。它是一个界于VIL、VIH之间的电压值，对于CMOS电路的阈值电平，基本上是二分之一的电源电压值，但要保证稳定的输出，则必须要求输入高电平> VIH，输入低电平 对于一般的逻辑电平，以上参数的关系如下： VOH > VIH > VT > VIL > VOL。 6：IOH：逻辑门输出为高电平时的负载电流（为拉电流）。 7：IOL：逻辑门输出为低电平时的负载电流（为灌电流）。 8：IIH：逻辑门输入为高电平时的电流（为灌电流）。 9：IIL：逻辑门输入为低电平时的电流（为拉电流）。 扇出能力也就是输出驱动能力，通常用驱动同类器件的数量来衡量。 TTL：扇出能力一般在10左右。 CMOS：静态时扇出能力达1000以上，但CMOS的交流（动态）扇出能力没有这样高，要根据工作频率和负载电容来考虑决定。限制因素是输入信号上升时间：本身输出电阻和下级输入电容形成积分电路影响输入信号的上升时间（输入信号从低电平上升到 V IH min所需时间），实际电路当中，尽量使被驱动输入端限制在10以内。 ECL：由于ECL的工作速度高，考虑到负载电容的影响，ECL的扇出一般限制在10以内。 门电路输出极在集成单元内不接负载电阻而直接引出作为输出端，这种形式的门称为开路门。开路的TTL、CMOS、ECL门分别称为集电极开路（OC）、漏极开路（OD）、发射极开路（OE），使用时应审查是否接上拉电阻（OC、OD门）或下拉电阻（OE门），以及电阻阻值是否合适。对于集电极开路（OC）门，其上拉电阻阻值R L应满足下面条件： （1）：R L < （VCC－VOH）/（n*IOH＋m*IIH） （2）：R L > （VCC－VOL）/（IOL＋m*IIL） 其中n：线与的开路门数；m：被驱动的输入端数。 6.2：常用的逻辑电平 逻辑电平：有TTL、CMOS、ECL、PECL、GTL；RS232、RS422、LVDS等。如下表所示： 图5－1：常用逻辑电平图 ·其中TTL和CMOS的逻辑电平按典型电压可分为四类：5V系列（5V TTL和5V CMOS）、3.3V系列，2.5V系列和1.8V系列。 5V TTL和5V CMOS逻辑电平是通用的逻辑电平。 3.3V及以下的逻辑电平被称为低电压逻辑电平，常用的为LVTTL电平。 ?低电压的逻辑电平还有2.5V和1.8V两种，详细见后。 ECL/PECL和LVDS是差分输入输出，其详细内容见后。 RS-422/485和RS-232是串口的接口标准，RS-422/485是差分输入输出，RS-232 是单端输入输出，其相应的逻辑电平标准请参考公司的《串行通信接口电路设计规范》。 6.3：TTL和CMOS器件的原理和输入输出特性 请参看附件《TTL和CMOS器件的原理输入输出特性.lwp》 6.4：TTL和CMOS的逻辑电平关系 图5－2：TTL和CMOS的逻辑电平图 上图为5V TTL逻辑电平、5V CMOS逻辑电平、LVTTL逻辑电平和LVCMOS逻辑电平的示意图。 5V TTL逻辑电平和5V CMOS逻辑电平是很通用的逻辑电平，注意他们的输入输出电平差别较大，在互连时要特别注意。 另外5V CMOS器件的逻辑电平参数与供电电压有一定关系，一般情况下， Voh≥Vcc-0.2V，Vih≥0.7Vcc；Vol≤0.1V，Vil≤0.3Vcc；噪声容限较TTL电平高。 JEDEC组织在定义3.3V的逻辑电平标准时，定义了LVTTL和LVCMOS逻辑电平标准。 LVTTL逻辑电平标准的输入输出电平与5V TTL逻辑电平标准的输入输出电平很接近，从而给它们之间的互连带来了方便（详细内容见第7章）。 LVTTL逻辑电平定义的工作电压范围是3.0－3.6V。 LVCMOS逻辑电平标准是从5V CMOS逻辑电平关注移植过来的，所以它的VIH、VIL 和VOL与工作电压有关，其值如上图所示。LVCMOS逻辑电平定义的工作电压范围是2.7－3.6V。 5V的CMOS逻辑器件工作于3.3V时，其输入输出逻辑电平即为LVCMOS逻辑电平，它的VIH大约为0.7VCC＝2.31V左右，由于此电平与LVTTL的VOH（2.4V）之间的电压差太小，使逻辑器件工作不稳定性增加，所以一般不推荐使用5V CMOS器件工作于3.3V电 压的工作方式。由于相同的原因，使用LVCMOS输入电平参数的3.3V逻辑器件也很少。 JEDEC组织为了加强在3.3V上各种逻辑器件的互连和3.3V与5V逻辑器件的互连，在参考LVCMOS和LVTTL逻辑电平标准的基础上，又定义了一种标准，其名称即为3.3V逻辑电平标准，其参数如下： 图5－3：低电压逻辑电平标准 从上图可以看出，3.3V逻辑电平标准的参数其实和LVTTL逻辑电平标准的参数差别不大，只是它定义的VOL可以很低（0.2V），另外，它还定义了其VOH最高可以到VCC-0.2V，所以3.3V逻辑电平标准可以包容LVCMOS的输出电平。在实际使用当中，对LVTTL标准和3.3V逻辑电平标准并不太区分，某些地方用LVTTL电平标准来替代3.3V逻辑电平标准，一般是可以的。 JEDEC组织还定义了2.5V逻辑电平标准，如上图所示。另外，还有一种2.5V CMOS 逻辑电平标准，它与上图的2.5V逻辑电平标准差别不大，可兼容。 低电压的逻辑电平还有1.8V、1.5V、1.2V的逻辑电平，具体请参考相关的文档。 7 8、TTL和CMOS逻辑器件 逻辑器件的分类方法有很多，下面以逻辑器件的功能、工艺特点和逻辑电平等方法来进行简单描述。 8.1：TTL和CMOS器件的功能分类 按功能进行划分，逻辑器件可以大概分为以下几类：门电路和反相器、选择器、译码器、计数器、寄存器、触发器、锁存器、缓冲驱动器、收发器、总线开关、背板驱动器等。 1：门电路和反相器 逻辑门主要有与门74X08、与非门74X00、或门74X32、或非门74X02、异或门74X86、反相器74X04等。 2：选择器 选择器主要有2-1、4-1、8-1选择器74X157、74X153、74X151等。 3：编/译码器 编/译码器主要有2/4、3/8和4/16译码器74X139、74X138、74X154等。 4：计数器 计数器主要有同步计数器74X161和异步计数器74X393等。 5：寄存器 寄存器主要有串-并移位寄存器74X164和并-串寄存器74X165等。 6：触发器 触发器主要有J-K触发器、带三态的D触发器74X374、不带三态的D触发器 74X74、施密特触发器等。 7：锁存器 锁存器主要有D型锁存器74X373、寻址锁存器74X259等。 8：缓冲驱动器 缓冲驱动器主要有带反向的缓冲驱动器74X240和不带反向的缓冲驱动器74X244等。 9：收发器 收发器主要有寄存器收发器74X245、通用收发器74X245、总线收发器等。 10：总线开关 总线开关主要包括总线交换和通用总线器件等。 11：背板驱动器 背板驱动器主要包括TTL或LVTTL电平与GTL/GTL+（GTLP）或BTL之间的电平转换器件。 8.2：TTL和MOS逻辑器件的工艺分类特点 按工艺特点进行划分，逻辑器件可以分为Bipolar、CMOS、BiCMOS等工艺，其中包括器件系列有： Bipolar工艺的器件有：TTL、S、LS、AS、F、ALS。 CMOS工艺的器件有：HC、HCT、CD40000、ACL、FCT、LVC、LV、CBT、ALVC、AHC、AHCT、CBTLV、AVC、GTLP。 BiCMOS工艺的器件有：BCT、ABT、LVT、ALVT。 8.3：TTL和CMOS逻辑器件的电平分类特点 TTL和CMOS的电平主要有以下几种：5VTTL、5VCMOS（Vih≥0.7*Vcc， Vil≤0.3*Vcc）、3.3V电平、2.5V电平等。 5V的逻辑器件 5V器件包含TTL、S、LS、ALS、AS、HCT、HC、BCT、74F、ACT、AC、AHCT、AHC、ABT等系列器件 3.3V及以下的逻辑器件 包含LV的和V 系列及AHC和AC系列，主要有LV、AHC、AC、ALB、LVC、ALVC、LVT等系列器件。 具体情况可以参考下图： 图6－2：TI公司的逻辑器件示例图 8.4：包含特殊功能的逻辑器件 A．总线保持功能（Bus hold） 由内部反馈电路保持输入端最后的确定状态，防止因输入端浮空的不确定而导致器件振荡自激损坏；输入端无需外接上拉或下拉电阻，节省PCB空间，降低了器件成本开销和功耗，见图6－3。ABT、LVT、ALVC、ALVCH、ALVTH、LVC、GTL系列器件有 此功能。命名特征为附加了“H”如：74ABTH16244。 图6－3：总线保持功能图 B．串联阻尼电阻（series damping resistors） 输出端加入串联阻尼电阻可以限流，有助于降低信号上冲/下冲噪声，消除线路振 铃，改善信号质量。如图6－4所示。具有此特征的ABT、LVC、LVT、ALVC系列器件在命名中加入了“2”或“R”以示区别，如ABT162245，ALVCH R162245。对于单向驱动器件，串联电阻加在其输出端，命名如SN74LVC2244；对于双向的收发器件，串联电阻加在两边的输出端，命名如SN74LVCR2245。 图6－4：串行阻尼电阻图 C．上电/掉电三态（PU3S，Power up/power down 3-state） 即热拔插性能。上电/掉电时器件输出端为三态，Vcc阀值为 2.1V；应用于热拔插器件/板卡产品，确保拔插状态时输出数据的完整性。多数ABT、LVC、LVT、LVTH系列器件有此特征，有关单板热插拔的技术请参见公司规范《单板带电插拔设计规范》。 D．ABT器件（Advanced BiCMOS Technology） 结合了CMOS器件(如HC/HCT、LV/LVC、ALVC、AHC/AHCT)的高输入阻抗特性和双极性器件(Bipolar，如TTL、LS、AS、ALS)输出驱动能力强的特点。包括ABT、LVT、ALVT等系列器件，应用于低电压，低静态功耗环境。 E．Vcc/GND对称分布 16位Widebus器件的重要特征，对称配置引脚，有利于改善噪声性能。AHC/AHCT、AVT、AC/ACT、CBT、LVT、ALVC、LVC、ALB系列16位Widebus器件有此特征。 F．分离轨器件（Split-rail） 即双电源器件，具有两种电源输入引脚VccA和VccB，可分别接5V或3.3V电源电压。如ALVCH164245、ALVC4245等，命名特征为附加了“4”。 8.5：TTL和CMOS逻辑器件的选择 具体请参见公司的《逻辑器件选型指导书》。 8.6：逻辑器件的使用指南 1：多余不用输入管脚的处理 在多数情况下，集成电路芯片的管脚不会全部被使用。例如74ABT16244系列器件最多可以使用16路I/O管脚，但实际上通常不会全部使用，这样就会存在悬空端子。所有数字逻辑器件的无用端子必须连接到一个高电平或低电平，以防止电流漂移（具有总线保持功能的器件无需处理不用输入管脚）。究竟上拉还是下拉由实际器件在何种方式下功耗最低确定。244、16244经测试在接高电平时静态功耗较小，而接地时静态功耗较大，故建议其无用端子处理以通过电阻接电源为好，电阻值推荐为1～10K。 2：选择板内驱动器件的驱动能力，速度，不能盲目追求大驱动能力和高速的器件，应该选择能够满足设计要求，同时有一定的余量的器件，这样可以减少信号过冲，改善信号质量。并且在设计时必须考虑信号匹配。 3：在对驱动能力和速度要求较高的场合，如高速总线型信号线，可使用ABT、LVT系列。板间接口选择ABT16244/245或LVTH16244/245，并在母板两端匹配，在不影响速度的条件下与母板接口尽量串阻，以抑制过冲、保护器件，典型电阻值为10- 200Ω 左右，另外，也可以使用并接二级管来进行处理，效果也不错，如1N4148等（抗冲击较好）。 4：在总线达到产生传输线效应的长度后，应考虑对传输线进行匹配，一般采用的方式有始端匹配、终端匹配等。 始端匹配是在芯片的输出端串接电阻，目的是防止信号畸变和地弹反射，特别当总线要透过接插件时，尤其须做始端匹配。内部带串联阻尼电阻的器件相当于始端匹配，由于其阻值固定，无法根据实际情况进行调整，在多数场合对于改善信号质量收效不大，故此不建议推荐使用。始端匹配推荐电阻值为10～51 Ω，在实际使用中可根据IBIS模型模拟仿真确定其具体值。 由于终端匹配网络加重了总线负载，所以不应该因为匹配而使Buffer的实际驱动电流大于驱动器件所能提供的最大Source、Sink电流值。 应选择正确的终端匹配网络，使总线即使在没有任何驱动源时，其线电压仍能保持在稳定的高电平。 5：要注意高速驱动器件的电源滤波。如ABT、LVT系列芯片在布线时，建议在芯片的四组电源引脚附近分别接0.1 μ或0.01 μ电容。 6：可编程器件任何电源引脚、地线引脚均不能悬空；在每个可编程器件的电源和地间要并接0.1uF的去耦电容，去耦电容尽量靠近电源引脚，并与地形成尽可能小的环路。 7：收发总线需有上拉电阻或上下拉电阻，保证总线浮空时能处于一个有效电平，以减小功耗和干扰。 8：373/374/273等器件为工作可靠，锁存时钟输入建议串入10－200欧电阻。 9：时钟、复位等引脚输入往往要求较高电平，必要时可上拉电阻。 10：注意不同系列器件是否有带电插拔功能及应用设计中的注意事项，在设计带电插拔电路时请参考公司的《单板带电插拔设计规范》。 11：注意电平接口的兼容性。选用器件时要注意电平信号类型，对于有不同逻辑电平互连的情况，请遵守本规范的相应的章节的具体要求。 12：在器件工作过程中，为保证器件安全运行，器件引脚上的电压及电流应严格控制在器件手册指定的范围内。逻辑器件的工作电压不要超出它所允许的范围。 常用电平及接口电平 目录 一.常用逻辑电平标准 (3) 1.1 COMS电平 (4) 1.2 LVCOMS电平 (5) 2.1 TTL电平 (5) 2.2 LVTTL电平 (5) 3.1 LVDS电平 (6) 4.1 PECL(VCC=5V)/LVPECL(VCC=3.3V)电平 (7) 5.1 CML电平 (7) 6.1 VML电平 (7) 7.1 HSTL电平 (8) 7.2 SSTL电平 (8) 二．常用接口电平标准 (9) 1. RS232、RS485、 RS422 (9) 2 DDR1 ,DDR2,DDR3 (10) 3 PCIE2. 0、PCIE3.0 (11) 4 USB2.0, USB3.0 (13) 5 SATA2.0, SATA3.0 (14) 6 GTX高速接口 (14) 一.常用逻辑电平标准 附图1： 附图2： 附图3： 附图4： 1.1 COMS电平 电平参数条件最大值典型值最小值单位备注电源电压（VCC） 5.5 5 4.5 V 输入高压（VIH） 3.5 V 输入低压（VIL) 1.5 V 输出高压（VOH) 4.44 V 输出低压（VOL）0.5 V 共模电压（VT） 2.5 V 传输延迟时间(25-50ns) 最高速率 耦合方式 1.2 LVCOMS电平 LVCOMS电平参数条件最大值典型值最小值单位备注电源电压（VCC） 3.6 3.3 2.7 V 输入高压（VIH）0.7VCC V 输入低压（VIL) 0.2VCC V 输出高压（VOH) VCC-0.1 V 输出低压（VOL）0.1 V 共模电压（VT）0.5VCC V 最高速率 耦合方式 2.1 TTL电平 电平参数条件最大值典型值最小值单位备注电源电压（VCC） 5.5 5 4.5 V 输入高压（VIH） 2 V 输入低压（VIL) 0.8 V 输出高压（VOH) 2.4 V 输出低压（VOL）0.5 V 共模电压（VT） 1.5 V 传输延迟时间(5-10ns)， 最高速率 耦合方式 2.2 LVTTL电平 电平参数条件最大值典型值最小值单位备注 . . . 组合逻辑电路 ——血型匹配电路 一、题目： 人的血型由A、B、AB、O四种。输血时输血者的血型与受血者血型必须符合图1中用箭头指示的授受关系。判断输血者与受血者的血型是否符合上述规定，要求用八选一数据选择器（74LS151）及与非门（74LS00）实现。（提示：用两个逻辑变量的4种取值表示输血者的血型，例如00代表A、01代表B、10代表AB、11代表O。） 图1 二、分析： 人的血型由A、B、AB、O四种刚好可以用两个逻辑变量表示，在这里我们不妨设00代表血型A、01代表血型B、10代表血型AB、11代表血型O。由于我们是要来判断两个血型是否匹配，则我们需要用四个逻辑变量，通过对四个逻辑变量进行逻辑设计，从而得到所需要求电路。 题目要求用八选一数据选择器（74LS151）及与非门（74LS00）实现。74LS151只有8个数据输入端要来实现四个逻辑变量（16个数据最小项）的数据逻辑组合。这是必须有一个逻辑变量接到74LS151的数据输入端。 我们不妨把输血者血型用逻辑变量BA表示，受血者血型用逻辑变量DC表示，则由图一所指示的授受关系。得到能否匹配的卡诺图，其中匹配用1表示，不能用0表示。 做出逻辑变量ABCD的卡诺图如下图所示： DC BA 00 01 11 10 00 01 11 10 由于用74LS151，需要把一个变量放到数据输入端，这里我们不妨把D 放到数据输入端我们得到卡诺图2 m 0 m 1 m 3 m 2 m 6 m 7 m 5 m 4 D ABC 000 001 011 010 110 111 101 100 0 1 D 0=1 D 1=D D 3=1 D 2=D D 6=0 D 7=1 D 5= D 4=0 由此我们可以的做出仿真电路： VCC 5V U1 74LS151N G 07MUX ~W 6 D04D13D22D31D415D514D613D7 12 A 11C 9 B 10Y 5~G 7 X1 5 V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V U2A 74S00D & 1 0 0 1 0 1 0 1 1 1 1 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 1 0 0 钢网设计规范 公司管理文件 钢网设计规范 文件编号 : 秘密等级：发出部门 : 颁发日期 : 版本号 :发送至： 抄送： 总页数：11 附件： 主题词 编制 : 审核 : 批准 : 文件分发清单 分发部门/人份数签收人签收日期分发部门/人份数签收人签收日期 文件更改历史 更改日期版本号更改原因 目录 1. 目的 3 2. 适用范围 3 3. 职责 3 4. 定义（术语解释） 3 5. 钢网制作要求 4 5.1 开孔原则4 5.2 钢网的制作要求4 6. 钢网的开孔设计要求 5 6．1 CHIP类器件开孔设计 5 6．2固态电容,钽电容类器件开孔设计 6 6．3排阻类开孔设计比6 6．4晶振类器件开孔设计7 6．5 SOT类器件开孔设计7 6．6 SOP，QFP类器件开孔设计8 6．7 QFN类器件开孔设计9 6．8 BGA类器件开孔设计10 6．9 PLCC器件开孔设计10 7. 其他器件开孔设计要求 11 8. 特殊器件开孔设计要求 11 9. 结束 11 1.目的 为了规范钢网开孔设计、制作和验收，保证质量。 2.适用范围 本规范适用于研发中心所有单板的钢网设计、制作和验收，钢网供应商对我司产品单板钢网制作的设计参考。 3.职责 工艺设计工程师：负责制作并修订本文件，负责钢网的开孔设计，及提供制作要求. 4 .定义（术语解释） 4.1 开孔 钢网上开的信道 4.2 宽厚比和面积比 宽厚比=开孔的宽度/钢网的厚度 面积比=开孔底面积/开孔孔壁面积 4.3 丝网 薄片外围张紧的聚合物材质或不锈钢材质丝网，它的作用是保持薄片处于平直有力的状态。丝网处于薄片和框架之间并将两者连接起来。 4.4 蚀刻系数 蚀刻系数=蚀刻深度/蚀刻过程中的横向蚀刻长度。 4.5 基准点（MARK点） 钢网上（或其它线路板）上的参考标记点，用于印刷机上的视觉系统识别从而校正PCB和钢网。 4.6 间距（Pitch） 组件相邻焊盘中心点之间的距离。 4.7 细间距（针对QFP/BGA/CSP的定义） 当BGA /CSP Pitch<=1.0 mm [40 mil]，QFP Pitch<=0.625MM的称为细密间距器件。 4.8 超密间距组装技术 组件Pitch<=0.40 mm [15.7 mil]的表面组装技术。 4.9 框架 固定钢网的装置。框架可以是空心的或铸铝材质的，钢网固定的方法是：用胶水将丝网永久性胶合在框架上。某些钢网可直接固定在具有张紧钢网功能的框架里，其特点是不需要用丝网或一个永久性夹具固定钢网和框架。 4.10 开孔修改 改变开孔大小和形状的过程。 4.11 焊盘 PCB上用于表面贴装组件电气导通和物理连接的金属化表面。 Q/DKBA 深圳市华为技术有限公司技术规范 错误！未定义书签。Q/DKBA0.200.035-2000 逻辑电平接口设计规范 2000-06-20发布 2000-06-20实施深圳市华为技术有限公司发布 本规范起草单位：各业务部、研究技术管理处硬件工程室。 本规范主要起草人如下：赵光耀、钱民、蔡常天、容庆安、朱志明，方光祥、王云飞。 在规范的起草过程中，李东原、陈卫中、梅泽良、邢小昱、李德、梁军、何其慧、甘云慧等提出了很好的建议。在此，表示感谢！ 本规范批准人：周代琪 本规范解释权属于华为技术有限公司研究技术管理处硬件工程室。 本规范修改记录： 目录 1、目的 5 2、范围 5 3、名词定义 5 4、引用标准和参考资料 6 5、TTL器件和CMOS器件的逻辑电平8 5.1：逻辑电平的一些概念8 5.2：常用的逻辑电平9 5.3：TTL和CMOS器件的原理和输入输出特 性9 5.4：TTL和CMOS的逻辑电平关系10 6、TTL和CMOS逻辑器件12 6.1：TTL和CMOS器件的功能分类12 6.2：TTL和MOS逻辑器件的工艺分类特点13 6.3：TTL和CMOS逻辑器件的电平分类特点13 6.4：包含特殊功能的逻辑器件14 6.5：TTL和CMOS逻辑器件的选择15 6.6：逻辑器件的使用指南15 7、TTL、CMOS器件的互连17 7.1：器件的互连总则17 7.2：5V TTL门作驱动源20 7.3：3.3V TTL/CMOS门作驱动源20 7.4：5V CMOS门作驱动源20 7.5：2.5V CMOS逻辑电平的互连20 8、EPLD和FPGA器件的逻辑电平21 8.1：概述21 8.2：各类可编程器件接口电平要求21 8.3：各类可编程器件接口电平要求21 8.3.1：EPLD/CPLD的接口电平21 8.3.2：FPGA接口电平25 9、ECL器件的原理和特点35 9.1：ECL器件的原理35 9.2：ECL电路的特性36 9.3：PECL/LVPECL器件的原理和特点37 9.4：ECL器件的互连38 9.4.1：ECL器件和TTL器件的互连38 9.4.2：ECL器件和其他器件的互连39 9.5：ECL器件的匹配方式39 9.6：ECL器件的使用举例41 9.6.1：SYS100E111的设计41 9.6.2：SY100E57的设计42 9.1：ECL电路的器件选择43 9.2：ECL器件的使用原则43 几种常用逻辑电平电路的特点及应用 2007-08-13 来源: 作者: LVDS(Low Voltage Differential Signal)低电压差分信号、ECL(EmitterCoupled Logic)即射极耦合逻辑、CML电平等各种逻辑电平的特点以及接口应用。 在通用的电子器件设备中，TTL和CMOS电路的应用非常广泛。但是面对现在系统日益复杂，传输的数据量越来越大，实时性要求越来越高，传输距离越来越长的发展趋势，掌握高速数据传输的逻辑电平知识和设计能力就显得更加迫切了。 1 几种常用高速逻辑电平 1.1LVDS电平 LVDS（Low V oltage Differential Signal）即低电压差分信号，LVDS接口又称RS644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。 LVDS的典型工作原理如图1所示。最基本的LVDS器件就是LVDS驱动器和接收器。LVDS的驱动器由驱动差分线对的电流源组成，电流通常为3.5 mA。LVDS 接收器具有很高的输入阻抗，因此驱动器输出的大部分电流都流过100 Ω的匹配电阻，并在接收器的输入端产生大约350 mV的电压。当驱动器翻转时，它改变流经电阻的电流方向，因此产生有效的逻辑“1”和逻辑“0”状态。 图1LVDS驱动器与接收器互连示意 LVDS技术在两个标准中被定义：ANSI/TIA/EIA644 (1995年11月通过)和IEEE P1596.3 (1996年3月通过)。这两个标准中都着重定义了LVDS的电特性，包括：①低摆幅（约为350 mV）。低电流驱动模式意味着可实现高速传输。ANSI/TIA/EIA644建议了655 Mb/s的最大速率和1.923 Gb/s的无失真通道上的理论极限速率。 ②低压摆幅。恒流源电流驱动，把输出电流限制到约为3.5 mA左右，使跳变期间的尖峰干扰最小，因而产生的功耗非常小。这允许集成电路密度的进一步提高，即提高了PCB板的效能，减少了成本。 ③具有相对较慢的边缘速率（dV/dt约为0.300 V/0.3 ns,即为1 V/ns）,同时采用差 1、目的 为了更好的实现SMT车间产品质量的提升，尽量避免元件贴片时出现的虚焊、墓碑、浮高等不良。 2、适用围 本标准适用于赣锋PCB焊盘设计及SMT钢网设计。 序号元器件封装 元件焊盘设计标准 备注焊盘尺寸设计（单位：mm) 典型实例 1 电阻 电容 保险丝 NTC 0201 0402 0603 0805 1206 2 二极管（ 如 BZT52C20S0 ） SOD-323 一、元件焊盘设计参考 二、各封装与钢网厚度设计 1）0402类元件钢网设计： 设计要点： 元件不可浮高，锡珠，墓碑设计方式： 网厚0.10-0.15mm,最佳0.12mm,中间开0.2的凹形避锡珠，距保持0.45，电阻外三端外加0.05,电容外三端外加0.10总下锡面积为焊盘的100%-105%。 注：因电阻电容的厚度不同（电阻为0.3mm电容0.5mm故下锡量不同，这对上锡高度及AOI（光学自动检测）的检出度是一个很好的帮助 2）0603类元件钢网设计： 设计要点： 元件避锡珠，墓碑，上锡量设计方式： 网厚0.12-0.15mm,最佳0.15mm,中间开0.25的凹形避锡珠，距保持0.80，电阻外三端外加0.1,电容外三端外加 0.15总下锡面积为焊盘的100%-110%。 注：0603类元件与0402，0201元件在一起时钢网厚度被限定，为了增加上锡量须采取外加的方式来完成 3）尺寸大于0603类（1.6*0.8mm）的片式元件钢网设计： 设计要点： 元件避锡珠，上锡量设计方式： 网厚0.12-0.15mm,最佳0.15mm。中间开1/3的凹口进行避锡珠，下锡量90% 4）钢网厚度与焊盘（元件）对照表 总结：钢网的厚度取决于该PCB的最小封装，其他封装须通过外加来增加焊盘的锡量。 RS232、RS485、RS422电平，及常见逻辑电平标准 RS232电平或者说串口电平，有的甚至说计算机电平，所有的这些说法，指得都是计算机9针串口（RS232）的电平，采用负逻辑， －15v ~ －3v 代表1 ＋3v ~ ＋15v 代表0 RS485电平和RS422电平由于两者均采用差分传输（平衡传输）的方式，所以他们的电平方式，一般有两个引脚 A,B 发送端 AB间的电压差 ＋2 ～＋6v 1 －2 ～－6v 0 接收端 AB间的电压差 大于＋200mv 1 小于－200mv 0 定义逻辑1为B>A的状态 定义逻辑0为A>B的状态 AB之间的电压差不小于200mv 一对一的接头的情况下 RS232 可做到双向传输，全双工通讯最高传输速率 20kbps 422 只能做到单向传输，半双工通讯，最高传输速率10Mbps 485 双向传输，半双工通讯, 最高传输速率10Mbps 常见逻辑电平标准 下面总结一下各电平标准。和新手以及有需要的人共享一下^_^. 现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的 LVDS、GTL、PGTL、CML、HSTL、SSTL等。下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。 TTL：Transistor-Transistor Logic 三极管结构。 Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。 因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。所以后来就把一部分“砍”掉了。也就是后面的LVTTL。 LVTTL又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。 3.3V LVTTL： Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。 2.5V LVTTL： Vcc：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。 更低的LVTTL不常用就先不讲了。多用在处理器等高速芯片，使用时查看芯片手册就OK了。 TTL使用注意：TTL电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻；TTL电平输入脚悬空时是内部认为是高电平。要下拉的话应用1k以下电阻下拉。TTL输出不能驱动CMOS输入。 CMOS：Complementary Metal Oxide Semiconductor PMOS+NMOS。Vcc：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。 相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。对应3.3V LVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。 3.3V LVCMOS： Vcc：3.3V；VOH>=3.2V；VOL<=0.1V；VIH>=2.0V；VIL<=0.7V。 2.5V LVCMOS： Vcc：2.5V；VOH>=2V；VOL<=0.1V；VIH>=1.7V；VIL<=0.7V。 CMOS使用注意：CMOS结构内部寄生有可控硅结构，当输入或输入管脚高于VCC一定值(比如一些芯片是0.7V)时，电流足够大的话，可能引起闩锁效应，导致芯片的烧毁。 要了解逻辑电平的内容，首先要知道以下几个概念的含义： 1：输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电平为高电平。 2：输入低电平（Vil）：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于Vil时，则认为输入电平为低电平。 3：输出高电平（Voh）：保证逻辑门的输出为高电平时的输出电平的最小值，逻辑门的输出为高电平时的电平值都必须大于此Voh。 4：输出低电平（Vol）：保证逻辑门的输出为低电平时的输出电平的最大值，逻辑门的输出为低电平时的电平值都必须小于此Vol。 5：阀值电平(Vt)：数字电路芯片都存在一个阈值电平，就是电路刚刚勉强能翻转动作时的电平。它是一个界于Vil、Vih之间的电压值，对于CMOS电路的阈值电平，基本上是二分之一的电源电压值，但要保证稳定的输出，则必须要求输入高电平> Vih，输入低电平 SMT钢网设计规范 编号: 修订记录 目录 1目的 ......................................................................... 错误!未定义书签。2使用范围...................................................................... 错误!未定义书签。3权责........................................................................................................................................................ 错误!未定义书签。4定义 ......................................................................... 错误!未定义书签。5操作说明...................................................................... 错误!未定义书签。 5、1材料与制作方法 (4) 5、2钢网外形及标识的要求 (5) 5、3钢片厚度的选择 (7) 5、4印锡膏钢网钢片开孔设计 (8) 5、5印胶钢网开口设计 (27) 6附件 (30) 1目的 本规范规定了本公司钢网外形,钢网标识,制作钢网使用的材料,钢网焊盘开口的工艺要求。 2范围 本规范适用于钢网的设计与制作。 3权责 工程部:负责的钢网开口进行设计。 4定义 钢网:亦称模板,就是SMT印刷工序中,用来漏印焊膏或胶水的平板模具。 MARK点:为便于印刷时钢网与PCB准确对位设计的光学定位点。 5详细内容 5、1材料与制作方法 各种逻辑电平标准 在通用的电子器件设备中，TTL和CMOS电路的应用非常广泛。但是面对现在系统日益复杂，传输的数据量越来越大，实时性要求越来越高，传输距离越来越长的发展趋势，掌握高速数据传输的逻辑电平知识和设计能力就显得更加迫切了。 5V TTL和5V CMOS逻辑电平是通用的逻辑电平。·3.3V及以下的逻辑电平被称为低电压逻辑电平，常用的为LVTTL电平。·低电压的逻辑电平还有2.5V和1.8V两种。·ECL/PECL和LVDS是差分输入输出。·RS-422/485和RS-232是串口的接口标准，RS-422/485是差分输入 常用电平标准 现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的LVDS、GTL、PGTL、CML、HSTL、SSTL 等。下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。 TTL：Transistor-Transistor Logic 三极管结构。 Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。 因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。所以后来就把一部分“砍”掉了。也就是后面的LVTTL。 LVTTL又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。 3.3V LVTTL： Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。 2.5V LVTTL： Vcc：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。 更低的LVTTL不常用。多用在处理器等高速芯片，使用时查看芯片手册就OK了。 TTL使用注意：TTL电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻； TTL电平输入脚悬空时是内部认为是高电平。要下拉的话应用1k以下电阻下拉。TTL输出不能驱动CMOS输入。 CMOS：Complementary Metal Oxide Semiconductor PMOS+NMOS。 Vcc：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。 相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。对应3.3V LVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。 在通用的电子器件设备中，TTL和CMOS电路的应用非常广泛。但是面对现在系统日益复杂，传输的数据量越来越大，实时性要求越来越高，传输距离越来越长的发展趋势，掌握高速数据传输的逻辑电平知识和设计能力就显得更加迫切了。 1 几种常用高速逻辑电平 1.1LVDS电平 LVDS（Low Voltage Differential Signal）即低电压差分信号，LVDS接口又称RS644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。 摘要LVDS、ECL、CML等是目前应用较多的几种用于高速传输的逻辑电平。本文介绍每种逻辑电平的接口原理、特点、设计及应用场合,归纳比较它们的特性,最后举例说明不同逻辑电平之间的互连。 关键词LVDS ECL CML 逻辑电平 在通用的电子器件设备中,TTL和CMOS电路的应用非常广泛。但是面对现在系统日益复杂,传输的数据量越来越大,实时性要求越来越高,传输距离越来越长的发展趋势,掌握高速数据传输的逻辑电平知识和设计能力就显得更加迫切了。 1 几种常用高速逻辑电平 1.1 LVDS电平 LVDS（Low Voltage Differential Signal）即低电压差分信号,LVDS接口又称RS644总线接口,是20世纪90年代才出现的一种数据传输和接口技术。 LVDS的典型工作原理如图1所示。最基本的LVDS器件就是LVDS驱动器和接收器。LVDS 的驱动器由驱动差分线对的电流源组成,电流通常为3.5 mA。LVDS接收器具有很高的输入阻抗,因此驱动器输出的大部分电流都流过100 Ω的匹配电阻,并在接收器的输入端产生大约350 mV 的电压。当驱动器翻转时,它改变流经电阻的电流方向,因此产生有效的逻辑“1”和逻辑“0”状态。 图1 LVDS驱动器与接收器互连示意 LVDS技术在两个标准中被定义：ANSI/TIA/EIA644 (1995年11月通过)和IEEE P1596.3 (1996年3月通过)。这两个标准中都着重定义了LVDS的电特性,包括： 常用逻辑电平简介（转载） 逻辑电平有：TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVDS、GTL、BTL、ETL、GTLP；RS232、RS422、RS485等。 图1－1：常用逻辑系列器件 TTL：Transistor-Transistor Logic CMOS：Complementary Metal Oxide Semicondutor LVTTL：Low Voltage TTL LVCMOS：Low Voltage CMOS ECL：Emitter Coupled Logic， PECL：Pseudo/Positive Emitter Coupled Logic LVDS：Low Voltage Differential Signaling GTL：Gunning Transceiver Logic BTL：Backplane Transceiver Logic ETL：enhanced transceiver logic GTLP：Gunning Transceiver Logic Plus TI的逻辑器件系列有：74、74HC、74AC、74LVC、74LVT等 S - Schottky Logic LS - Low-Power Schottky Logic CD4000 - CMOS Logic 4000 AS - Advanced Schottky Logic 74F - Fast Logic ALS - Advanced Low-Power Schottky Logic HC/HCT - High-Speed CMOS Logic BCT - BiCMOS Technology AC/ACT - Advanced CMOS Logic FCT - Fast CMOS Technology ABT - Advanced BiCMOS Technology LVT - Low-Voltage BiCMOS Technology LVC - Low Voltage CMOS Technology LV - Low-Voltage CBT - Crossbar Technology ALVC - Advanced Low-Voltage CMOS Technology AHC/AHCT - Advanced High-Speed CMOS CBTLV - Low-Voltage Crossbar Technology ALVT - Advanced Low-Voltage BiCMOS Technology AVC - Advanced Very-Low-Voltage CMOS Logic TTL器件和CMOS器件的逻辑电平 ：逻辑电平的一些概念 要了解逻辑电平的内容，首先要知道以下几个概念的含义： 1：输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电平为高电平。 2：输入低电平（Vil）：保证逻辑门的输入为低电平时所允许的最大输入低电平， 几种常用逻辑电平电路的特点及应用 发布时间：2005-12-25 来源：应用领域：邮电 ONT face=Verdana> 引言 在通用的电子器件设备中，TTL和CMOS电路的应用非常广泛。但是面对现在系统日益复杂，传输的数据量越来越大，实时性要求越来越高，传输距离越来越长的发展趋势，掌握高速数据传输的逻辑电平知识和设计能力就显得更加迫切了。 1 几种常用高速逻辑电平 1.1LVDS电平 LVDS（Low Voltage Differential Signal）即低电压差分信号，LVDS接口又称RS644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。 LVDS的典型工作原理如图1所示。最基本的LVDS器件就是LVDS驱动器和接收器。LVDS的驱动器由驱动差分线对的电流源组成，电流通常为3.5 mA。LVDS接收器具有很高的输入阻抗，因此驱动器输出的大部分电流都流过100 Ω的匹配电阻，并在接收器的输入端产生大约350 mV的电压。当驱动器翻转时，它改变流经电阻的电流方向，因此产生有效的逻辑“1”和逻辑“0”状态。 LVDS技术在两个标准中被定义：ANSI/TIA/EIA644 (1995年11月通过)和IEEE P1596.3 (1996年3月通过)。这两个标准中都着重定义了LVDS的电特性，包括： ①低摆幅（约为350 mV）。低电流驱动模式意味着可实现高速传输。 ANSI/TIA/EIA644建议了655 Mb/s的最大速率和1.923 Gb/s的无失真通道上的理论极限速率。 ②低压摆幅。恒流源电流驱动，把输出电流限制到约为3.5 mA左右，使跳变期间的尖峰干扰最小，因而产生的功耗非常小。这允许集成电路密度的进一步提高，即提高了PCB 板的效能，减少了成本。 ③具有相对较慢的边缘速率（dV/dt约为0.300 V/0.3 ns,即为1 V/ns）,同时采用差分传输形式，使其信号噪声和EMI都大为减少，同时也具有较强的抗干扰能力。 所以，LVDS具有高速、超低功耗、低噪声和低成本的优良特性。 LVDS的应用模式可以有四种形式： ①单向点对点（point to point），这是典型的应用模式。 ②双向点对点（point to point），能通过一对双绞线实现双向的半双工通信。可以由标准的LVDS的驱动器和接收器构成；但更好的办法是采用总线LVDS驱动器，即BLVDS,这是为总线两端都接负载而设计的。 ③多分支形式(multidrop)，即一个驱动器连接多个接收器。当有相同的数据要传给多个负载时，可以采用这种应用形式。④多点结构（multipoint）。此时多点总线支持多个驱动器，也可以采用BLVDS驱动器。它可以提供双向的半双工通信，但是在任一时刻， DKBA 华为技术有限公司企业技术规范 DKBA4031-2009.06 钣金结构件可加工性设计规范 2009-06-30发布2009-07-XX实施 华为技术有限公司发布 目次 前言 (5) 1范围和简介 (6) 1.1范围 (6) 1.2简介 (6) 1.3关键词 (6) 2规范性引用文件 (6) 3冲裁 (6) 3.1冲裁件的形状和尺寸尽可能简单对称，使排样时废料最少。 . 6 3.2冲裁件的外形及内孔应避免尖角。 (6) 3.3冲裁件应避免窄长的悬臂与狭槽 (7) 3.4冲孔优先选用圆形孔，冲孔有最小尺寸要求 (7) 3.5冲裁的孔间距与孔边距 (8) 3.6折弯件及拉深件冲孔时，其孔壁与直壁之间应保持一定的距离8 3.7螺钉、螺栓的过孔和沉头座 (8) 3.8冲裁件毛刺的极限值及设计标注 (9) 3.8.1冲裁件毛刺的极限值 (9) 3.8.2设计图纸中毛刺的标注要求 (9) 4折弯 (10) 4.1折弯件的最小弯曲半径 (10) 4.2弯曲件的直边高度 (10) 4.2.1一般情况下的最小直边高度要求 (10) 4.2.2特殊要求的直边高度 (11) 4.2.3弯边侧边带有斜角的直边高度 (11) 4.3折弯件上的孔边距 (11) 4.4局部弯曲的工艺切口 (12) 4.4.1折弯件的弯曲线应避开尺寸突变的位置 (12) 4.4.2当孔位于折弯变形区内，所采取的切口形式 (12) 4.5带斜边的折弯边应避开变形区 (13) 4.6打死边的设计要求 (13) 4.7设计时添加的工艺定位孔 (13) 4.8标注弯曲件相关尺寸时，要考虑工艺性 (14) 4.9弯曲件的回弹 (14) 4.9.1折弯件的内圆角半径与板厚之比越大，回弹就越大。.. 14 4.9.2从设计上抑制回弹的方法示例 (14) 5拉伸 (15) 5.1拉伸件底部与直壁之间的圆角半径大小要求 (15) 5.2拉伸件凸缘与壁之间的圆角半径 (15) 5.3圆形拉伸件的内腔直径 (15) 5.4矩形拉伸件相邻两壁间的圆角半径 (15) 5.5圆形无凸缘拉伸件一次成形时，其高度与直径的尺寸关系要求 16 5.6拉伸件设计图纸上尺寸标注的注意事项 (16) 5.6.1拉伸件产品尺寸的标准方法 (16) 1X9非对称： 应用领域： 视频光端机，各类光纤监控系统。 视频信号（高速）采用PECL电平，控制信号84M以下（低速）采用TTL电平，155M以上采用PECL 电平 ECL电路是射极耦合逻辑，ECL电路的最大 优点是具有相当高的速度这种电路的平均延迟时间可达几个毫微秒甚至亚毫微秒数 量级,这使得ECL集成电路在高速和超高速数字系统中充当无以匹敌的角色。 各种电平标准的讨论（TTL，ECL，PECL，LVDS、CMOS、CML.......）已有 601 次阅读2008-9-24 14:30|个人分类:网摘－技术活儿 ECL电路是射极耦合逻辑（Emitter Couple Logic）集成电路的简称与TTL电路 不同，ECL电路的最大特点是其基本门电路工作在非饱和状态所以，ECL 电路的最大 优点是具有相当高的速度这种电路的平均延迟时间可达几个毫微秒甚至亚毫微秒数 量级,这使得ECL集成电路在高速和超高速数字系统中充当无以匹敌的角色。 ECL电路的逻辑摆幅较小（仅约 0.8V ，而 TTL 的逻辑摆幅约为 2.0V ），当 电路从一种状态过渡到另一种状态时，对寄生电容的充放电时间将减少，这也是 ECL电路具有高开关速度的重要原因。但逻辑摆幅小，对抗干扰能力不利。 由于单元门的开关管对是轮流导通的，对整个电路来讲没有“截止”状态，所 以单元电路的功耗较大。 从电路的逻辑功能来看， ECL 集成电路具有互补的输出，这意味着同时可以获 得两种逻辑电平输出，这将大大简化逻辑系统的设计。 ECL集成电路的开关管对的发射极具有很大的反馈电阻，又是射极跟随器输出， 故这种电路具有很高的输入阻抗和低的输出阻抗。射极跟随器输出同时还具有对逻 辑信号的缓冲作用。 在通用的电子器件设备中，TTL和CMOS电路的应用非常广泛。但是面对现在系统日益复杂，传输的数据量越来越大，实时性要求越来越高，传输距离越来越长的发展趋势，掌握高速数据传输的逻辑电平知识和设计能力就显得更加迫切了。 1 几种常用高速逻辑电平 1.1LVDS电平 LVDS（Low Voltage Differential Signal）即低电压差分信号，LVDS 接口又称RS644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。 LVDS的典型工作原理如图1所示。最基本的LVDS器件就是LVDS驱动器和接收器。LVDS的驱动器由驱动差分线对的电流源组成，电流通常为3.5 mA。LVDS接收器具有很高的输入阻抗，因此驱动器输出的大部分电流都流过100 Ω的匹配电阻，并在接收器的输入端产生大约350 mV的电压。当驱动器翻转时，它改变流经电阻的电流方向，因此产生有效的逻辑“1”和逻辑“0”状态。 DKBA 华为技术有限公司企业技术规范 钢网设计规范 华为技术有限公司发布 版权所有侵权必究 目次 前 言 ................................................................................. .. (3) 1 范围 6 2 规范性引用文件 6 3 术语和定义 6 4 材料、制作方法、文件格式 6 4.1 网框材料 6 4.2 钢片材料 6 4.3 张网用丝网及钢丝网 6 4.4 张网用的胶布，胶 6 4.5 制作方法7 4.6 文件格式7 5 钢网外形及标识的要求7 5.1 外形图7 5.2 PCB居中要求8 5.3 厂商标识内容及位置8 5.4 钢网标识内容及位置8 5.5 钢网标签内容及位置8 5.6 MARK点8 6 钢片厚度的选择9 6.1 焊膏印刷用钢网9 6.2 通孔回流焊接用钢网9 6.3 BGA维修用植球小钢网9 6.4 贴片胶印刷用钢网9 7 焊膏印刷钢网开孔设计9 7.1 一般原则9 7.2 CHIP类元件10 7.2.1 0603及以上10 7.2.2 0402 11 7.3 小外形晶体11 7.3.1 SOT23-1、SOT23-5 11 7.3.2 SOT89 11 7.3.3 SOT143 12 7.3.4 SOT223 12 7.3.5 SOT252，SOT263，SOT-PAK 12 7.4 VCO器件12 7.5 耦合器元件（LCCC) 13 7.6 表贴晶振13 7.7 排阻14 7.8 周边型引脚IC 14 7.8.1 Pitch≤0.65mm的IC 14 7.8.2 Pitch>0.65mm的IC 14 7.9 双边缘连接器14 7.10 面阵型引脚IC 14 7.10.1 PBGA 14 7.10.2 CBGA，CCGA 15 7.11 其它问题15 7.11.1 CHIP元件共用焊盘15 7.11.2 大焊盘15 7.12 通孔回流焊接器件16 7.12.1 焊点焊膏量的计算16 7.12.2 钢网开口的设计17 7.12.3 钢网开口尺寸的计算17 7.13 BGA 植球钢网开口设计18 7.14 特例18 8 印胶钢网开口设计18 8.1 CHIP元件18 8.2 小外形晶体管19 8.2.1 SOT23 19 8.2.2 SOT89 19 8.2.3 SOT143 19 8.2.4 SOT252 19 8.2.5 SOT223 20 常用电平标准的讨论 （TTL，ECL，PECL，LVDS、CMOS、CML, GTL, HSTL, SSTL） 部分资料上说它们的逻辑标准,门限都是一样的,就是供电大小不同,这两种电平 的区别就是这些么? 是否LVTTL电平无法直接驱动TTL电路呢? 另外,"因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。" 中,关于改善噪声容限和系统功耗部分大家还有更深入的解释么? 简单列个表把 Voh Vol Vih Vil Vcc TTL 2.4 0.4 2.0 0.8 5 CMOS 4.44 0.5 3.5 1.5 5 LVTTL 2.4 0.4 2.0 0.8 3.3 LVCMOS 2.4 0.5 2.0 0.8 3.3 SSTL_2 1.82 0.68 1.43 1.07 2.5 根据上表所示，LVTTL可以驱动TTL，至于噪声，功耗问题小弟就不理解了，希望高手赐教！ TTL 和LVTTL 的转换电平是相同的, TTL 产生于1970 年代初, 当时逻辑电路的电源电压标准只有5V 一种, TTL 的高电平干扰容限比低电平干扰容限大. CMOS 在晚十几年后才形成规模生产, 转换电平是电源电压的一半. 1990 年代才产生了3.3V/2.5V 等不同的电源标准, 于是重新设计了一部分TTL 电路成 为LVTTL. LVTTL TTL 和LVTTL 的转换电平是相同的, TTL 产生于1970 年代初, 当时逻辑电路的电源电压标准只有5V 一种, TTL 的高电平干扰容限比低电平干扰容限大. CMOS 在晚十几年后才形成规模生产, 转换电平是电源电压的一半. 1990 年代才产生了3.3V/2.5V 等不同的电源标准, 于是重新设计了一部分TTL 电路成 为LVTTL. ECL电路是射极耦合逻辑（Emitter Couple Logic）集成电路的简称与TTL电路不同，ECL电路的最大特点是其基本门电路工作在非饱和状态所以，ECL电路的最大优点是具有相当高的速度这种电路的平均延迟时间可达几个毫微秒甚至亚毫微秒数量级,这使得ECL集成电路在高速和超高速数字系统中充当无以匹敌的角色。 ECL电路的逻辑摆幅较小（仅约 0.8V ，而 TTL 的逻辑摆幅约为 2.0V ），当电路从一种状态过渡到另一种状态时，对寄生电容的充放电时间将减少，这也是 ECL电路具有高开关速度的重要原因。但逻辑摆幅小，对抗干扰能力不利。 常见逻辑电平标准 下面总结一下各电平标准。和新手以及有需要的人共享一下^_^. 现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的 LVDS、GTL、PGTL、CML、HSTL、SSTL等。下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。 TTL：Transistor-Transistor Logic 三极管结构。 Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。 因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。所以后来就把一部分“砍”掉了。也就是后面的LVTTL。 LVTTL又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。 3.3V LVTTL： Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。 2.5V LVTTL： Vcc：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。 更低的LVTTL不常用就先不讲了。多用在处理器等高速芯片，使用时查看芯片手册就OK了。TTL使用注意：TTL电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻；TTL电平输入脚悬空时是内部认为是高电平。要下拉的话应用1k以下电阻下拉。TTL输出不能驱动CMOS输入。 CMOS：Complementary Metal Oxide Semiconductor PMOS+NMOS。 Vcc：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。 相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。对应3.3V LVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。 3.3V LVCMOS： Vcc：3.3V；VOH>=3.2V；VOL<=0.1V；VIH>=2.0V；VIL<=0.7V。 2.5V LVCMOS： Vcc：2.5V；VOH>=2V；VOL<=0.1V；VIH>=1.7V；VIL<=0.7V。 CMOS使用注意：CMOS结构内部寄生有可控硅结构，当输入或输入管脚高于VCC一定值(比如一些芯片是0.7V)时，电流足够大的话，可能引起闩锁效应，导致芯片的烧毁。 ECL：Emitter Coupled Logic 发射极耦合逻辑电路(差分结构) Vcc=0V；Vee：-5.2V；VOH=-0.88V；VOL=-1.72V；VIH=-1.24V；VIL=-1.36V。常用电平及接口电平
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