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自动循环计数

一、设计目的……………………………………………………………..

二、内容及要求………………………………………………………….

三、设计思想…………………………………………………………….

四、单元电路的设计、参数计算、器件选择及介绍…………………. （一）、电源部分…………………………………………………………………. （二）、单脉冲产生部分…………………………………………………………. （三）、译码驱动显示部分…………………………………………………………（四）、控制部分及循环加减计数部分……………………………………………

五、总体电路设计图、工作原理及元器件清单………………………

六、硬件电路安装、调试测试结果，出现的问题、原因及解决方法

七、总结设计电路的特点和方案的优缺点……………………………

八、收获、体会…………………………………………………………

九、参考文献……………………………………………………………..

设计题目：自动循环计数器

一、设计目的：

1.熟练掌握计数器的应用。

2.加深对加减循环计数和显示电路的理解。

二、内容及要求：

1. 用集成计数器实行3～9自动循环计数。

2. 电路能实现3～9加法和3～9减法循环计数。

3.输出用数码显示。

根据功能要求构建总体设计思想，比较和选定设计的系统方案，确定整个电路的组成以及各单元电路完成的功能，画出系统框图。

三、设计思想：

根据功能要求构建总体设计思想，按照题目要求，系统可以划分为以下各单元部分；基本思想如下：

1、电源部分，由它向整个系统提供+5V电源。

2、单脉冲产生部分：功能是由它产生单个脉冲，为循环计数部分提供计数脉冲。

3、译码驱动显示部分：计数输出结果送至译码驱动显示部分。

4、控制部分：实现加或减循环计数功能由控制部分完成。

5、计数部分：完成BCD码3~9的可逆加或减循环计数。

系统方框图如图1所示。

图1 3~9加/减可逆自动循环计数器系统方框图

四、单元电路的设计、参数计算、器件选择及介绍：

（一）、电源部分

直流稳压电源主要由变压器、整流电路、滤波电路、稳压电路组成。 1、方案论证

方案一：采用稳压二极管稳压，主要优点是简单；缺点是稳压二极管的稳压值离散性较大，限流电阻的阻值和功率计算比较繁琐。

方案二：采用三端集成稳压器，三端集成稳压器系列齐全，稳压效果好，性能可靠，使用也非常方便。

确定方案：比较方案一和方案二，决定采用方案二。 2、元器件型号的选择及参数计算：

整个系统IC 均由74系列的相关芯片组成，故系统只需单一+5V 电源。三端集成稳压器：选用L7805CV ；变压器：经过全波整流后7805的输入电压约为U 2×1.2；由于7805的输入电压范围是7V-15V ，采用220V/9V(3W)小型变压器，则7805的输入电压范围是9×1.2≈11V ，满足7805输入电压的要求。整流桥：选择2W10/2A 桥； C 1、C 2、C 3、C 4为滤波电容，C 1、C 2 采用电解电容，C 1= 1000μF/16V ，C 2= 1000μF/10V ，C 3、C 4为高频滤波电容，C 3=0.33μF ，C 4=0.1μF 。

3、电源部分原理图，见图2。

图2 电源部分原理图

（二）、单脉冲产生部分

1、方案论证

产生单脉冲的方法有很多，如用集成555定时器、TTL 集成单稳态触发器74LS121。 74121、74221、74LS221都是不可重复触发的单稳态触发器。属于可重复触发的触发器有74122、74LS122、74123、74LS123等。

有些集成单稳态触发器上还设有复位端（例如74221、74122、74123等）。通过复位端加入低电平信号能立即终止暂稳态过程，使输出端返回低电平。

方案一：用集成555定时器产生单脉冲，见图3—(a)。

(a )

(b )

(a) （b ）

(c)

图3 单脉冲产生电路

方案二：用TTL 集成单稳态触发器74LS121，，见图3—(b)。方案三：用74LS00四—2输入与非门与手动开关，见图3—(b)

用74LS00中的两个与非门构成基本RS 触发器，手动开关反复波动一次，则触发器输出端将产生一个计数脉冲。

确定方案：由于系统中其它部分用到一个与非门，在74LS00中还剩下3个与非门没有使用，则刚好用其中的两个与非门构成基本RS 触发器。如果采用方案一或方案二，还要另外增加器件。所以计数脉冲产生部分采用方案三。

2、元器件型号的选择及参数计算：

与非门74LS00，R1=R2=1K ，手动开关S1选用微型按钮开关。（三）、译码驱动显示部分 1、方案论证

方案一：采用74LS47 TTL BCD —7段高有效译码/驱动器，数码管需选用共阳极数

码管。

方案二：74LS48 TTL BCD—7段译码器/内部上拉输出驱动。采用74LS48不需要外接上拉电阻。

确定方案：故采用74LS48。由于74LS48输出是高有效，所以显示数码管选用LTS547R共阴极数码管。

2、元器件型号的选择及参数计算：

数码管LTS547R，译码/驱动器74LS48；限流电阻的计算，数码管压降一般为1.8~2.2V，工作电流10~20mA，经试验，静态显示时10 mA亮度相当可观，所以限流电阻R1~R7=(5V-2V)/10mA=300Ω,功率为0.012×300=0.03W,故电阻选用R1~R7=300Ω（1/16W）。

3、译码驱动、显示电路的设计

74LS48的引脚见图4，74LS48的功能表如表1所示，其中，D C B A为8421BCD 码输入端，a—g为7段译码输出端。

图4 74LS48引脚图

LT灯测试输入使能端。当LT＝0时，译码器各段输出均为高电平，显示器各段亮，因此，LT＝0可用来检查74LS48和显示器的好坏。

RBI动态灭零输入使能端。在LT＝1的前提下，当/RBI＝0且输入BDCA＝000时，译码器各段输出全为低电平，显示器各段全灭，而当输人数据为非零数码时，译码器和显示器正常译码和显示。利用此功能可以实现对无意义位的零进行消隐。

BI静态灭零输入使能端。只要BI＝0，不论输入BDCA为何种电平，译码器4段输出全为低电平，显示器灭灯(此时/BI／RBO为输入使能)。

RBO动态灭零输出端。在不使用BI功能时，BI／RBO为输出使能。该端主要用于多个译码器级联时，实现对无意义的零进行消隐。实现整数位的零消隐是将高位的RBO 接到相邻低位的RBI，实现小数位的零消隐是将低位的RBO接到相邻高位的RBI。

数码管显示原理见图5。

图5 数码管显示原理

f e

d c

b a dp 4、译码驱动、显示电路原理图见图6

图6 译码驱动、显示原理图

（四）、控制部分及循环加减计数部分 1、方案论证

方案一：74LS191 TTL 为4位二进制同步加/减计数器。方案二：74LS190 TT L BCD 同步加/减计数器。方案三：74LS192 TTL 可预置BCD 双时钟可逆计数器。方案四：74193 TTL 可预置四位二进制双时钟可逆计数器。确定方案：经过比较，结合系统要求，决定采用方案二。 2、控制部分及循环加减计数部分的设计

集成十进制同步加／减计数器CT74LS190，逻辑功能示意图见图7。

图7 逻辑功能示意图见

（2）190功能表见表2

表2 74LS190功能表

⑶ 主要逻辑功能。

74LS138 TTL 三——8线译码器

逻辑图见图8，外引线见图9，功能表见表3

图8 逻辑图图9 外引线图

表3 138功能表

控制部分及循环加减计数部分的电路原理图如图10所示。

图10 控制部分及循环加减计数部分的电路原理图状态图如图11所示。

图11 加减法状态图

五、总体电路设计图、工作原理及元器件清单

1、3～9可逆自动循环加或减计数器总体电路如图12所示。

e d c b a d

2、工作原理

由单脉冲产生单元产生的计数脉冲送至74LS190的CP端，做加法时，190的D/U 端需接地，通过手动开关S2实现。加法计数当加过9时，在C C/C R端将发出一个进位正脉冲，9再加1按照题目要求应该变成3；做减法时按照题目要求3减1应该变成9，在此利用74LS298双4位2选一数据选择器将预置数据3（0011）或9（1001）选择一个数据送给190的预置数据端DCBA，实现的方法是，将加9后产生的正脉冲反相后与减法时减到2由138译码得到的负脉冲进行或运算送至298的CLK端，CLK将预置的无论加或减的预置数0011或1001数据送至190的与之数据端，298的WS端为数据选则端，即WS=1选0011加法预置数，WS=0选1001减法预置数。

3、元器件清单见表4

表4 元器件清单表

六、硬件电路安装、调试测试结果，出现的问题、原因及解决方法

在安装调试过程中，遇到了一定的问题，具体如下：

1、电源部分焊接完毕后，用万用表测量输出电压只有3.9V，工作不正常，仔细检查发现滤波电容C1、C2在焊接时由于疏漏，负极端忘记与7805的地端相连，怀疑可能由此引起，焊接后，电源工作正常了，输出电压5.02V，很理想。

2、所有原件焊接完毕后，通电前测量+5V与地之间出现短路现象，此时焊点已经比较多了，查找起来比较困难了，但是由于是电源出现短路，因此决不能通电检查，所以一点一点，一个器件一个器件地反复排查，终于发现由于导线的毛刺引起的，用刀修剪处理后，故障排除。

3、通电检查，通电后做加法时，数码管又反应，但显示数据不正确，怀疑是段码焊接有误，经查果然如此，经重新调整，故障排除。

七、总结设计电路的特点和方案的优缺点

本方案设计电路的特点是，除了满足题目要求的指标外，还补充了电源设计。

优点：电路设计比较简明，易于实现，有些内容超过了题目要求，例如，单脉冲产生部分和电源部分。

缺点：74LS298数据选择器可能由于不是常用器件，没有购到，以后再遇到设计问题，会从多个角度去考虑。

八、收获、体会

通过这次课程设计，是我收获很大；初步掌握电子电路的计算，掌握了一点数字电路的一般设计方法，具备初步的电路设计能力。同时学会了如何通过网络资源、书刊、教材及相关的专用手册等来查阅所需资料。熟悉了常用电子器件的类型和特性并初步学会了怎样合理地选用。初步掌握了普通电子电路的安装、布线、调试等基本技能。提高了综合运用所学的理论知识来独立分析和解决问题的能力。进一步熟悉了电子仪器的正确使用方法。学会了如何撰写课程设计总结报告。培养自己严谨、认真的科学态度和踏实细致的工作作风。

整个设计过程从一开始不知所云到现在能动手设计和安装、调试，遇到了不少的

困难，但是通过老师的精心指导和自己的刻苦努力，都一一克服了，是我深深体会到，要想将来成为一名国家的合格建设者和栋梁，需要脚踏实地，刻苦学习、努力钻研、勇攀高峰，同时也从中体会到了成功的快乐，在这里，我要向辛苦耕耘的老师说一声：老师您辛苦了，非常感谢您-----敬爱的老师！

九、参考文献

[1]《中国集成电路大全》TTL集成电路国防工业出版社，1985

[2]《实用电子电路手册》北京：高等教育出版社，1991

[3]《数字电子技术实验及课题设计》北京：高等教育出版社，1995

[4]魏立君，韩华琦.COMS4000系列60种常用集成电路的应用.北京：人民邮电出版社，1993

[5] 此处按照上面的格式写你的教材

六位计数器

六位计数器六位计数器本文介绍一种使用单片机制作的双向多功能6位计数器，其面板框图如图1所示。该计数器电路原理如图2所示。它极大地方便了需要交替或者同时使用加数功能和减数功能的场合，例如：在某些生产线上，一方面进行合格品的自动累加计数，另一方面又要扣除从检验岗位返回的不合格品的数字，完成这种功能，通常需要使用两只计数器，还要经过计算才可以得到结果；现在只需要使用本文介绍的计数器就能够同时完成加数和减数的工作，而且即时得到结果的数字。现将该计数器介绍如下。 1.计数信号输入具有两个计数信号输入端口，可以同时或者分别输人加数信号与减数信号。当输人其中一种信号时，另一个信号输入端无需任何设置，就让它悬空即可。两个输人端口使用了内部带“斯密特”特性的端口，如果两个端口同时输人信号的话，程序会自动判断，判断原理如下：11=无输人；10=减数输人；01=加数输人；00=同时输人。由于输人端口本身具有“斯密特”性能对计数信号的输人无疑具有较好的抗干扰能力。只要输人基本的0~3.5 V直流脉冲或者电平信号，电路都可以正常响应。提示：

输人信号可以使用红外线、光敏、机械开关和其它电子开关产生的开关脉冲，严禁脉冲最大电压超过DCSV。最方便的是，无需使用有源的输人脉冲，只需要把输人端口对地线短接一次，就可以输人一个计数信号，因为本电路已经配置好输人端口为高电平状态。图2中单片机SP和6P的两个端口分别接与+5V 端相连的两只4.7k iZ电阻的另一端。程序智能处理两个端口来的输人信号： 11和00均为不处理，00虽然是两个端口同时输人，但是因为它们是相反性质，因此，互相抵消，屏幕数字保持不变。 01:需要把显示值增加一个字，> 999999或者=用户设置的超限值，则加数控制输出会出现高电平。 10:需要把显示值减少一个字，到达000000时，减数控制输出会出现高电平。 2.控制输出：具有两个很灵活应用的控制输出端口，其应用组合功能远远高于普通控制输出端口。如果屏幕显示为000000，则OUTL输出高电平，这就是减计数的最终控制输出信号；如果屏幕显示为用户设置值，则OUTH输出高电平，这就是加计数的最终输出控制信号。如果屏幕既不是000000，也不是用户的设置值，就都输出L电平。 3.操作按键

约翰逊计数器

环形计数器是由移位寄存器加上一定的反馈电路构成的，用移位寄存器构成环形计数器的一般框图见图23-5-1，它是由一个移位寄存器和一个组合反馈逻辑电路闭环构成，反馈电路的输出接向移位寄存器的串行输入端，反馈电路的输入端根据移位寄存器计数器类型的不同，可接向移位寄存器的串行输出端或某些触发器的输出端。图23-5-1 移位寄存器型计数器方框图 23.5.1 环形计数器 23.5.1.1 电路工作原理图23-5-2为一个四位环形计数器，它是把移位寄存器最低一位的串行输出端Q1反馈到最高位的串行输入端（即D触发器的数据端）而构成的，环形计数器常用来实现脉冲顺序分配的功能（分配器）。假设寄存器初始状态为[Q4Q3Q2Q1]＝1000，那么在移位脉冲的作用下，其状态将按表23-11 中的顺序转换。当第三个移位脉冲到来后，Q1=1，它反馈到D4输入端，在第四个移位脉冲作用下Q4=1，回复到初始状态。表23-11中的各状态将在移位脉冲作用下，反复在四位移位寄存器中不断循环。

由上述讲讨论可知，该环形计数的计数长度为N=n。和二进制计数器相比，它有2n-n个状态没有利用，它利用的有效状态是少的。 23.5.1.2 状态转换图和工作时序表23-11中是以1000为初始状态的，它所对应的状态转换图见图23-5-3。如果移位寄存器中的初始状态不同，就会有不同的状态转换图。图23-5-4给出了四位环形计数器可能有的其它几种状态转换图。图23-5-3 状态转换图 (a) (b) (c) (d) 图23-5-4 四位环行计数器其它的状态转换图图23-5-4(a)、(b)、(c)三个状态转换图中各状态是闭合的，相应的时序为循环时序。当计数器处于图23-5-4(d)所示的状态0000或1111时，计数器的状态将不发生变化。这两个状态称为悬态或死态。四位环形计数器可能有这么多不同的循环时序，是我们不希望的，只能从这些循环时序中选出一个来工作，这就是工作时序，或称为正常时序，或有效时序。其它末被选中的循环时序称为异常时序或无效时序。一般选图23-5-3的时序为工作时序，因为它只循环一个“1”，不用经过译码就可从各触发器的Q端得到顺序脉冲输出，参看图23-5-5。

用JK触发器和门电路设计一个4位格雷码计数器

福建农林大学金山学院课程设计报告课程名称：数字逻辑课程设计题目：用JK触发器和门电路设计一个4位格雷码计数器姓名：系：专业：年级：学号：指导教师：职称： 2011年6 月29 日

用JK触发器和门电路设计一个4位格雷码计数器一、实验目的 1、用JK触发器和门电路设计一个4位格雷码计数器。 2、加强对格雷码的认识。 3、熟悉对JK触发器的使用。 4、利用仿真软件Multisim11.0对数字电路进行仿真和实现。二、仿真软件Multisim介绍（注：因为本课程设计用的是2011年的版本，所以对此进行简单的介绍）?仿真软件Multisim11.0：NI Multisim软件是一个专门用于电子电路仿真与设计的EDA工具软件。作为 Windows 下运行的个人桌面电子设计工具，NI Multisim 是一个完整的集成化设计环境。NI Multisim计算机仿真与虚拟仪器技术可以很好地解决理论教学与实际动手实验相脱节的这一问题。学员可以很方便地把刚刚学到的理论知识用计算机仿真真实的再现出来，并且可以用虚拟仪器技术创造出真正属于自己的仪表。NI Multisim软件绝对是电子学教学的首选软件工具。 ?特点：①直观的图形界面。②丰富的元器件。③强大的仿真能力。④丰富的测试仪器。⑤完备的分析手段。⑥独特的射频(RF)模块。⑦强大的MCU模块。 ⑧完善的后处理。⑨详细的报告。⑩兼容性好的信息转换。三、实验步骤（包括设计过程、仿真结果和结果分析） ⒈设计过程

② 按状态转换表的计数顺序可得****3210Q Q Q Q 的卡诺图：从而分别得出*3Q 、*2Q 、*1Q 、*0Q 、C 的卡诺图：

电子设计-两位自动计数器

课程作业题目：《电子设计》 ——两位自动计数器姓名：李XX 学院：物理机电与工程学院系：电子科学系专业：信电年级：学号：指导教师：年月日

两位自动计数器一、两位自动计数器的功能工作原理两位自动计数器两位数码管自动显示0-99,数字可清零。电路主要由NE555,4518,4511实现。上电后,电路自动计数.由0增至99,不断循环计数.数字上升速度快慢由NE555振荡频率决定.S1为计数清零按键.NE555构成时钟信号发生器,CD4518为二/十进制加法计数器,CD4511为译码驱动器,调节R17可调节NE555的振荡频率.C1为充放电电容,电容容量愈大,充电时间愈长,,则振荡频率愈低。原理图：二、元器件的选择编号名称型号数量 R1、R2 电阻10KΩ 2 R3—R16 电阻1KΩ14 R17 可变电阻0—100KΩ 1 C1 极性电容10UF 1 C2 电容10^3 1 C3 电容10^4 1 U1 芯片NE555 1 U2A、U2B 芯片4518 2 U3、U4 芯片4511 2 ——八段数码管—— 2 S1 计数清零按键—— 1 三、芯片的功能（1）NE555构成的是时钟信号发生器

（2）CD4518为二/十进制加数器

CD4518/CC4518是二、十进制（8421编码）同步加计数器，内含两个单元的加计数器，其功能表如真值表所示。每单个单元有两个时钟输入端CLK和EN，可用时钟脉冲的上升沿或下降沿触发。由表可知，若用ENABLE信号下降沿触发，触发信号由EN端输入，CLK 端置“0”；若用CL℃K信号上升沿触发，触发信号由CL℃K端输入，ENABLE端置“1”。RESET端是清零端，RESET端置“1”时，计数器各端输出端Q1～Q4均为“0”，只有RESET 端置“0”时，CD4518才开始计数。 CD4518采用并行进位方式，只要输入一个时钟脉冲，计数单元Q1翻转一次；当Q1为1，Q4为0时，每输入一个时钟脉冲，计数单元Q2翻转一次；当Q1=Q2=1时，每输入一个时钟脉冲Q3翻转一次；当Q1=Q2=Q3=1或Q1=Q4=1时，每输入一个时钟脉冲Q4翻转一次。这样从初始状态（“0”态）开始计数，每输入10个时钟脉冲，计数单元便自动恢复到“0”态。若将第一个加计数器的输出端Q4A作为第二个加计数器的输入端ENB的时钟脉冲信号，便可组成两位8421编码计数器，依次下去可以进行多位串行计数。 CD4518功能： CD4518是一个双BCD同步加计数器，由两个相同的同步4级计数器组成。 CD4518引脚功能(管脚功能)如下： 1CP、2CP：时钟输入端。1CR、2CR：清除端。 1EN、2EN：计数允许控制端。1Q0～1Q3：计数器输出端。 2Q0～2Q3：计数器输出端。Vdd：正电源。Vss：地。 CD4518是一个同步加计数器，在一个封装中含有两个可互换二/十进制计数器，其功能引脚分别为1～7和9～{15}.该CD4518计数器是单路系列脉冲输入（1脚或2脚；9脚或10脚），4路BCD码信号输出（3脚～6脚；{11}脚～{14}脚）。 CD4518控制功能：CD4518有两个时钟输入端CP和EN,若用时钟上升沿触发,信号由CP输入,此时EN端为高电平（1）,若用时钟下降沿触发,信号由EN输入,此时CP端为低电平（0）,同时复位端Cr也保持低电平（0）,只有满足了这些条件时,电路才会处于计数状态.否则没办法工作。 CD4518采用并行进位方式，只要输入一个时钟脉冲，计数单元Q1翻转一次；当Q1为1，Q4为0时，每输入一个时钟脉冲，计数单元Q2翻转一次；当Q1=Q2=1时，每输入一个时钟脉冲Q3翻转一次；当Q1=Q2=Q3=1或Q1=Q4=1时，每输入一个时钟脉冲Q4翻转一次。这样从初始状态（“0”态）开始计数，每输入10个时钟脉冲，计数单元便自动恢复到“0”态。若将第一个加计数器的输出端Q4A作为第二个加计数器的输入端ENB的时钟脉冲信号，便可组成两位8421编码计数器，依次下去可以进行多位串行计数。清零原理：就是将CD4518的清零端连在一起，接一个开关，按下开关就会清零，但是如果直接连在一起前级的低电平会对后级的清零有影响，因此需要接一个二极管，因为二极管具有单向导电性，因此不会对后级有影响。（3）CD4511为译码驱动器

实验四同步计数器及其应用

数字电路实验报告姓名：牛钰功学号： 201874501123 学院：核装备与核工程学院专业：核工程与核技术专业班级：核181-1班 2020年6月9日

1.实验目的 a.熟悉同步计数器的功能及应用特点 b.学习使用双踪示波器测试计数器工作波形 c.掌握用同步计数器构成任意制计数器的工作原理 2.实验原理状态途中包含有一个循环的任何时序电路成为计数器计数器的分类：按时钟：同步异步按计时方式：加法、减法、可逆按编码方式：二进制、十进制BCD码、循环码集成计数器及应用实际使用的计数器一般不需要我们自己用单个触发器来构成，因为有许多TTL和CMOS专用集成计数器芯片可供选用。掌握计数器芯片型号、功能及正确使用是最重要的，能从器件手册、相关资料或相关网页的电子文档上读懂产品的符号、型号、引脚及功能表等有关参数，进而唔够灵活的应用是要掌握的一项基本技能。 74Ls163同步计数器同步计数器：输入时钟脉冲时，触发器的翻转是同时进行的。 74 LS163是（模16）四位二进制同步计数器。该计数器能同步并行预置数据，同步清零，具有清零置数、计数和保持

四种功能，且具有进位信号输出，可串接计数使用。 4位二进制计数器74x163 74LS163同步计数器 74LS163可直接用作模2、4、8、16计数器，采用复位法或置位法可以用它实现任意模（M）计数器。

触发释抑测试计数器时序波形时输入示波器的信号为复杂周期信号时，只选择触发信号与触发电平往往使输出波形的显示不稳定。

示波器中Holdoff（触发释抑）的含乂是暂时将示波器的触发电路封闭一段时间（即释抑时间），在这段时间内，即使有满足触发条件的信号波形点示波器也不会触发。触发释抑主要针对大周期重复而在大周期内有很多满足，发条件的不重复的波形点而专门设置的。合理选择触发抑制时间，使扫描的每次触发都在波形的相同的信号沿，使波形满足触发条件的点成大周期的可重复特性，波形显示将变得稳定。一般的经验是触发释抑时间略小于信号大周期的整数倍。释抑时间的调整： Menu>触发设置>触发释抑 3.实验要求要使用稳定示波器 a.选择正确的触发源 b.调节触发电平（Level）旋钮，使触发电平在波形幅度范围内 c.根据信号周期合理选择触发释抑时间 4.实验内容 a.将74X163接成自由计数模式，CP端接入1Hz的TTL 信号，用数字逻辑箱上的指示灯显示计数序列及进位输出，要求将连续18个时钟的输出结果记录在下表中。

8位可逆循环计数器

一、概述随着科技的日益进步,计数器得到了越来越广泛的应用，发展的也越快。在数字系统中使用的最多时序逻辑电路要算是计数器了。计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。本次实验的思路主要是设计一个8位可逆循环计数器，该计数器加计数到最大值（11111111）时输出一个周期的高电平信号（表示计数器达到最大值）并自动变为减计数，减计数到最小值（00000000）是输出一个周期的高电平信号（表示计数器达到最小值）并自动变为加计数。如此循环往复。要求设计层次化。实验中用到的器件主要包括74LS191D、7段显示器、555组成的多谐振荡电路和多个门电路。二、方案论证为了实现本实验的主要内容，首先要利用555定时器制成一个多谐振荡电路作为时间脉冲为同步十六进制加/减计数器74LS191D提供时间信号，并且要将多谐振荡电路的频率设为HZ，即周期为秒。因为要实现计数器加到最大值（11111111）（或最小值（00000000））时输出一个周期的高电平信号，故需要加入多个门电路和灯泡，同时要求加数器数器自动变为减数器（或减数器自动变为加数器）故利用T触发器实现该功能，并能够实现循环往复的功能。其原理框图如图1所示。图1 电路的原理框图脉冲信号直流稳压电源滤波、整波 555时钟信号脉冲电路 74LS191D十六进制计数器 74LS191D十六进制计数器数码管显示输出一个周期的高电平信号计数器自动的由加数器转换为减数器或相反

三、电路设计 1.直流稳压电源电路直流稳压电源包括电源电容电阻；其组成电路如图2所示。图2 直流稳压电源电路 2. 时钟信号脉冲电路 555定时器是一种多用途的数字—模拟混合电路，利用它能极方便的构成多谐振荡器，且成本低，只需外接几个电阻、电容，就可以实现多谐振荡来产生时钟信号用来计时。电容C2通过R3和R4开始充电，充到1/3Vcc时，输出上升为高电平，电容继续充电，直到2/3Vcc时，输出又降为低电平，电容向R3放电，放到1/3Vcc时，又开始充电，一直循环，就形成了脉冲。充电的时间T1=R1C ln2，放电时间T2=（R1+R2）C ln2，所以一个周期的时间为T=T1+T2=（R1+2R2）C ln2。令C2=C3=10uF,T=1s,所以f=1Hz。在此我们设置R1=44k,R2=50k即可达到输出频率为1s的脉冲信号。由此组成的555多谐振荡电路如图3所示。图3 时钟信号脉冲电路

计数器

引言计数器是数字系统中用的较多的基本逻辑器件，也是现代最常用的时序电路之一，它不仅能记录输入时钟脉冲的个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列。例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。计数器的种类不胜枚举，按触发器动作动作分类，可以分为同步计数器和异步计数器；按照计数数值增减分类，可以分为加计数器、减计数器和可逆计数器；按照编码分类，又可以分为二进制码计数器、BCD码计数器、循环码计数器。此外，有时也会按照计数器的计数容量来区分，如五进制、十进制计数器等等。 1设计构思及理论根据电路的设计要求，要实现二―五―十进制计数，可以先实现十进制计数，然后通过倍频产生五进制计数和二进制计数；也可以先实现二进制计数和五进制计数，然后把它们连接起来进而产生十进制计数。对比以上两种方法，明显后面的方法比较容易实现，而且实现所需的门电路也比较少，因而选择用第二种方法来进行设计。 1.1 二进制计数的原理二进制计数的原理图如图1.1.1所示，可以用一个T触发器接成一个'T触发器，这样在时钟的作用下，每来一个时钟触发器的输出与前一个状态相反，这样就够成了一个二进制计数器。图1.1.1 二进制计数原理图图1.1.2 二进制计数波形图

1.2 五进制计数的原理五进制计数的原理图如图2.2.1所示，要进行五进制计数，至少要有3个存储状态的触发器，本原理图中选用两个JK 触发器和一个'T 触发器构成五进制计数器，在时钟的作用下就可以进行五进制计数。图1.2.1 五进制计数原理图图1.2.2 五进制计数波形图 2 系统电路的设计及原理说明 2.1 系统框图及说明图2.1.1 十进制计数框图图2.1.2 二-五进制计数框图根据设计的要求，在构成十进制计数器时，只需将二进制计数器和五进制计数器级联起来，即将二进制计数器的输出作为五进制计数器的时钟输入接起来就可以实现十进制计数了。而在进行二-五进制计数时，可以将五进制计数器的输出作为二进制计数器的时钟输入，外部时钟输入到五进制计数器的时钟输入端即可在一个外部输入时钟的控制下分 u o Clk u o u 1

3~9自动循环计数器

数字电子技术课程设计 ——自动循环计数器学院：信息科学与技术学院专业：电子信息工程班级：10级（1）班成员：杨骕 2010508071 段维俊 2010508072

一、设计任务： 1. 用集成计数器实行3～9自动循环计数。 2. 电路能实现3～9加法和3～9减法循环计数。 3. 输出用数码显示。二、总体设计思想：根据题目要求，系统可以划分为以下几个部分，基本思想如下： 1、电源部分，由它向整个系统提供+5V电源。 2、单脉冲产生部分：功能是由它产生单个脉冲，为循环计数部分提供计数脉冲。 3、译码显示电路部分：计数器输出结果的数字显示。 4、加/减控制电路部分：实现加或减循环计数功能由控制部分完成。 5、可逆计数器部分：完成3~9的可逆加或减循环计数。系统设计方框图如图1所示。图1 3~9加/减可逆自动循环计数器系统设计方框图三、各个单元逻辑电路及其工作原理 3.1、译码显示电路方案论证

方案一：采用74LS47 TTL BCD—7段高电平有效译码/驱动器，数码管需选用共阳极数码管。方案二：采用DCD-HEX——4段数码管，不需要译码器就能直接显示出结果。确定方案：采用DCD-HEX——4段数码管。 3.2、加/减控制电路 1、方案论证方案一：74LS192 TTL 可预置BCD双时钟可逆计数器。方案二：74LS191 TTL 同步加/减计数器。确定方案：经过比较，结合系统要求，决定采用方案二。 2、控制部分及循环加减计数部分的设计同步十进制可逆计数器CT74LS192，逻辑功能示意图见图2。图2 逻辑功能示意图 3、74LS192功能表：输入输出逻辑功能 CLK LD A B C D QA QB QC QD 1 ** * * *0 0 0 置0 0 0 1 0 1 0 1 0 1 置数

自动循环计数器

自动循环计数器一、设计目的 1、熟练掌握计数器的应用。 2、加深对加减循环计数和显示电路的理解。二、设计任务 1、用集成计数器实行3~9自动循环计数。 2、电路能实现3~9加法和3~9减法循环计数。 3、输出用数码显示。三、设计思想 1、译码驱动显示部分：计数输出结果送至译码输出显示部分。 2、控制部分：实现加或减循环计数功能由控制部分完成。 3、计数部分：完成BCD码3~9的可逆加或减循环计数。系统方框图如下：四、单元电路的设计、参数计算、器件介绍：（一）译码驱动显示部分 1、采用74LS48 TTL BCD—7 段译码器/内部输出驱动。 2、译码驱动、显示电路的设计 DBCA为8421BCD码输入端，a—g为7段译码器输出端。LT灯测试输入使能端。

（二）控制部分及循环加减计数部分 1、采用74LS191 TTL 4为同步加/减计数器。 2、控制部分及循环加减计数部分的设计74LS191功能管脚如图所示 3、主要逻辑功能（1）同步指数功能当LD’=0时，CP来时，并行输入数据d3~d0被置入。（2）计数功能取CT’=0 LD’=1 当U’/D=0时，对应CP脉冲上升沿，十六进制加法计数。当U’/D=1时，对应CP脉冲上升沿，十六进制减法计数。（3）保持功能

当CT’=LD’=1时，计数器保持原来的状态不变。 74ls21:就是双4输入与门，全0出1，有0出0 74ls32:4输入端或门，有1出1，全0出0 74ls74,：双上升沿D触发器引出端符号 1CP、2CP 时钟输入端 1D、2D 数据输入端 1Q、2Q、输出端 CLR1、CLR2 直接复位端（低电平有效） PR1、PR2 直接置位端（低电平有效）状态图如下五、总体电路设计图、工作原理及器件清单 1、3~9可逆自动循环加或减计数器总体电路如图所示。

计数器设计

目录 1前言 (1) 2设计任务及方案论证 (2) 2.1设计任务 (2) 2.2方案论证 (2) 3电路设计原理 (3) 3.1设计任务及要求 (3) 3.2设计方案 (3) 3.3单元模块 (4) 3.3.1清零电路的设计 (4) 3.3.2光电报警电路的设计 (4) 3.3.3脉冲发生器的设计 (5) 3.3.40~999计数器的设计 (6) 3.3.5译码器的设计 (7) 4电路板的制作及电路焊接与调试 (10) 4.1电路板的制作 (10) 4.2电路的安装 (11) 4.3电路测试 (11) 5设计总结 (13) 参考文献 (14) 鸣谢 (15) 附录一原理图 (16)

1前言计数器是最常用的时序电路之一，它们不仅可用于对脉冲进行计数，还可用于分频、定时、产生节拍脉冲以及其他时序信号。计数器的种类不胜枚举，按触发器动作分类，可分为同步计数器和异步计数器；按计数数值增减分类，可分为加计数器、减计数器和可逆计数器；按编码分类，可分为二进制计数器、BCD码计数器、循环码计数器。此外，有时也按计数器的计数容量来区分，例如本设计就是采用十进制计数器74LS160进行设计的。计数器的容量也称为模，一个计数器的状态数等于其模数。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。只要使用者借助于器件手册的功能表和工作波形图以及引脚的排列，就能正确地运用这些器件设计出自己想要的电路。

2设计任务及方案论证 2.1设计任务利用数字集成电路（如：74LS160、161、90、290、390、48等）设计一个电子计数器。 2.2方案论证在设计中采用两个74LS00与非门以及单刀双掷开关等组成脉冲发生电路，此电路不仅能满足按键输入计数方式而且还有去抖功能；计数设计电路中采用74LS160来完成计数功能；通过控制MR、PE、CET、CEP端可实现计数、清零、启动、暂停等功能；而通过74LS48译码器对计数器结果译码并驱动数码管，使数码管显示脉冲发生器产生的脉冲个数，当计数溢出时及计数到999由光电报警电路报警。综上：该设计不仅能完成设计要求而且精确、经济，所以此设计方案可行。

8个led循环显示计数器报告

长沙学院课程设计说明书题目8个LED循环显示、计数器的设计系(部) 电子与通信工程系专业(班级)电气工程及其自动化2 姓名学号2010 指导教师瞿瞾起止日期

电子设计自动化设计任务书系（部）：电子与通信工程系专业：电气工程及其自动化指导教师：瞿曌课题名称8个LED循环显示、计数器的设计设计内容及要求试设计一个8个LED循环显示，同时数码管也显示LED亮的次数。由于系统时钟为50MHz，直接当作时钟会由于计数速度太快而无法使发光二极管正常发光，因此首先需要对系统时钟进行分频，然后再以分频后的时钟作为计数器的计数时钟。要求设置3个按钮，一个供“开始”用，一个供“停止”用，一个供系统“复位”用；对8个LED循环显示的延续时间进行调整；调整步长自定。系统提供50MHZ频率的时钟源。完成该系统的硬件和软件的设计，并制作出实物装置，调试好后并能实际运用（指导教师提供制作所需的器件），最后就课程设计本身提交一篇课程设计说明书。设计工作量1、VHDL语言程序设计； 2、波形仿真； 3、在实验装置上进行硬件测试，并进行演示； 4、提交一份完整的课程设计说明书，包括设计原理、程序设计、程序分析、仿真分析、硬件测试、调试过程，参考文献、设计总结等。进度安排起止日期（或时间量）设计内容（或预期目标）备注第1天课题介绍，答疑，收集材料第2天设计方案论证第3天进一步讨论方案, 对设计方案进行必要的修正，方案确定后开始进行VHDL语言程序设计第4天设计VHDL语言程序第5~9天在实验装置上进行硬件测试，对VHDL语言程序进行必要的修正，并进行演示第10天编写设计说明书教研室意见年月日系（部）主管领导意见年月日

2_自动循环计数器[1]

设计题目：自动循环计数器一、设计目的： 1.熟练掌握计数器的应用。 2.加深对加减循环计数和显示电路的理解。二、内容及要求： 1. 用集成计数器实行0～9自动循环计数。 2. 电路能实现0～9加法和0～9减法循环计数。输出用数码显示。根据功能要求构建总体设计思想，比较和选定设计的系统方案，确定整个电路的组成以及各单元电路完成的功能，画出系统框图。三、设计思想：根据功能要求构建总体设计思想，按照题目要求，系统可以划分为以下各单元部分；基本思想如下： 1、电源部分，由它向整个系统提供+5V电源。 2、单脉冲产生部分：功能是由它产生单个脉冲，为循环计数部分提供计数脉冲。 3、译码驱动显示部分：计数输出结果送至译码驱动显示部分。 4、控制部分：实现加或减循环计数功能由控制部分完成。 5、计数部分：完成BCD码0~9的可逆加或减循环计数。系统方框图如图1所示。译码、驱动、显示电源部分 BCD3~9循环可逆计数加、减控制部分单脉冲产生部分

图1 3~9加/减可逆自动循环计数器系统方框图四、单元电路的设计、参数计算、器件选择及介绍：（一）、电源部分直流稳压电源主要由变压器、整流电路、滤波电路、稳压电路组成。 1、方案论证方案一：采用稳压二极管稳压，主要优点是简单；缺点是稳压二极管的稳压值离散性较大，限流电阻的阻值和功率计算比较繁琐。方案二：采用三端集成稳压器，三端集成稳压器系列齐全，稳压效果好，性能可靠，使用也非常方便。确定方案：比较方案一和方案二，决定采用方案二。 2、元器件型号的选择及参数计算：整个系统IC 均由74系列的相关芯片组成，故系统只需单一+5V 电源。三端集成稳压器：选用L7805CV ；变压器：经过全波整流后7805的输入电压约为U2×1.2；由于7805的输入电压范围是7V-15V ，采用220V/9V(3W)小型变压器，则7805的输入电压范围是9×1.2≈11V ，满足7805输入电压的要求。整流桥：选择2W10/2A 桥； C1、C2、C3、C4为滤波电容，C1、C2 采用电解电容，C1= 1000μF/16V ，C2= 1000μF/10V ，C3、C4为高频滤波电容，C3=0.33μF ，C4=0.1μF 。 3、电源部分原理图，见图2。 1 2 78053+5V 220V D 1 D 2 D 3D 4 1000μF/16V 1000μF/10V 0.33μF 0.1μF C 1C 2 C 3 C 4 u 2 图2 电源部分原理图（二）、单脉冲产生部分 1、方案论证产生单脉冲的方法有很多，如用集成555定时器、TTL 集成单稳态触发器74LS121。

计数器工作原理

计数器工作原理及应用除了计数功能外，计数器产品还有一些附加功能，如异步复位、预置数（注意，有同步预置数和异步预置数两种。前者受时钟脉冲控制，后者不受时钟脉冲控制）、保持（注意，有保持进位和不保持进位两种）。虽然计数器产品一般只有二进制和十进制两种，有了这些附加功能，我们就可以方便地用我们可以得到的计数器来构成任意进制的计数器。下面我们举两个例子。在这两个例子中，我们分别用同步十进制加法计数器74LS160构成一个六进制计数器和一个一百进制计数器。因为六进制计数器的有效状态有六个，而十进制计数器的有效状态有十个，所以用十进制计数器构成六进制计数器时，我们只需保留十进制计数器的六个状态即可。74LS160的十个有效状态是BCD编码的，即0000、0001、0010、0011、0100、0101、0110、0111、1000、1001[图5-1]。图5-1 我们保留哪六个状态呢？理论上，我们保留哪六个状态都行。然而，为了使电路最简单，保留哪六个状态还是有一点讲究的。一般情况下，我们总是保留0000和1001两个状态。因为74LS160从100 1变化到0000时，将在进位输出端产生一个进位脉冲，所以我们保留了0000和1001这两个状态后，我们就可以利用74LS160的进位输出端作为六进制计数器的进位输出端了。于是，六进制计数器的状态循环可以是0000、0001、0010、0011、0100和1001，也可以是0000、0101、0110、0111、1000和1001。我们不妨采用0000、0001、0010、0011、0100和1001这六个状态。如何让74LS160从0100状态跳到1001状态呢？我们用一个混合逻辑与非门构成一个译码器[图5. 3.37b]，当74LS160的状态为0100时，与非门输出低电平，这个低电平使74LS160工作在预置数状态，当下一个时钟脉冲到来时，由于等于1001，74LS160就会预置成1001，从而我们实现了状态跳跃。

循环码产生电路设计

循环码产生电路 1引言在线性分组码中，有一种重要的码称为循环码。循环码是线性分组码中最重要的一种子类，是目前研究的比较成熟的一类码。循环码具有许多特殊的代数性质，这些性质有助于按照要求的纠错能力系统地构造这类码，并且简化译码算法，并且目前发现的大部分线性码与循环码有密切关系。循环码还有易于实现的特点，很容易用带反馈的移位寄存器实现其硬件。循环码是在严密的代数学理论基础上建立起来的。这种编码和解码设备都不太复杂，而且纠错的能力较强。循环码除了具有线性码的一般性质外，还具有循环性。循环性是指任一码组循环一位以后，认为该码中的一个码组。正是由于循环码具有码的代数结构清晰、性能较好、编译码简单和易于实现的特点，因此在目前的计算机纠错系统中所使用的线性分组码几乎都是循环码。它不但可以纠正独立的随机错误，也可用于检错突发错误并且非常有效。(n,k)循环码能够检测长为n-k或更短的任何突发错误，包括首尾相接突发错误。n-k+1位长的突发错误不能被检出所占的概率最大是2(nAJ),如果l>n-k+1，则不能检测长为I的突发错误所占据的比值最大为2AnJk｝。 2循环码 2.1循环码多项式为了利用代数理论研究循环码，可以将码组用代数多项是来表示，这个多项式被称为码多项式，对于许用循环码A=(a n』a2…a i a。)，可以将它的码多项式表示为： T(x)=a n4x n4 a n^x n^ a i x^ a1x a0对于二进制码组，多项式的每个系数不是 0 就是1, x仅是码元位置的标志。因此，这里并不关心 x的取值。 2.2循环码的生成多项式和生成矩阵 (全0码字除外)称为生成多项式，用g(x)表示。可以证明生成多项式g(x)具有以下特性： 1)g(x)是一个常数项为1的r=n-k次多项式；

自动循环计数器(真正能实现自动)

数字电子技术课程设计报告题目:自动循环计数器学年： 2013~2014 学期: 1 专业:生物医学工程班级: 110314 姓名:赵亮学号: 20111398 指导教李磊师: 日期: 2014年 1月4日—2014年1月10日长春工业大学电气与电子工程学院

目录第一章设计任务与要求 (2) 1.1 设计任务 (2) 1.2设计要求 (3) 第二章设计思想 (3) 第三章单元电路的设计、参数计算、器件选择及介绍 (4) 3.1 单次脉冲产生部分 (4) 3.2 译码驱动、显示电路部分 (5) 3.3 控制部分及循环加减计数部分 (7) 第四章系统逻辑框图 (10) 第五章电路总图及原理 (11) 4.1、电路总图 (11) 4.2、工作原理 (11) 第六章硬件电路安装、调试测试结果，出现的问题、原因及解决方法 (12) 第七章总结设计电路的特点和方案的优缺点 (12) 第八章收获、体会 (13) 附录A 原理总图 (14) 附录B 元件清单 (14) 设计题目：自动循环计数器第一章设计任务与要求 1.1 设计任务 1. 用集成计数器实行3～9自动循环计数。 2. 电路能实现3～9加法和3～9减法循环计数。 3. 输出用数码显示。

1.2设计要求 1. 确定总体设计方案画出总方框图，划分各单元电路的功能，并进行单元电路的设计，画出逻辑图。 2. 选择元器件型号。 3. 画出总逻辑图和装配图，并在实验板上组装电路。 4. 进行电路调试，使其达到设计要求。 5. 写出总结报告。第二章设计思想根据题目要求，系统可以划分为以下几个部分，基本思想如下： 1、电源部分，由它向整个系统提供+5V电源。 2、单脉冲产生部分：功能是由它产生单个脉冲，为循环计数部分提供计数脉冲。 3、译码显示电路部分：计数器输出结果的数字显示。 4、加/减控制电路部分：实现加减循环计数功能由控制部分完成。 5、可逆计数器部分：完成3~9的可逆加减循环计数。系统设计方框图如图1所示。图1 3~9加/减可逆自动循环计数器系统设计方框图

计数问题

计数问题（一） 1.张华、李明等七个同学照相，分别求出下列条件下有多少种站法？（1）七个人排成一排；（2）七个人排成一排，张华必须站在中间；（3）七个人排成一排，张华、李明必须有一人站在中间；（4）七个人排成一排，张华、李明必须站在两边；（5）七个人排成一排，张华、李明都没有站在边上；（6）七个人排成两排，前排三人，后排四人； 2.学校乒乓球队有5名男生、3名女生，现在要选3人参加区里的比赛，（1）共有多少种不同的选法？（2）3人中没有女生，有多少种不同的选法？（3）3人中恰有一名女生，有多少种不同的选法？（4）A、B两名女生必须入选，有多少种不同的选法？（5）A、B两名女生不能同时入选，有多少种不同的选法？（6）至少1名女生入选，有多少种不同的选法？ 3.（1）用1、2、3、4、5、6、7可以组成多少个不同的三位数？（数字允许重复）（2）用1、2、3、4、5、6、7可以组成多少个没有重复数字的三位数？（3）用1、2、3、4、5、6、7可以组成多少个没有重复数字的七位数？（4）从1、2、3、4、5、6、7中选出三个不同数字，有多少种不同的选法？ 4.（1）用1、2、3、4、5、6可以组成多少个六位数？（2）用1、1、2、3、4、5可以组成多少个六位数？（3）用1、1、2、2、3、4可以组成多少个六位数？（4）用1、1、2、2、3、3可以组成多少个六位数？（5）用1、1、1、2、3、4可以组成多少个六位数？（6）用1、1、1、2、2、3可以组成多少个六位数？（7）用1、1、1、1、2、3可以组成多少个六位数？（8）用1、1、1、1、2、2可以组成多少个六位数？（9）用1、1、1、2、2、2可以组成多少个六位数？ 5.（1）将五枚相同的棋子，放入5×5的方格内。使每行每列均有一枚棋子，有多少种不同情况？（每个方格内最多放一枚棋子）（2）将五枚不同的棋子，放入5×5的方格内。使每行每列均有一枚棋子，有多少种不同情况？（每个方格内最多放一枚棋子）（3）将A、B两个字母，填入4×4的方格内，有多少种不同情况？（每个方格内最多填一个字母）

智能计数器说明书

智能计数器说明书 1.性能指标计数范围: 999999 计数频率: 0-1000HZ 输入电压: 220V AC±5% 输出形式(可选): TTL电平输出继电器输出通讯模式: 支持RS485接口基于MODEM-BUS协议波特率1200bit/s-9600bit/s 功能特点: 三种清零方式三种启停计数方式四种工作模式停止计数时数据保存支持多机通讯与控制 2.工作模式工作模式1:当计数达到计数上限时,计数器停止计数,输出报警信号. 工作模式2:当计数达到计数上限时,计数器继续计数,输出报警信号. 工作模式3:当计数达到计数上限时,计数器自动清零,同时输出报警信号.(注: 报警信号只维持10ms 左右.) 工作模式4:不停止计数,每间隔计数报警上限的整数倍时,输出报警信号.(注:报警信号只维持10ms 左右.) 3.键盘操作说明面板键盘有四个键,可完成控制器的功能设置与工作模式的转换. 复位键:当系统死机或工作不正常时,可以按压复位键强制计数器复位. 设置键:按压设置键进行页选择,每一页代表一项功能项. 上下键:在设置状态时,完成数据的修改. 下键与设置键组合:在计数状态时,可完成计数器清零. 上键:在计数状态时,可完成启停计数器计数. 按压设置键可以使计数器进入设置状态.在计数器为设置状态时,不按任何键2S后,计数器返回计数状态. 计数器共有6个设置页.计数器第二行的两位LED表示哪一个设置页. 1)清零方式选择: 按压设置键直到功能页显示1.后, 按压上下↑或↓可加减设置值. 00:表示使用手动清零.即在计数状态时,按压下键与设置键组合完成计数器清零. 01:表示使用外部引脚清零.即在计数状态时,将FWR与FERG短接150ms即可完成计数器清零. 02:表示使用串口清零.即在计数状态时,由上位机发送清零命令,即可完成计数器清零. 2)计数器启停方式选择:

3-8自动循环计数器

《自动循环计数器》 ——课程设计报告学院：信息科学与技术学院专业：电子信息工程班级：2010级（2）班姓名：梁亚龙沈纪军学号：2010508123 2010508136 20 12年7 月5 日

目录 1、设计目的……………………………………………………………………….. 2、实验器材……………………………………………………………………….. 3、设计思路……………………………………………………………………….. 4、功能模块……………………………………………………………………….. 5、设计电路图……………………………………………………………………. 6、工作原理………………………………………………………………………… 7、仿真截图………………………………………………………………………… 8、报告总结………………………………………………………………………… 9、参考文献…………………………………………………………………….

一：设计目的 1、熟练掌握计数器、编码器、译码器的原理和应用。 2、加深对加减循环计数和显示电路的理解。二：实验器材 74LS191计数器、74LS48 TTL BCD—7 段译码器、74LS298D数据选择器，74LS48D 译码器、7个电阻，一个函数信号发生器三、设计思路 1、译码驱动显示部分：计数输出结果送至译码输出显示部分。 2、控制部分：实现加或减循环计数功能由控制部分完成。 3、计数部分：完成BCD码3~9的可逆加或减循环计数。系统方框图如下：四、功能模块 1. 74LS191计数器、 74LS191 为可预置的四位二进制加/减法计数器，其管脚图如下图所示：

100进制计数器实验报告

南京信息工程大学数字电路实验报告学号：20111305062 班级：11电信2班姓名：杨天星

一、引言计数器电路是一种随时钟输入CP的变化，其输出按一定的顺序变化的时序电路，其变化的特点不同可将计数器电路按以下几种进行分类：按照时钟脉冲信号的特点分为同步计数器和异步计数器两大类，其中同步计数中构成计数器的所有触发器在同一个时刻进行翻转，一般来讲其时钟输入端全连在一起；异步计数器即构成计数器的触发器的时钟输入CP没有连在一起，其各触发器不在同一时刻变化。一般来讲，同步计数器较异步计数器具有更高的速度。按照计数的数码变化升降分为加法计数器和减法计数器，也有一些计数器既可实现加计数又可实现减计数器，这类计数器为可逆计数器。按照输出的编码形式可分为：二进制计数器、二—十进制计数器、循环码计数器等。按计数的模数（或容量）分：十进制计数器、十六进制计数、六十进制计数器等。二、主要设计要求利用74LS163设计模为100的计数器

一、电路设计和分析 1、74LS163逻辑功能表 2、芯片特性 74LS163为二进制四位并行输出的计数器，它有并行装载输入和同步清零输入端。 74LS00为四二输入与非门。 74LS20为四输入与非门。 3、设计思路用两个模为10的计数器构成模为100的计数器。模为10的计数

器实现方法：用一个与非门，两个输入取自Q A和Q D，输出接清零段CLR。当第9个脉冲结束时，Q A和Q D都为“1”，则与非门输出为“0”，并加到CLR端，因CLR为同步清零端，此时虽已建立清零信号，但并不执行，只有第10个时钟脉冲到来后74LS163才被清零。 4、电路仿真第三章一、实验结果分析 1、设计结果该设计可以实现0到99循环计数。

3位十进制循环计数器

现代电子设计实验报告实验名称：3位十进制循环计数器的设计系（科）：信息科学与技术系班级：学号：姓名：完成时间：2012年4月24日 . 1 .

一、实验内容（一）设计要求 1.设计一个3位十进制循环计数器，从0加到999，再恢复到0，循环往复。每秒计数器加1。 2.有复位功能，当复位端reset为高时，计数器清零，停止计数。 3.可以控制计数的开始start和停止stop。当计数开始start信号有效时，计数器开始计数；当计数停止stop信号有效时，计数停止；当start信号再次有效时，继续计数。 4.计数器的计数值采用动态显示方式在数码管上显示出来。 5.进行设计，仿真并下载程序到实验箱的CPLD模块板进行验证。（二）电路模块 cyclecnt sysclk reset start SE G[6. SCAN[7. ★提示： reset信号可以使用拨动开关来产生。start和stop信号使用按键来实现输入信号： sysclk：基准时钟，50MHz； reset：异步复位信号，高有效； start，stop：计数开始和计数停止信号输入； . 2 .

输出信号： SEG[6..0]：段码信号输出。 SCAN[7..0]：位码信号输出。二、实验原理此系统的核心为一个三位循环计数器，将此计数器的输出结果通过分位电路动态显示到三个数码管上面。另外的辅助电路分别为四个不同频率的分频器和按键去抖电路。三、设计方案四、原理图 . 3 .

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五、模块设计（一）分频电路 1.设计原理分频器就是对较高频率的信号进行分频，得到较低频率的信号。定义一个计数器对输入时钟进行计数，在计数的前一半时间里，输出高电平，在计数的后一半时间里，输出低电平，这样输出的信号就是占空比为50%的偶数分频信号。例如，6分频，计数值为0~2输出高电平，计数值为3~5输出低电平。 2.VHDL程序代码输出为1HZ分频电路 N=50MHZ/1HZ=50000000 Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Use ieee.std_logic_arith.all; Entity fdiv1 is generic(N: integer:=50000000); --rate=N，N是偶数 port( clkin: IN std_logic; clkout: OUT std_logic ); End fdiv1; Architecture a of fdiv1 is . 5 .