EDA练习题

第一章

一、填空题

1、目前，应用最为广泛的可编程逻辑器件是CPLD和FPGA 。

2、第三方EDA工具中，逻辑综合性能最好的是Synplify,仿真功能最强大的是ModelSim。

3、数据处理子系统主要由存储器、运算器、数据选择器等功能电路组成。

4、数字系统设计的方法有模块设计法、自顶向下设计法和自底向上设计法等。

5、VHDL工程设计流程主要包括设计系统任务分析，确定逻辑算法，确立系统及子系统模型，系统（或模块）逻辑描述，逻辑电路级设计及系统仿真，系统的物理实现等步骤。

二、选择题

1、CPLD/FPGA最显著的特点不包括（B ）。

A. 高集成度

B.可移植性

C. 高速度

D. 高可靠性

2、下列硬件描述语言中成为IEEE标准的是（A ）。

A. VHDL

B. ABEL

C. System Verilog

D. System C

3、数字系统设计的全过程不包括（ D ）。

A. 系统级

B. 电路级

C. 物理级

D. RTL级

4、将VHDL程序直接送入VHDL仿真器，只根据VHDL的语义对VHDL所

描述的内容进行仿真，这种仿真方式称为（A ）。

A. 行为仿真

B. 功能仿真

C.时序仿真

D. 门级仿真

5、可以将VHDL程序设计进行编译、优化、转换和综合后得到VHDL 网表文件（ C ）。

A. 编译器

B. 仿真器

C. 综合器

D. 适配器

练习二

一、填空题

1、最早颁布的VHDL的标准版本是IEEE-1076。

2、VHDL采用相对独立设计系统，因此对工程师对硬件电路知识了解程度的要求不高。

3、VHDL的程序结构特点是将一项设计实体分成内部和外部。

4、在数字电路中，普通的TTL门或CMOS门只有两个状态，即0 和1

5、符号<=的含义是传值。

二、选择题

1、下列硬件描述语言中最适合于描述门级电路的是（C）。

A. VHDL

B. Verilog HDL

C. ABEL

D. AHDL

2、综合时，VHDL源程序不需要依次下面哪个层次的转化（ B ）。

A. 行为级

B. 系统级

C. RTL级

D. 门级

3、受支持程度最高的硬件描述语言是（A）。

A. VHDL

B. ABEL

C. AHDL

D. SystemVerilog

4、三态门的输出状态不包括（D）。

A. 逻辑0

B. 逻辑1

C. 高阻态

D. 低阻态

5、下列哪个不是一个可综合的VHDL描述的最基本的逻辑结构中最不可缺少的三个部分（C）。

A.标准库说明

B. 实体

C. 配置

D. 结构体

练习三

一、填空题

1、实体主要用于描述实体与外部电路的接口。

2、类属参量以关键词GENERIC 引导一个类属参量表。

3、VHDL语言中的库分为IEEE库和STD库两类。

4、STD库包含了符合VHDL语言标准的两个标准程序包：STANDARD

TEXTIO

5 默认配置格式选择不包含块语句、元件的模块的构造体。

二、选择题

1、用于存放各个设计模块共享的数据类型、常数和子程序等（A）。

A. 程序包

B.库

C. 配置语句

D. 实体

2、结构体的描述方式不包括（C）。

A. 行为描述

B. 数据流描述

C. RTL描述

D. 结构化描述

3、IEEE标准程序包不包括（D）。

A. STD_LOGIC_1164

B. NUMERIC_BIT

C. NUMERIC_STD

D. TEXTIO

4、用于描述设计实体的内部构造及实体端口间的逻辑关系（B）。

A. 结构体

B. 实体

C. 进程

D. 子程序

5、VHDL的子程序类型有（B）。

A. 进程

B. 过程和函数

C. 配置

D. 程序包

练习四

一、填空题

1、VHDL语言文字主要包括.数值标识符。

2、数字系统设计中，常用的数据对象有常量变量信号。

3VHDL语言的数据类型包括标量型复合类型存取类型文件类型.

4、VHDL语言中预定义的整数范围为-2147 483 647~+2147 483 647

5、VHDL允许定义两种不同类型的数组，即限定性数组非限定性数组

二、选择题

1、VHDL语言数值型文字不包括（C ）。

A. 数字型

B. 字符串型

C. 整型

D. 位串型

2、VHDL实数型文字表达正确的是（ B ）。

A. 159E5

B. 34.633

C. 8#175#

D. 50pf

3、信号在中不能定义，只能使用（ D ）。

A. 程序包

B. 实体

C. 结构体

D.子程序

4、能够将标准逻辑位矢量类型转换成位矢量类型的转换函数是（ C ）。

A. TO_BITVECTOR

B. TO_STDLOGICVECTOR

C. TO_STDLOGIC

D. TO_BIT

5、VHDL语言的4类操作符中，哪个不完全是逻辑和算数操作的最基本的操作符的单元（D ）。

A. 逻辑操作符

B. 关系操作符

C. 算术操作符

D. 重载操作符

练习五

一、填空题

1、从执行顺序上划分，VHDL语言可以分为顺序语句并行语句两大类。

2、VHDL赋值语句由赋值目标赋值符号赋值源三个基本部分组成。

3、VHDL语言中的进程在运行时只存在两种状态：等待执行

4、子程序的结构包括子程序首子程序体

5、REPORT子句的默认输出字符SEVERITY子句的默认输出是错误等级。

二、选择题

1、下列语句中不属于流程控制语句的是（ B ）。

A. IF语句

B.ASSERT语句

C. LOOP语句

D. EXIT语句

2、IF语句的条件表达式中只能是（ A ）。

A. 关系运算操作和逻辑运算操作的组合

B. 关系运算操作和算术运算操作的组合

C. 算术运算操作和逻辑运算操作的组合

D. 逻辑运算操作和重载运算操作的组合

3、当前面所有条件句中的选择值未能完整覆盖CASE语句中表达式的取值时，最末一个条件句中必须使用关键字（ A ）。

A. OTHERS

B.EXIT

C. NULL

D. REPORT

4、LOOP循环语句的三种表达方式不包括（ C ）。

A. 单个LOOP语句

B. FOR_LOOP语句

C. UNTIL_LOOP语句

D. WHILE_LOOP语句

5、在仿真时出现致命错误而必须立即停止的错误等级是（D ）。

A. ERROR

B. WARNING

C. NOTE

D. FAILURE

练习六

一、填空题

1、PROCESS语句主要由进程说明部分顺序描述语句敏感信号参数表三部分组成。

2.CASE语句只能顺序语句使用而选择信号赋值语句可用并行语句。

3、元件例化语句中的接口表达式有名字关联方式和位置关联式两种方式。

4、设计从外部端口改变元件内部参数或结构规模的元件可以使用元件例化语句语句。

生成语句有两种不同的语句格式,分别为FOR语句结构和IF语句结构。

二、选择题

1、下列语句中，不属于并行语句的是（D ）。

A. PROCESS

B. PORT MAP

C. GENERATE

D. CASE

2、进程说明部分不允许定义（D ）。

A. 数据类型

B. 属性

C. 子程序

D. 信号

3、在一个使用了敏感表的进程中不能含有以下哪个语句（ A ）。

A. WAIT

B.LOOP

C. CASE

D. NEXT

4、表示端口映射的关键字是（ B ）。

A.GENERIC MAP

B. PORT MAP

C. GENERATE

D. COMPONENT

5、生成语句的组成部分中，在某些情况下不是必须的是（C ）。

A. 生成方式

B. 说明部分

C. 标号

D. 并行语句

编程题

1、分别使用Process语句、when-else语句和case-when语句完成3-8译码器的设计。

一、

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_ARITH.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY DECODER IS

PORT(A,B,C:IN STD_LOGIC;

Y:OUT BIT_VECTOR(7 DOWNTO 0));

END ENTITY DECODER;

ARCHITECTURE ART1 OF DECODER IS

SIGNAL SR:STD_LOGIC_VECTOR(2 DOWNTO 0);

BEGIN

SR<=C&B&A;

Y<=”00000001” SLL(CONV_INTEGER(SR));

END ARCHITECTURE ART1;

--Process语句

ARCHITECTURE ART2 OF DECODER IS

SIGNAL SR:STD_LOGIC_VECTOR(2 DOWNTO 0);

BEGIN

SR<=C&B&A;

PROCESS(SR) IS

BEGIN

Y<=(OTHERS=>?1?);

Y(CONV_INTEGER(SR))<=?1?;

END PROCESS;

END ARCHITECTURE ART2;

--when-else语句

ARCHITECTURE ART3 OF DECODER IS

SIGNAL SR:STD_LOGIC_VECTOR(2 DOWNTO 0);

BEGIN

SR<= C&B&A;

Y(0)<=?1? WHEN SR=”000” ELSE …0?;

Y(1)<=?1? WHEN SR=”001” ELSE …0?;

Y(2)<=?1? WHEN SR=”010” ELSE …0?;

Y(3)<=?1? WHEN SR=”011” ELSE …0?;

Y(4)<=?1? WHEN SR=”100” ELSE …0?;

Y(5)<=?1? WHEN SR=”101” ELSE …0?;

Y(6)<=?1? WHEN SR=”110” ELSE …0?;

Y(7)<=?1? WHEN SR=”111” ELSE …0?;

END ARCHITECTURE ART3;

--case-when语句

ARCHITECTURE ART4 OF DECODER IS

SIGNAL SR:STD_LOGIC_VECTOR(2 DOWNTO 0);

BEGIN

SR<= C&B&A;

PROCESS(SR) IS

BEGIN

CASE SR IS

WHEN “000”=>Y<=”00000001”;

WHEN “001”=>Y<=”00000010”;

WHEN “010”=>Y<=”00000100”;

WHEN “011”=>Y<=”00001000”;

WHEN “100”=>Y<=”00010000”;

WHEN “101”=>Y<=”00100000”;

WHEN “110”=>Y<=”01000000”;

WHEN “111”=>Y<=”10000000”;

WHEN OTHERS=>Y<=”00000000”;

END CASE;

END PROCESS;

END ARCHITECTURE ART4;

2、设计一个16位减法器，要求由4个并行进位的4位减法器串接而成。二、

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_ARITH.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT16 IS

PORT(CLR:IN STD_LOGIC;

DIN1,DIN2,DIN3,DIN4:IN STD_LOGIC_VECTOR(3 DOWNTO 0) ;

CNT1,CNT2,CNT3,CNT4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));

END ENTITY CNT10;

ARCHITECTURE ART OF CNT16 IS

BEGIN

PROCESS(DIN1,DIN2,DIN3,DIN4,CLR) IS

BEGIN

IF(CLR=?1? AND (DIN1=?0000? AND DIN2=?0000? AND DIN3=?0000? AND DIN4=?0000?)) THEN

{ CNT1<=?1111?;

CNT2<=?1111?;

CNT3<=?1111?;

CNT4<=?1111?};

ELSEIF(DIN4>?0000?)

{CNT1<=DIN1;

CNT2<=DIN2;

CNT3<=DIN3;

CNT4<=DIN4-1};

ELSEIF(DIN4=?0000? AND DIN3>?0000?)

{CNT1<=DIN1;

CNT2<=DIN2;

CNT3<=DIN3-1;

CNT4<=?1111?};

ELSEIF(DIN4=?0000? AND DIN3=?0000? AND DIN2>?0000?)

{CNT1<=DIN1;

CNT2<=DIN2-1;

CNT3<=?1111?;

CNT4<=?1111?};

ELSEIF(DIN4=?0000? AND DIN3=?0000? AND DIN2=?0000? AND DIN3>?0000?) {CNT1<=DIN1-1;

CNT2<=?1111?;

CNT3<=?1111?;

CNT4<=?1111?};

END IF;

END PROCESS;

END ARCHITECTURE ART;

3)<=?1? WHEN SR=”011” ELSE …0?;

Y(4)<=?1? WHEN SR=”100” ELSE …0?;

Y(5)<=?1? WHEN SR=”101” ELSE …0?;

Y(6)<=?1? WHEN SR=”110” ELSE …0?;

Y(7)<=?1? WHEN SR=”111” ELSE …0?;

END ARCHITECTURE ART3;

--case-when语句

ARCHITECTURE ART4 OF DECODER IS

SIGNAL SR:STD_LOGIC_VECTOR(2 DOWNTO 0);

BEGIN

SR<= C&B&A;

PROCESS(SR) IS

BEGIN

CASE SR IS

WHEN “000”=>Y<=”00000001”;

WHE N “001”=>Y<=”00000010”;

WHEN “010”=>Y<=”00000100”;

WHEN “011”=>Y<=”00001000”;

WHEN “100”=>Y<=”00010000”;

WHEN “101”=>Y<=”00100000”;

WHEN “110”=>Y<=”01000000”;

WHEN “111”=>Y<=”10000000”;

WHEN OTHERS=>Y<=”00000000”;

END CASE;

END PROCESS;

END ARCHITECTURE ART4;

二、

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_ARITH.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT16 IS

PORT(CLR:IN STD_LOGIC;

DIN1,DIN2,DIN3,DIN4:IN STD_LOGIC_VECTOR(3 DOWNTO 0) ;

CNT1,CNT2,CNT3,CNT4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));

END ENTITY CNT10;

ARCHITECTURE ART OF CNT16 IS

BEGIN

PROCESS(DIN1,DIN2,DIN3,DIN4,CLR) IS

BEGIN

IF(CLR=?1? AND (DIN1=?0000? AND DIN2=?0000? AND DIN3=?0000? AND DIN4=?0000?)) THEN

{ CNT1<=?1111?;

CNT2<=?1111?;

CNT3<=?1111?;

CNT4<=?1111?};

ELSEIF(DIN4>?0000?)

{CNT1<=DIN1;

CNT2<=DIN2;

CNT3<=DIN3;

CNT4<=DIN4-1};

ELSEIF(DIN4=?0000? AND DIN3>?0000?)

{CNT1<=DIN1;

CNT2<=DIN2;

CNT3<=DIN3-1;

CNT4<=?1111?};

ELSEIF(DIN4=?0000? AND DIN3=?0000? AND DIN2>?0000?)

{CNT1<=DIN1;

CNT2<=DIN2-1;

CNT3<=?1111?;

CNT4<=?1111?};

ELSEIF(DIN4=?0000? AND DIN3=?0000? AND DIN2=?0000? AND DIN3>?0000?) {CNT1<=DIN1-1;

CNT2<=?1111?;

CNT3<=?1111?;

CNT4<=?1111?};

END IF;

END PROCESS;

END ARCHITECTURE ART;

3)<=?1? WHEN SR=”011” ELSE …0?;

Y(4)<=?1? WHEN SR=”100” ELSE …0?;

Y(5)<=?1? WHEN SR=”101” ELSE …0?;

Y(6)<=?1? WHEN SR=”110” ELSE …0?;

Y(7)<=?1? WHEN SR=”111” ELSE …0?;

END ARCHITECTURE ART3;

--case-when语句

ARCHITECTURE ART4 OF DECODER IS

SIGNAL SR:STD_LOGIC_VECTOR(2 DOWNTO 0);

BEGIN

SR<= C&B&A;

PROCESS(SR) IS

BEGIN

CASE SR IS

WHEN “000”=>Y<=”00000001”;

WHEN “001”=>Y<=”00000010”;

WHEN “010”=>Y<=”00000100”;

WHEN “011”=>Y<=”00001000”;

WHEN “100”=>Y<=”00010000”;

WHEN “101”=>Y<=”00100000”;

WHEN “110”=>Y<=”01000000”;

WHEN “111”=>Y<=”10000000”;

WHEN OTHERS=>Y<=”00000000”;

END CASE;

END PROCESS;

END ARCHITECTURE ART4;

二、

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_ARITH.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT16 IS

PORT(CLR:IN STD_LOGIC;

DIN1,DIN2,DIN3,DIN4:IN STD_LOGIC_VECTOR(3 DOWNTO 0) ; CNT1,CNT2,CNT3,CNT4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END ENTITY CNT10;

ARCHITEC TURE

EDA课后答案

第一章 1-1 EDA技术与ASIC设计和FPGA开发有什么关系 P3~4 答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。 1-2与软件描述语言相比，VHDL有什么特点 P6 答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU 而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 1-3什么是综合有哪些类型综合在电子设计自动化中的地位是什么 P5 什么是综合答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 有哪些类型答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。 综合在电子设计自动化中的地位是什么答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 1-4在EDA技术中，自顶向下的设计方法的重要意义是什么 P7~10 答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5 IP在EDA技术的应用和发展中的意义是什么 P11~12 答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。

西安电子科技大学EDA实验报告

EDA大作业及实验报告

实验一：QUARTUS Ⅱ软件使用及组合电路设计仿真 实验目的： 学习QUARTUS Ⅱ软件的使用，掌握软件工程的建立，VHDL源文件的设计和波形仿真等基本内容； 实验内容： 1.四选一多路选择器的设计 首先利用QuartusⅡ完成4选1多路选择器的文本编辑输入(mux41a.vhd)和仿真测试等步骤，给出仿真波形。 步骤： （1）建立工作库文件夹和编辑设计文件； （2）创建工程； （3）编译前设置； （4）全程编译； （5）时序仿真； （6）应用RTL电路图观测器（可选择） 实验程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux41 IS PORT( S10:IN STD_LOGIC_VECTOR(1 DOWNTO 0); A,B,C,D:IN STD_LOGIC; Q:OUT STD_LOGIC ); END ENTITY mux41; ARCHITECTURE bhv OF mux41 IS BEGIN PROCESS(A,B,C,D,S10) BEGIN IF S10="00" THEN Q<=A; ELSIF S10="01" THEN Q<=B; ELSIF S10="10" THEN Q<=C; ELSE Q<=D; END IF; END PROCESS; END bhv; 波形仿真如图：

其中，分别设置A,B,C,D四个输入都为10.0ns的方波，其占空比分别为25%，50%，75%，90%以作为四种输入的区分，使能端s10以此输入00(即[0])，01(即[1])，10(即[2])，11(即[3])，可以观察到输出端Q依次输出分别为A,B,C,D。试验成功。 其RTL电路图为： 2.七段译码器程序设计仿真 2．1 原理：7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。本项实验很容易实现这一目的。例1作为7段BCD码译码器的设计，输出信号LED7S的7位分别接如实验图1数码管的7个段，高位在左，低位在右。例如当LED7S输出为"0010010" 时，数码管的7个段：g、f、e、d、c、b、a分别接0、0、1、0、0、1、0，实验中的数码管为共阳极的，接有低电平的段发亮，于是数码管显示“5”。 实验图1 数码管及其电路 2．2 实验内容：参考后面的七段译码器程序，在QUARTUS II上对以下程序进行编辑、编译、综

EDA习题

填空题： 1、一般将一个完整的VHDL程序称为 2、VHDL设计实体的基本结构由（）、（）、（）、（）和（）组成。 3、（）和（）是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。 4、根据VHDL语法规则，在VHDL程序中使用的文字、数据对象、数据类型都需要（）。 5、在VHDL中最常用的库是（）标准库，最常用的数据包是（）数据包。 6、VHDL的实体由（）部分和（）组成。 7、VHDL的实体声明部分指定了设计单元的（）或（），它是设计实体对外的一个通信 界面，是外界可以看到的部分。 8、VHDL的结构体用来描述实体的（）和（），它由VHDL语句构成，是外界看不到的 部分。 9、在VHDL的端口声明语句中，端口方向包括（）、（）、（）和（）。 10、VHDL的标识符名必须以（），后跟若干字母、数字或单个下划线构成，但最后不能为（） 11、VHDL的数据对象包括（）、（）和（），它们是用来存放各种类型数据的容器。 12、为信号赋初值的符号是（）；程序中，为变量赋值的符号是（），为信号赋值的符号是（） 13、VHDL的数据类型包括（）、（）、（）和（）。 14、在VHDL中，标准逻辑位数据有（）中逻辑值。 15、VHDL的操作符包括（）、（）、（）和（）四类。 选择题： 3、VHDL的设计实体可以被高层次的系统（），成为系统的一部分。 A、输入； B、输出； C、仿真； D、调用 4、VHDL常用的库是（）标准库。 A、IEEE； B、STD； C、WORK； D、PACKAGE 5、VHDL的实体声明部分用来指定设计单元的（） A、输入端口； B、输出端口； C、引脚； D、以上均可 6、一个设计实体可以拥有一个或多个（） A、设计实体； B、结构体； C、输入； D、输出 7、在VHDL的端口声明语句中，用（）声明端口为输入方向。 A、IN； B、OUT； C、INOUT； D、BUFFER 8、在VHDL的端口声明语句中，用（）声明端口为输出方向。 A、IN； B、OUT； C、INOUT； D、BUFFER 9、在VHDL的端口声明语句中，用（）声明端口为双向方向。 A、IN； B、OUT； C、INOUT； D、BUFFER 10、在VHDL的端口声明语句中，用（）声明端口为具有读功能的输出方向。 A、IN； B、OUT； C、INOUT； D、BUFFER 11、在VHDL中用（）来把特定的结构体关联一个确定的实体，为一个大型系统的设计提供管理和进行工程组织。 A、输入； B、输出； C、综合； D、配置 12、在VHDL中，45_234_278属于（）文字。 A、整数； B、以数制基数表示的； C、实数； D、物理量 13、在VHDL中，88_670．551_278属于（）文字。 A、整数； B、以数制基数表示的； C、实数； D、物理量 14、在VHDL中，16#FE# 属于（）文字。

EDA实训心得体会

EDA实训心得体会 经过一周的EDA实训，我也基本掌握了这个软件的使用方法，也体会到了这款软件的实用性。如下是给大家的EDA实训心得体会，希望对大家有所作用。 大三时候开始了专业课的学习，其中EDA就是要学的一门专业课，课程刚开始的时候，对EDA技术很陌生，也感到很茫然，也非常没有信心，当接触到可编程器件的时候，看到大家同样感到很迷惘。首先，通过对这门课程相关理论的学习，我掌握了EDA的一些基本的的知识，现代电子产品的性能越来越高，复杂度越来越大，更新步伐也越来越快。实现这种进步的主要原因就是微电子技术和电子技术的发展。前者以微细加工技术为代表，目前已进入超深亚微米阶段，可以在几平方厘米的芯片上集成几千万个晶体管；后者的核心就是电子设计自动化EDA（Electronic Design Automatic）技术,由于本门课程是一门硬件学习课程，所以实验必不可少。通过课程最后实验，我体会一些VHDL语言相对于其他编程语言的特点。 在接触VHDL语言之前，我已经学习了C语言，汇编语言，而相对于这些语言的学习，VHDL 具有明显的特点。这不仅仅是由于VHDL 作为一种硬件描述语言的学习需要了解较多的数字逻辑方面的硬件 电路知识，包括目标芯片基本结构方面的知识更重要的是由于VHDL 描述的对象始终是客观的电路系统。由于电路系统内部的子系统乃至

部分元器件的工作状态和工作方式可以是相互独立、互不相关的，也可以是互为因果的。这表明，在任一时刻，电路系统可以有许多相关和不相关的事件同时并行发生。因此，任何复杂的程序在一个单CPU 的计算机中的运行，永远是单向和一维的。因而程序设计者也几乎只需以一维的思维模式就可以编程和工作了。 在学习的过程中，我深深体会到，学习不单单要将理论知识学扎实了，更重要的是实际动手操作能力，学完了课本知识，我并没有觉得自己有多大的提高，感觉学到的很没用，我们现在学到的还很少，只是编写一些简单的程序。相反的，每次做完实验之后，都会感觉自己收获不少，每次都会有问题，因此，我认为在老师今后的教学当中，应当更加注重动手实验，把理论与实践很好的结合起来，才能使同学融会贯通。现在感觉到对这门课还只有很少的认识，所以希望很认真的续下去。 短暂的一周实训已经过去了，对于我来说这一周的实训赋予了我太多实用的东西了，不仅让我更深层次的对课本的理论知识深入了理解，而且还让我对分析事物的逻辑思维能力得到了锻炼，提高了实际动手能力，下面谈一下就这一周实训中我自己的一些心得体会。一周的实训已经过去了，我们在老师提供的实践平台上通过自己的实践学到了很多课本上学不到的宝贵东西，熟悉了对Quartus Ⅱ软件的一般项目的操作和学到了处理简单问题的基本方法，更重要的是掌握

《EDA技术及应用》全套教学教案

单元一教学设计 教学内容： 单元一EDA技术 学习任务1 EDA技术 一、认识课程 二、认识EDA技术 三、认识EDA技术的基本特征 学习任务2 可编程逻辑器件芯片 一、认识可编程逻辑器件 二、CPLD基本结构 三、FPGA基本结构 四、Altera公司的可编程逻辑器件汇报总结 评价与考核

教学设计与建议 教学设计：通过学习和查阅资料了解EDA技术，了解EDA技术的基本特征，并熟悉可编程逻辑器件的种类。了解CPLD和FPGA基本结构，熟悉 Altera公司的可编程逻辑器件。 教学建议：建议学生查找EDA技术发展与可编程逻辑器件应用相关资料，进行总结制作PPT,并进行汇报。 知识目标： 1．了解EDA技术 2．了解EDA技术的基本特征 3．了解可编程逻辑器件的种类 4．了解CPLD基本结构 5．了解FPGA基本结构 6．了解Altera公司的可编程逻辑器件 教学重点及难点： 教学重点：可编程逻辑器件种类 教学难点：熟悉Altera公司的可编程逻辑器件 教学载体与资源： 教学资源：教材、PPT、实训室、多媒体设备。 教学方法建议： 讲授与讨论相结合，查阅资料总结汇报。 教学过程： 1.下达任务和要求 2. 教师带领学生共同解析任务 3.学生展开讨论

4.学生查阅资料 5. 总结汇报 考核评价： 1．根据知识掌握情况评价 2．根据资料查找能力和小组汇报情况评价 教学板书： 任务1：EDA技术 认识课程 1．EDA技术是什么？ 2．为什么学习EDA技术？ 3．EDA技术学什么？ 4．EDA技术怎么学？ 相关知识 1．认识EDA技术 EDA（Electronic Design Automation，电子设计自动化）技术是帮助电子设计工程师在计算机上完成电路的功能设计、逻辑设计、性能分析、时序测试直至PCB（印制电路板）的自动设计等。 2．认识EDA技术的基本特征 （1）“自顶向下”设计方法 （2）硬件描述语言 （3）逻辑综合和优化 （4）开放性和标准化 （5）库的引入

1《EDA技术》习题集---单选题及答案

《EDA技术》习题集---单选题 1.Protel是用于（）的设计软件。 A.电气工程 B.电子线路 C.机械工程 D.建筑工程 2.Protel原理图文件的格式为（）。 A.*.Schlib B.*.SchDoc C.*.Sch D.*.Sdf 3.Protel原理图设计工具栏共有（）个。 A. 5 B. 6 C. 7 D. 8 4.执行（）命令操作，元器件按水平中心线对齐。 A.Center B.Distribute Horizontally C.Center Horizontal D.Horizontal 5.执行（）命令操作，元器件按垂直均匀分布。 A.Vertically B.Distribute Vertically C.Center Vertically D.Distribute 6.执行（）命令操作，元器件按顶端对齐。 A.Align Right B.Align Top C.Align Left D.Align Bottom 7.执行( )命令操作,元器件按低端对齐. A. Align Right B.Align Top C.Align Left D.Align Bottom 8.执行( )命令操作,元器件按左端对齐. Ａ.Align Right B.Align Top C.Align Left D.Align Bottom风嗯 9.执行( )命令操作,元气件按右端对齐. A.Align Right B.Align Top C.Align Left D.Align Bottom 10.原理图设计时,按下( )可使元气件旋转90°。 A.回车键 B.空格键 C.X键 D.Y键

EDA实训内容-实验报告

一、课程设计的内容 1、学习EDA仿真技术，并使用Multisim仿真软件完成指定训练内容。 2、学习SOPC技术，并在FPGA上完成相关内容，掌握和理解SOPC的真正内涵。 3、通过学习了解Synopsys软件，掌握IC设计基础。 二、课程设计的要求与数据 1、严格按照分组情况进行实训； 2、完成指定的设计任务； 3、相关设计数据要填入指定表格； 4、课程设计的报告严格按照学校指定格式执行； 5、实训期间不得迟到早退，否则将严肃处理。 三、课程设计应完成的工作 1、学习Multisim仿真软件，并完成以下设计任务： Lab1-4必做，Lab5-9选做任意数量。 2、学习SOPC技术，并完成以下设计任务： Task1-4选作一题，Task5必做。 3、学习IC设计技术基础，并完成以下设计任务： Synopsys IC设计基础，主要学习linux基本操作，IC设计基本流程，概念，完成Design Compiler综合工具实验。 四、课程设计进程安排

五、各实验相关内容和结果。 A、SOPC技术运用 SOPC技术运用这一实验要求完成的是task5和选做task1-4中的一个，这里选择的是task1. A1、Task5主要是学习创建Nios2系统和通过利用Nios开发板熟悉软件设计流程。在软件设计流程时，改Buttons的值为0xe后点击resume运行if语句后variables的值将会改变，如图示： 这里附上Nios2的原理图： A2、Task1主要完成对数据存储和读取电路的设计，这里数据存储和读取电路以一个双端口SRAM 为中心，用二进制计数器产生存取地址、以十进制计数器产生欲存储的数据，读出的数据经过LED 七段译码，送LED 数码管显示。具体内容是用一个4 位二进制计数器产生存取地址；以一个 4位的十进制计数器产生欲存储的数据；读出的数据自然也是一个4位的十进制数，将它送给七段数码管显示出来。这里我门主要设计4位的十进制计数器和4位的二进制计数器以及七段LED显示译码器LEDSP，这里要采用16×4bit的异步双端口SRAM模块DSRAM4而库里边的lpm. lpm_componets在这里边出了些问题，所以直接从Quartus的库里边直接找lpm_ram_dp模块。 这里附上数据存储和读取电路的原理图：

eda技术的应用及发展

EDA技术的应用 摘要：随着科技的不断进步与发展，EDA （Electronic Design Automation）即电子设计自动化技术与我们的生活的交集越来越密切。随着微电子技术和计算机技术的不断发展，在涉及通信、国防、航天、工业自动化、仪器仪表等领域工作中，ＥＤＡ技术的含量以惊人的速度上升，从而使它成为当今电子技术发展的前沿之一。本文简单的介绍EDA技术的发展应用及在未来的发展。 关键字：EDA,技术，应用， Abstract：With the advancement and development of technology,( Electronic Design Automation ) electronic design automation technology and our life is more and more close intersection. With microelectronic technology and the continuous development of computer technology, communication, national defense, involved in aerospace, industrial automation, instrumentation and other areas of work, EDA technical content is increasing at an alarming speed, so as to make it become the forefront of the development of electronic technology. This paper briefly introduced the development of EDA technology, application, and the future. Key world: EDA ,development , 一、前言 1·随着微电子技术和计算机技术的不断发展，在涉及通信、国防、航天、工业自动化、仪器仪表等领域工作中，ＥＤＡ技术的含量以惊人的速度上升，从而使它成为当今电子技术发展的前沿之一。现代电子产品的性能提高、集成度和精密度不断的增加，电子产品更新换代的节奏越来越快。采用传统的电子设计方法设计电路越来越困难，EDA 技术提高了电路的设计效率和可靠性，减少了劳动强度，给电子系统设计带来了革命性的变化。 2·EDA：EDA是电子设计自动化（Electronic Design Automation）缩写，是90年代初从CAD（计算机辅助设计）、CAM（计算机辅助制造）、CAT（计算机辅助测试）和CAE（计算机辅助工程）的概念发展而来的。EDA技术是以计算机为工具，根据硬件描述语言HDL（Hardware Description language）完成的设计

EDA习题

第一章绪论 作业 1、EDA的英文全称是什么？EDA的中文含义是什么？ 答：EDA的英文全称是Electronic Design Automation；中文含义是电子设计自动化。 5、FPGA和CPLD各包含几个基本组成部分？ 答：FPGA和CPLD均包含三个部分：可编程逻辑单元阵列、可编程互连、可编程I/O单元。CPLD内部的可编程逻辑单元以乘积项阵列为主，而FPGA内部采用LUT加寄存器结构。 6、FPGA和CPLD各有什么特点？二者在存储逻辑信息方面有什么区别？在实际使用中，在什么情况下选用CPLD？在什么情况下选用FPGA？ 答：特点：CPLD内部的可编程逻辑单元以乘积项阵列为主，触发器数量相对FPGA要少，规模和复杂度较低。FPGA内部采用LUT加寄存器结构，触发器数量多，规模和复杂度较高。 在存储逻辑信息方面，CPLD主要采用PROM存储信息；FPGA主要采用SRAM存储信息。 在实际使用中，一般规模逻辑设计，以控制功能为主的情况下优先选用CPLD。对于复杂逻辑设计，需要存储大量数据的情况下优先选用FPGA。 10、对于目标器件为FPGA/CPLD的VHDL设计，其工程设计包括几个主要步骤？每步的结果是什么？ 答：主要设计步骤：（1）设计输入：采用HDL语言、原理图、状态图等方式，结果为设计的源代码。（2）逻辑综合：将RTL级描述转换为优化过的具有特定工艺的门级实现，产生网表文件。 （3）目标器件的布线/适配：将综合器产生的网表文件映射到目标器件中，产生最终的下载文件。（4）目标器件的编程/下载，得到具有特定功能的电路。 （5）硬件仿真、测试， 11、名称解释 逻辑综合、逻辑适配、行为仿真、功能仿真、时序仿真 答：逻辑综合：将RTL级描述转换为优化过的具有特定工艺的门级实现，即网表文件。 逻辑适配：将综合器产生的网表文件映射到目标器件中，产生最终的下载文件。 行为仿真：将源程序直接送到VHDL仿真器中所进行的仿真。 功能仿真：将综合后的网表文件送到VHDL仿真器中所进行的仿真。 时序仿真：将适配器产生的网表文件送到VHDL仿真器中所进行的仿真。 习题 CAA：计算机辅助分析 CAD：计算机辅助设计 CAE：计算机辅助工程 EDA：电子设计自动化 SOC：片上系统 SOPC：片上可编程系统 HDL：硬件描述语言 VHDL：超高速集成电路硬件描述语言 PLD：可编程逻辑器件

EDA实验报告

EDA 实验报告 实验一：组合电路的设计 实验内容是对2选1多路选择器VHDL 设计，它的程序如下： ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ; END ARCHITECTURE one ; Mux21a 仿真波形图 以上便是2选1多路选择器的VHDL 完整描述，即可以看成一个元件mux21a 。mux21a 实体是描述对应的逻辑图或者器件图，图中a 和b 分别是两个数据输入端的端口名，s 为通道选择控制信号输入端的端口名，y 为输出端的端口名。Mux21a 结构体可以看成是元件的内部电路图。最后是对仿真得出的mux21a 仿真波形图。 Mux21a 实体 Mux21a 结构体

实验二：时序电路的设计 实验内容D 触发器的VHDL 语言描述，它的程序如下： LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS BEGIN PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK = '1' THEN Q <= D ; END IF; END PROCESS ; END bhv; D 触发器的仿真波形图 最简单并最具代表性的时序电路是D 触发器，它是现代可编程ASIC 设计中最基本的时序元件和底层元件。D 触发器的描述包含了VHDL 对时序电路的最基本和典型的表达方式，同时也包含了VHDL 中许多最具特色的语言现象。D 触发器元件如上图所示，其在max+plus2的仿真得出上面的波形 D 触发器

EDA练习题

第一章 一、填空题 1、目前，应用最为广泛的可编程逻辑器件是CPLD和FPGA 。 2、第三方EDA工具中，逻辑综合性能最好的是Synplify,仿真功能最强大的是ModelSim。 3、数据处理子系统主要由存储器、运算器、数据选择器等功能电路组成。 4、数字系统设计的方法有模块设计法、自顶向下设计法和自底向上设计法等。 5、VHDL工程设计流程主要包括设计系统任务分析，确定逻辑算法，确立系统及子系统模型，系统（或模块）逻辑描述，逻辑电路级设计及系统仿真，系统的物理实现等步骤。 二、选择题 1、CPLD/FPGA最显著的特点不包括（B ）。 A. 高集成度 B.可移植性 C. 高速度 D. 高可靠性 2、下列硬件描述语言中成为IEEE标准的是（A ）。 A. VHDL B. ABEL C. System Verilog D. System C 3、数字系统设计的全过程不包括（ D ）。 A. 系统级 B. 电路级 C. 物理级 D. RTL级 4、将VHDL程序直接送入VHDL仿真器，只根据VHDL的语义对VHDL所 描述的内容进行仿真，这种仿真方式称为（A ）。 A. 行为仿真 B. 功能仿真 C.时序仿真 D. 门级仿真 5、可以将VHDL程序设计进行编译、优化、转换和综合后得到VHDL 网表文件（ C ）。 A. 编译器 B. 仿真器 C. 综合器 D. 适配器

练习二 一、填空题 1、最早颁布的VHDL的标准版本是IEEE-1076。 2、VHDL采用相对独立设计系统，因此对工程师对硬件电路知识了解程度的要求不高。 3、VHDL的程序结构特点是将一项设计实体分成内部和外部。 4、在数字电路中，普通的TTL门或CMOS门只有两个状态，即0 和1 5、符号<=的含义是传值。 二、选择题 1、下列硬件描述语言中最适合于描述门级电路的是（C）。 A. VHDL B. Verilog HDL C. ABEL D. AHDL 2、综合时，VHDL源程序不需要依次下面哪个层次的转化（ B ）。 A. 行为级 B. 系统级 C. RTL级 D. 门级 3、受支持程度最高的硬件描述语言是（A）。 A. VHDL B. ABEL C. AHDL D. SystemVerilog 4、三态门的输出状态不包括（D）。 A. 逻辑0 B. 逻辑1 C. 高阻态 D. 低阻态 5、下列哪个不是一个可综合的VHDL描述的最基本的逻辑结构中最不可缺少的三个部分（C）。 A.标准库说明 B. 实体 C. 配置 D. 结构体 练习三 一、填空题 1、实体主要用于描述实体与外部电路的接口。 2、类属参量以关键词GENERIC 引导一个类属参量表。 3、VHDL语言中的库分为IEEE库和STD库两类。 4、STD库包含了符合VHDL语言标准的两个标准程序包：STANDARD TEXTIO 5 默认配置格式选择不包含块语句、元件的模块的构造体。

EDA技术及指导应用实训报告材料

电子科技大学信息科技学院《EDA技术及应用》实训报告 学号1252100301 姓名 指导教师：覃琴 2014年4 月29 日

实训题目：数字日历电路 1 系统设计 1.1 设计要求 1.1.1 设计任务 （1）用Verilog HDL语言设计出能够在EDA实训仪的I/O设备和PLD芯片实现的数字日历。 （2）数字日历能够显示年、月、日、时、分和秒。 （3）用EDA实训仪上的8只八段数码管分两屏分别显示年、月、日和时、分、秒，即在一定时间段显示年、月、日（如20140101），然后在另一时间段显示时、分、秒（如010101099），两个时间段能自动倒换。 （4）数字日历具有复位和校准年、月、日、时、分、秒的按钮，但校年和校时同用一个按钮，即在显示年、月、日时用此按钮校年，在显示时、分、秒时则用此按钮校时。 （5）体现创新部分 1.1.2 性能指标要求 1）数字电路能够在一定的时间显示切换的功能，并且能手动校准年月日和时分秒 2）具有复位和进位的功能 3）能起到提示的作用，如闹钟或亮彩灯等。 1.2 设计思路及设计框图 1.2.1设计思路 如图1.2.2所示 1） EDA实训箱上的功能有限，可以用到的有8支数码管和12个lED灯。年、月、日和时、分、秒可以通过数码管显示，年月日和时分秒的切换可以通过拨动开关控制，校正可以通过按键实现。 2）输入的秒脉冲由DEA实训仪上的20MHZ晶振经过分频得到，秒脉冲经过60分频后产生1分钟脉冲信号，在经过60分频后产生1小时的脉冲信号，最后进行24分频，得到1天的脉冲送24进制的 cout输出。在将两个60分频和一个24分频的输出送到送到数码管的译码器输入端，得到24小时的计时显示结果。由此得到数字日历的计时器模块。

EDA技术应用及发展前景介绍

EDA技术应用及发展前景介绍 EDA技术应用及发展前景介绍 电子设计技术的核心就是EDA技术，EDA是指以计算机为工作平台，融合应用电子技术、计算机技术、智能化技术最新成果而研制成的电子CAD通用软件包，主要能辅助进行三方面的设计工作，即IC设计、电子电路设计和PCB设计。EDA技术已有30年的发展历程，大致可分为三个阶段。70年代为计算机辅助设计(CAD)阶段，人们开始用计算机辅助进行IC版图编辑、PCB布局布线，取代了手工操作。80年代为计算机辅助工程(CAE)阶段。与CAD相比，CAE除了有纯粹的图形绘制功能外，又增加了电路功能设计和结构设计，并且通过电气连接网络表将两者结合在一起，实现了工程设计。CAE的主要功能是：原理图输入，逻辑仿真，电路分析，自动布局布线，PCB后分析。90年代为电子系统设计自动化(EDA)阶段。 一、EDA技术的基本特征 EDA代表了当今电子设计技术的最新发展方向，它的基本特征是：设计人员按照“自顶向下”的设计方法，对整个系统进行方案设计和功能划分，系统的关键电路用一片或几片专用集成电路（ASIC）实现，然后采用硬件描述语言（HDL）完成系统行为级设计，最后通过综合器和适配器生成最终的目标器件，这样的设计方法被称为高层次的电子设计方法。下面介绍与EDA基本特征有关的几个概念。 1．“自顶向下”的设计方法10年前，电子设计的基本思路还是选用标准集成电路“自底向上”地构造出一个新的系统，这样的设计方法就如同一砖一瓦建造金字塔，不仅效率低、成本高而且容易出错。 高层次设计是一种“自顶向下”的全新设计方法，这种设计方法首先从系统设计入手，在顶层进行功能方框图的划分和结构设计。在方框图一级进行仿真、纠错，并用硬件描述语言对高层次的系统行为进行描述，在系统一级进行验证。然后，用综合优化工具生成具体门电路的网络表，其对应的物理实现级可以是印刷电路板或专用集成电路。由于设计的主要仿真和调试过程是在高层次上完成的，这既有利于早期发现结构设计上的错误，避免设计工作的浪费，又减少了逻辑功能仿真的工作量，提高了设计的一次成功率。 2．ASIC设计现代电子产品的复杂度日益提高，一个电子系统可能由数万个中小规模集成电路构成，这就带来了体积大、功耗大、可靠性差的问题。解决这一问题的有效方法就是采用ASIC芯片进行设计。ASIC按照设计方法的不同可分为全定制ASIC、半定制ASIC和可编程ASIC（也称为可编程逻辑器件）。 设计全定制ASIC芯片时，设计师要定义芯片上所有晶体管的几何图形和工艺规则，最后将设计结果交由IC厂家去进行掩模制造，做出产品。这种设计方法的优点是芯片可以获得最优的性能，即面积利用率高、速度快、功耗低，而缺点是开发周期长，费用高，只适合

EDA练习题

选择题 以下对EDA的描述中,不正确的是 D (A)EDA是 Electronic Design Automation 的缩写 (B)EDA技术是当前利用硬件描述语言在计算机的辅助下完成硬件电路设 计的主流技术 (C)EDA技术融合了大规模集成电路设计,制造,版图设计,测试,封装等多 种技术,几乎涉及了集成电路产业的各个环节. (D)EDA技术的应用对象不包含PCB板 2. 最常用的时钟上升沿检测语句A。 (A) clock’ EVENT AND clock=’1’’ (B) clock=’1 (C) NOT clock’ STABLE AND clock=’1’ (D) 以上答案都不对3．VHDL程序中注释符是D (A)？ (B) ； (C)! (D)- - 4. 以下对进程语句的描述中,不正确的是 C (A) 进程是一个无限循环语句 (B) 进程靠敏感信号的跳变启动 (C) 进程语句可以嵌套 (D)进程中的顺序语句在执行时具有顺序/并行运行双重性 5. 子程序中的语句为 A (A)顺序语句 (B)并行语句 (C)顺序并行均可 (D)函数为并行，过程为顺序6．从状态机的信号输出方式上分，有A状态机。 (A) Moore型和Mealy型 (B) 顺序编码和一位热码编码状态机 (C) 符号化和确定状态编码状态机 (D) 以上答案都不对 7. 不完整的条件语句描述会产生 B 逻辑电路单元。 (A)组合 (B)时序 (C)状态机 (D)非法8．以下数据类型,不是定义在STD库中的是D。 (A) STD_LOGIC (B) BOOLEAN (C) BIT (D) CHARACTER 9．下列端口模式使用时，为避免线与，需与三态门结合的是B (A) IN (B) INOUT (C) OUT (D) BUFFER 10．以下是VHDL的设计库的是 D (A)IEEE (B) STD (C) WORK (D)VITAL 判断题 1. 文件名区分大小写。（错） 2. 进程语句中必须有敏感信号表。（对） 3．设计实体=实体+结构体。（对）

EDA实训过程及心得

实训过程及心得 短暂的三周实训已经过去了，对于我来说这三周的实训赋予了我太多实用的东西了，不仅让我更深层次的对课本的理论知识深入了理解，而且还让我对分析事物的逻辑思维能力得到了锻炼，提高了实际动手能力，下面谈一下就这三周具体的实训过程及我自己的一些心得体会。 “实践永远是检验真理的唯一标准”，只有把理论真正的付诸于具体的实践过程中才能得到自己所想要的东西。我们这次实训的主要是EDA课程，EDA全称：Electronic Design Automation( 电子设计自动化)，这门课程是本学年新开的课程而且以前也从未接触过这门课目，所以，初学这门课程难免有些吃力。这几周实训是通过EDA （Quartus Ⅱ）软件上机练习实习程序，Quartus Ⅱ软件虽然以前上课接触过几次，懂得一些基本知识，但具体操作起来还是不怎么熟练，软件大多的功能还没弄明白。这次实训是编译课本上的“出租车计费程序、交通灯控制“两个程序，老师对我们给我们提出的要求是：弄明白两个源程序的内在逻辑关系、对两个程序进行时序仿真、通过各个板块画出最后两个程序的总逻辑图还有就是锁定芯片管脚。由于以前接触Quartus Ⅱ软件比较少，所以，有时候就给这次的实训带来了一些困难。比如说对实训程序进行时序仿真观察波形，如果不设置合理的仿真开始、结束时间和合理的仿真波形周期等等就不会得到想要的输入输出信号波形。还有就是在解读两个程序时遇到了很多问题，

比如说，在出租车计费的进程中的定义的a、b、aa三个变量不知道在程序里具体代表的是什么含义就无法读懂这三个变量在这个小模块所组合在一起的在整个大程序中起到的作用，进而也就看不懂整个程序。所以，要想把整个大程序完全的读懂一定要把各个小的细节都彻底的要弄明白。其次就是在最后的锁定芯片管脚的时候不确定是应该锁定哪些管脚，看课本也找不到自己要的答案，课堂笔记上记得也不全，困扰了我好长时间，最后在老师和同学的帮助下终于锁定了芯片管脚。这两个是我在实习中遇到的两个比较大的问题，其他的还遇到了很多其他的小问题。例如，输入完整个程序在对程序进行检验的时候对出现的一些小错误经常会找不到错误的所在，进而影响了下一个操作步骤。另外还有几次在建立工程项目名字和保存程序的名字的时候总是与程序中实体的名字不相符导致程序不能正常使用，与课本的理论知识相背驰。在最后结束完实训的时候自己总结了一下在实训中遇到的诸多问题，最终的原因还是课本的理论知识掌握的不扎实使我在实训的过程中出现了一些本不应该出现的错误，给自己带来了一些障碍和麻烦。至此，本次的实训也告一段落。 以上是这三周实训的具体过程和在实训训过程中遇到的一些困难，下面是我这三周实训下来的一些心得体会。 三周的实训已经过去了，我们在老师提供的实践平台上通过自己的实践学到了很多课本上学不到的宝贵东西，熟悉了对Quartus Ⅱ软件的一般项目的操作和学到了处理简单问题的基本方法，更重要的是

EDA复习题.doc

《电子设计自动化》复习题 一．选择题 1．大规模可编程器件主要有FPGA、 CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是 _____C__。 A. CPLD 即是现场可编程逻辑器件的英文简称； B. CPLD 是基于查找表结构的可编程逻辑器件； C. 早期的 CPLD是从 GAL的结构扩展而来； D. 在 Altera公司生产的器件中，FLEX10K 系列属 CPLD结构； 2．综合是 EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，___C______是错误的。 A.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的 网表文件； B.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并 且这种映射关系不是唯一的； C.综合是纯软件的转换过程，与器件硬件结构无关； D.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。 3． IP 核在 EDA技术和开发中具有十分重要的地位，IP 分软 IP 、固 IP 、硬 IP ；下列所描述的 IP 核中，对于硬 IP 的正确描述为 _____B_____。 A.提供用 VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路； B.提供设计的最总产品 ---- 掩膜； C.以网表文件的形式提交用户，完成了综合的功能块； D.都不是。 4．下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的___B___。 A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计； B.原理图输入设计方法无法对电路进行功能描述； C.原理图输入设计方法一般是一种自底向上的设计方法； D.原理图输入设计方法也可进行层次化设计。 5．嵌套使用IF 语句，其综合结果可实现_____A___。 A.带优先级且条件相与的逻辑电路； B.条件相或的逻辑电路； C.三态控制电路； D.双向控制电路。 6．电子系统设计优化，主要考虑提高资源利用率减少功耗----即面积优化，以及提高运行

EDA实训万年历

《EDA技术与应用》实训报告指导教师:

实训题目：数字日历 1. 系统设计 1.1 设计要求 1.1.1 设计任务： 设计一个数字日历电路 1.1.2 技术要求： ⑴用Verilog HDL 语言设计一个数字日历。 ⑵数字日历能正确显示年、月、日、时、分和秒。 ⑶通过开关分别控制对年、月、日或时、分、秒校对及自动切换、，并且运用 按钮对年、月、日或时、分、秒校对。 ⑷通过按钮对数码管全部清零。 ⑸拓展功能：添加时钟闹钟功能，并通过LED管显示。 1.2 方案比较: 由于这次实验用到的仪器是EDA实训仪，数码管个数只有八个，因此不能同时显示年、月、日、时、分、秒。但是实训仪的LED管只有12个，因 此在拓展功能时12 小时做一个周期的整点记时显示。在多次的测试和修改 后，得到此最好方案。 1.3 方案论证 1.3.1 总体思路： 通过EDA S程的学习，可知运用Verilog HDL语言设计一个数字日历 括计时器模块（jsq60、j sq24 ）、年月日模块（nyr2009）、控制模块 （conr）、校时选择模块（mux_4、显示选择模块（mux_16和闹钟定时模块 （LED1）、闹钟灯模块（nzd）;然后将各个模块连接起来画成原理图再下载 到实训仪上，调节开关及按钮来实现数字日历的功能。 1.3.2 设计方案： 总原理图如下：

2 ?各个模块程序的设计 （1）设计一个分频器进行20MHz分频得到实训所需的1Hz的频率 分析：这是个20MHZ寸钟的分频器，将原来EDA实训仪提供的频率为20MHZ 的时钟转换成频率1HZ的时钟，然后输出到有需要的端口，触发模块起作用。 ⑵分别设计一个能显示年月日和时分秒的程序 校准年月日和秒分时的原理图如下： 分析：①当k=0时，开关j1,j2,j3校秒时分然后将信号分别送到jsq24模块的jm（校秒）、jf （校分）、js （校时）。 ②当k=1时，开关j1,j2,j3校年月日然后将信号分别送到nyr2009模块的jr（校日）、jy （校月）、jn （校年）。 计算年月日的模块如下： FIHI Ilk m ■!：! 下町nr TUT TFT) H'j 31 , mzitc' FIH iOS H＜匚; rm c 计七匚― H ?- i-im LTJ rn ?■ FIM Cl | r-NLCs' M'l t Fl处i/l FIW反

数字日历电路设计EDA实训

成绩 批阅教师 日期 桂林电子科技大学 实训报告 2016-2017学年第1学期 学院海洋信息工程学院 课程EDA综合实训 姓名钟朝林

学号 1416030218 指导老师覃琴 日期2016/12/29 实训题目：数字日历电路的设计 1 概述 1.1 设计要求 1.1.1 设计任务 设计并制作一台数字日历。 1.1.2 性能指标要求 ①用EDA实训仪的I/O设备和PLD芯片实现数字日历的设计。 ②数字日历能够显示年、月、日、时、分和秒。 ③用EDA实训仪上的8只八段数码管分两屏分别显示年、月、日和时、分、秒，即在一定时间段内显示年、月、日（如20080101），然后在另一时间段内显示时、分、秒（如00123625），两个时间段能自动倒换。 ④数字日历具有复位和校准年、月、日、时、分、秒的按钮，但校年和校时同用一个按钮，即在显示年、月、日时用此按钮校年，在显示时、分、秒时则用此按钮校时，依此类推。 1.2 总体设计基本原理及框图 1.2.1 基本原理 日历主要由年月日模块、时分秒模块、控制模块、显示模块、校时模块组成。采 用3个公用按钮j1、j2、和j3完成时分秒或年月日的校时，用8只七段数码管分 时完成时分秒或年月日的显示。设计电路的计时器模块（jsq24）用于完成一天 的24小时计时；年月日模块接收计时器模块送来的“天”脉冲进行计数，得到 日月年的显示结果，控制模块产生控制信号k，控制数码显示器显示年月日，还 是时分秒，或者自动轮流显示；校时选择模块在k信号的控制下，选择将j1、j2 和j3这3个校时按钮产生的信号是送到计时器模块的校秒、校分和校时输入端， 还是送到年月日模块的校天、校月、校年输入端；显示选择模块在k信号的控制 下，选择是将计时器模块的时、分、秒状态信号，还是将年月日模块的年、月、 日状态信号送到数码管显示器显示。 1.2.2 总体框图