数字系统设计技术实验指导书
Experiment 2 Designing Number Comparer
实验目的： 熟悉QuartusII 的开发环境
熟练掌握编程开发流程 学习VHDL 的基本语法 学习VHDL 编程设计
实验内容：数值比较器设计
实验要求：熟练掌握QuartusII 开发环境下对可编程逻辑器件进行程序化设计的整套流程
设计输入使用插入模板
（Insert Template ）
在QuartusII 开发环境下对设计程序进行时序仿真
将生成的配置文件下载到实验板，进行最终的实物测试验证
实验原理：根据两位二进制数的大小得到对应的比较结果，其电路示意图及电路特性表为：
比较器特性表
比较器电路示意图
实验报告内容要求：
（1） 实验目的；
（2） 实验内容； （3） 实验要求； （4） 实验原理； （5） 程序编写； （6） 程序编译（首先选择器件具体型号）； （7） 功能仿真和芯片时序仿真； （8） 芯片引脚设定； （9） 适配下载结果及结论。 Number
Comparer
A(3..0) B(3..0)
In_s In_l In_e
Yl Ye
Ys Y
Experiment 3 Designing 8 to1-Multiplxer
实验目的：熟悉QuartusII的开发环境
熟练掌握编程开发流程
学习VHDL的基本语法
学习VHDL编程设计
实验内容：八选一数据选择器设计。
实验要求：熟练掌握QuartusII开发环境下对可编程逻辑器件进行程序化设计的整套流程设计输入使用插入模板（Insert Template）
在QuartusII开发环境下对设计程序进行时序仿真
将生成的配置文件下载到实验板，进行最终的实物测试验证
实验原理：
电路功能表及其电路外部符号如下：
电路功能表
实验报告内容要求：
（1）实验目的；
（2）实验内容；
（3）实验要求；
（4）实验原理；
（5）程序编写；
（6）程序编译（首先选择器件具体型号）；
（7）功能仿真和芯片时序仿真；
（8）芯片引脚设定；
（9）适配下载结果及结论。
Experiment 4 Designing module _60
实验目的：熟悉QuartusII的开发环境
熟练掌握编程开发流程
学习数字系统中层次化设计技巧
学习显示译码电路分频电路、计数电路的VHDL程序设计
学习结构化设计的VHDL程序设计
实验内容：基于数码管显示的60进制计数器设计
实验要求：熟练掌握QuartusII开发环境下对可编程逻辑器件进行程序化设计的整套流程
将50MHz信号分频为1Hz信号
以1Hz为60进制计数器使能信号，实现60进制计数功能
计数结果用两位数码管显示
计数进位持续时间1s用LED显示
设计位同步时序电路
在QuartusII开发环境下对设计程序进行时序仿真
将生成的配置文件下载到实验板，进行最终的实物测试验证
实验原理：先对50MHz时钟信号分频得到1Hz，然后调用两个10进制计数器，计数到59
时回到初始0的计数状态，每个10进制计数的技术结果通过显示译码送到两位数码管上显
示，结构框图如下：
50MHz
数码管
数码管
（1） 实验目的； （2） 实验内容； （3） 实验要求； （4） 实验原理； （5） 程序编写；
（6） 程序编译（首先选择器件具体型号）； （7） 功能仿真和芯片时序仿真； （8） 结论。
Experiment 5 Designing shift_register
实验目的： 熟悉QuartusII 的开发环境
熟练掌握编程开发流程 学习VHDL 的基本语法
学习数字系统中移位寄存器设计及其VHDL 编程
实验内容：移位寄存器设计
实验要求：熟练掌握QuartusII 开发环境下对可编程逻辑器件进行程序化设计的整套流程
设计输入使用插入模板
（Insert Template ）
在QuartusII 开发环境下对设计程序进行时序仿真
将生成的配置文件下载到实验板，进行最终的实物测试验证
实验原理：根据两位二进制数的大小得到对应的比较结果，其电路示意图及电路特性表为：
比较器特性表
比较器电路示意图
Shift_register
Sr sl
Data_in(3..0) clk clr load ctr
Data_q(3..0)
（9）实验目的；
（10）实验内容；
（11）实验要求；
（12）实验原理；
（13）程序编写；
（14）程序编译（首先选择器件具体型号）；
（15）功能仿真和芯片时序仿真；
（16）芯片引脚设定；
（17）适配下载结果及结论。
实验2考程序
Library ieee;
Use ieee.std_logic_1164.all;
Entity compare_2 is
Port( data_a,data_b：in std_logic_vector(3 downto 0);
In_s,In_l,In_e：in std_logic;
Ys,Yl,Ye：out std_logic);
End compare_2;
Architecture rtl of compare_2 is
Signal tmps,tmpe: std_logic;
Begin
Ys<=tmps;
Ye <= tmpe;
Yl <= tmps nor tmpe;
Aa:process(data_a,data_b, In_e)
Begin
If(data_a = data_b and In_e = ‘1’) then
tmpe<=’1’;
else
tmpe<=’0’;
End if;
End process aa;
bb:process(data_a,data_b, In_s)
Begin
If(data_a tmps<=’1’; elsif(data_a=data_b and In_s=’1’) then tmps<=’1’; Else tmps<=’0’; End if; End process bb; End rtl; 实验3参考程序 ENTITY mux8_1 IS PORT(d : IN STD_LOGIC_VECTOR(7 DOWNTO 0); sel : IN STD_LOGIC_VECTOR(2 DOWNTO 0); sb : IN STD_LOGIC; y : OUT STD_LOGIC); END mux8_1; ARCHITECTURE rtl OF mux8_1 IS BEGIN PROCESS (d, sel,sb) BEGIN If(sb=’0’) then Case(sel) When "000" => y<=d(0); When "001" => y<=d(1); When "010" => y<=d(2); When "011" => y<=d(3); When "100" => y<=d(4); When "101" => y<=d(5); When "110" => y<=d(6); When "111" => y<=d(7); When others => y<=’X’; end case; else y<=’0’; end if; END PROCESS; END rtl; 实体（entity）名称与文件名称一致； 时序仿真时，波形编辑后先保存波形文件再进行时序仿真； 分配管脚后，需要重现编译，然后才能下载。 设计流程：新建项目→新建源文件→输入语言→编译→仿真→分配管脚→编译→下载 仿真流程：新建波形文件→导入管脚信号并编辑输入信号→仿真 下载的时候选择硬件为：BytebBlaster[LPT1] 实验4参考程序 library ieee; use ieee.std_logic_1164.all; entity count_60 is port(clk,rst:in std_logic; count_data10,count_data1: out std_logic_vector(6 downto 0); en_out :out std_logic ); end count_60; architecture rtl of count_60 is component sec_out port(clk,rst:in std_logic; en_out :out std_logic ); end component; component count_10 port(clk,rst,en_in,ld:in std_logic; data_in:in std_logic_vector(3 downto 0); data_out:out std_logic_vector(3 downto 0); en_out :out std_logic ); end component; component dis_decode port(data_in:in std_logic_vector(3 downto 0); dis_num :out std_logic_vector(6 downto 0) ); end component; signal cont_tmp10,cont_tmp1,data_in:std_logic_vector(3 downto 0); signal ld,sec_en,sec_en10,min_out:std_logic; begin ld<=sec_en10 and cont_tmp10(2) and cont_tmp10(0); data_in<="0000"; en_out<=cont_tmp10(2) and cont_tmp10(0) and cont_tmp1(3) and cont_tmp1(0); U0:sec_out port map(clk,rst,sec_en); U1:count_10 port map(clk,rst,sec_en,ld,data_in,cont_tmp1,sec_en10); U2:count_10 port map(clk,rst,sec_en10,ld,data_in,cont_tmp10,min_out); U3:dis_decode port map(cont_tmp1,count_data1); U4:dis_decode port map(cont_tmp10,count_data10); end rtl; library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity count_10 is port(clk,rst,en_in,ld:in std_logic; data_in:in std_logic_vector(3 downto 0); data_out:out std_logic_vector(3 downto 0); en_out :out std_logic ); end count_10; architecture rtl of count_10 is signal cont_tmp:std_logic_vector(3 downto 0); begin en_out<=en_in and cont_tmp(3) and cont_tmp(0); data_out<=cont_tmp; process(clk,rst) begin if(rst='0')then cont_tmp<="0000"; elsif(clk'event and clk='1')then if(ld='1')then cont_tmp<=data_in; elsif(en_in='1')then if(cont_tmp="1001")then cont_tmp<="0000"; else cont_tmp<=cont_tmp+'1'; end if; end if; end if; end process; end rtl; library ieee; use ieee.std_logic_1164.all; entity dis_decode is port(data_in:in std_logic_vector(3 downto 0); dis_num :out std_logic_vector(6 downto 0) end dis_decode; architecture rtl of dis_decode is begin with data_in select dis_num<="0111111" WHEN "0000", "0000110" WHEN "0001", "1011011" WHEN "0010", "1001111" WHEN "0011", "1100110" WHEN "0100", "1101101" WHEN "0101", "1111101" WHEN "0110", "0000111" WHEN "0111", "1111111" WHEN "1000", "1100111" WHEN "1001", "0000000" WHEN others; end rtl; library ieee; use ieee.std_logic_1164.all; entity sec_out is port(clk,rst:in std_logic; en_out :out std_logic ); end sec_out; architecture rtl of sec_out is component divide_5 port(clk,rst,en_in:in std_logic; en_out :out std_logic ); end component; component divide_10 port(clk,rst,en_in:in std_logic; en_out :out std_logic ); end component; signal en0,en1,en2,en3,en4,en5,en6:std_logic; begin U0:divide_5 port map(clk,rst,'1',en0); U1:divide_10 port map(clk,rst,en0,en1); U2:divide_10 port map(clk,rst,en1,en2); U3:divide_10 port map(clk,rst,en2,en3); U4:divide_10 port map(clk,rst,en3,en4); U5:divide_10 port map(clk,rst,en4,en5); U6:divide_10 port map(clk,rst,en5,en6); U7:divide_10 port map(clk,rst,en6,en_out); end rtl; library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity divide_5 is port(clk,rst,en_in:in std_logic; en_out :out std_logic ); end divide_5; architecture rtl of divide_5 is signal cont_tmp:std_logic_vector(2 downto 0); begin en_out<=en_in and cont_tmp(2); process(clk,rst) begin if(rst='0')then cont_tmp<="000"; elsif(clk'event and clk='1')then if(en_in='1')then if(cont_tmp="100")then cont_tmp<="000"; else cont_tmp<=cont_tmp+'1'; end if; end if; end if; end process; end rtl; library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity divide_10 is port(clk,rst,en_in:in std_logic; en_out :out std_logic ); end divide_10; architecture rtl of divide_10 is signal cont_tmp:std_logic_vector(3 downto 0); begin en_out<=en_in and cont_tmp(3) and cont_tmp(0); process(clk,rst) begin if(rst='0')then cont_tmp<="0000"; elsif(clk'event and clk='1')then if(en_in='1')then if(cont_tmp="1001")then cont_tmp<="0000"; else cont_tmp<=cont_tmp+'1'; end if; end if; end if; end process; end rtl; 实验5参考程序 library ieee; use ieee.std_logic_1164.all; ENTITY shift IS PORT(clr,clk,load,shift_en,ctr,sr,sl : IN STD_LOGIC; data_in : IN STD_LOGIC_VECTOR(7 downto 0); data_q : OUT STD_LOGIC_VECTOR(7 downto 0)); END shift; ARCHITECTURE arc OF shift IS SIGNAL data_tmp : STD_LOGIC_VECTOR(7 downto 0); Signal en_tmp1, en_tmp2, en_tmp: std_logic; BEGIN PROCESS(clr,clk) BEGIN IF (clr='0') THEN en_tmp1 <=’0’; else en_tmp1 <=shift_en; end if; end process; PROCESS(clr,clk) BEGIN IF (clr='0') THEN en_tmp2 <=’0’; else en_tmp2<= en_tmp1; end if; end process; en_tmp<= (not en_tmp1) and en_tmp2; data_q<= data_tmp; PROCESS(clr,clk) BEGIN IF (clr='0') THEN data_tmp <="00000000"; ELSIF (clk'EVENT AND clk='1') THEN IF load='0' THEN data_tmp <= data_in; ELSIF (en_tmp ='1' AND ctr='0') THEN data_tmp <=sr& data_tmp (7 downto 1); ELSIF (en_tmp ='1' AND ctr='1') THEN data_tmp <= data_tmp (6 downto 0) & sl; END IF; END IF; END PROCESS; END arc; Experiment 2 Designing Number Comparer 实验目的： 熟悉QuartusII 的开发环境 熟练掌握编程开发流程 学习VHDL 的基本语法 学习VHDL 编程设计 实验内容：数值比较器设计 实验要求：熟练掌握QuartusII 开发环境下对可编程逻辑器件进行程序化设计的整套流程 设计输入使用插入模板 （Insert Template ） 在QuartusII 开发环境下对设计程序进行时序仿真 将生成的配置文件下载到实验板，进行最终的实物测试验证 实验原理：根据两位二进制数的大小得到对应的比较结果，其电路示意图及电路特性表为： 比较器特性表 比较器电路示意图 实验报告内容要求： （1） 实验目的； （2） 实验内容； （3） 实验要求； （4） 实验原理； （5） 程序编写； （6） 程序编译（首先选择器件具体型号）； （7） 功能仿真和芯片时序仿真； （8） 芯片引脚设定； （9） 适配下载结果及结论。 Number Comparer A(3..0) B(3..0) In_s In_l In_e Yl Ye Ys Y Experiment 3 Designing 8 to1-Multiplxer 实验目的：熟悉QuartusII的开发环境 熟练掌握编程开发流程 学习VHDL的基本语法 学习VHDL编程设计 实验内容：八选一数据选择器设计。 实验要求：熟练掌握QuartusII开发环境下对可编程逻辑器件进行程序化设计的整套流程设计输入使用插入模板（Insert Template） 在QuartusII开发环境下对设计程序进行时序仿真 将生成的配置文件下载到实验板，进行最终的实物测试验证 实验原理： 电路功能表及其电路外部符号如下： 电路功能表 实验报告内容要求： （1）实验目的； （2）实验内容； （3）实验要求； （4）实验原理； （5）程序编写； （6）程序编译（首先选择器件具体型号）； （7）功能仿真和芯片时序仿真； （8）芯片引脚设定； （9）适配下载结果及结论。 数字电子技术基础第二次实验报告 一、题目代码以及波形分析 1. 设计一款可综合的2选1多路选择器 ①编写模块源码 module multiplexer(x1,x2,s,f); input x1,x2,s; output f; assign f=(~s&x1)|(s&x2); endmodule ②测试模块 `timescale 1ns/1ps module tb_multiplexer; reg x1_test; reg x2_test; reg s_test; wire f_test; initial s_test=0; always #80 s_test=~s_test; initial begin x1_test=0; x2_test=0; #20 x1_test=1; x2_test=0; #20 x1_test=0; x2_test=1; #20 x1_test=1; x2_test=1; #20 x1_test=0; x2_test=0; #20 x1_test=1; x2_test=0; #20 x1_test=0; x2_test=1; #20 x1_test=1; x2_test=1; end multiplexer UUT_multiplexer(.x1(x1_test),.x2(x2_test),.s(s_test),.f(f_test)); endmodule ③仿真后的波形截图 ④对波形的分析 本例目的是令s为控制信号，实现二选一多路选择器。分析波形图可以知道，s为0时，f 输出x1信号；s为1时，f输出x2信号。所以实现了目标功能。 2. 设计一款可综合的2-4译码器 ①编写模块源码 module dec2to4(W,En,Y); input [1:0]W; input En; output reg [0:3]Y; always@(W,En) case({En,W}) 3'b100:Y=4'b1000; 3'b101:Y=4'b0100; 3'b110:Y=4'b0010; 《管理信息系统》课程设计实验报告 课程名称：管理信息系统 指导老师： ******* 院系：商学院 专业班级： ******** 姓名： ******** 学号： ******** 实验日期： 2011.7.11 实验地点：一机房 《管理信息系统》课程设计任务书 一．课程设计目的及意义： 《管理信息系统》课程设计是在完成《管理信息系统》课程学习之后的一次实践性教 学，是本课程理论知识的一次综合运用。通过本课程设计，能够进一步加深对信息、信息系 统、管理信息系统等基础理论知识的理解，能初步掌握结构化的生命周期法、面向对象法等 系统工程方法，进一步加强熟练应用管理信息系统的操作技能，并能够借助于管理信息系统 解决实际问题。 二．课程设计要求： 1．本课程设计时间为一周。 2．本课程设计以教学班为单位进行上机操作及实验。 3．按照任务要求完成课程设计内容。 三．课程设计任务要求： 1．任务内容：进入山东轻工业学院主页，在“网络资源”区域进入“网络教学平台”，输入各自的用户名和密码（学生学号及密码），进入本网络教学平台系统，在充分熟悉本系统 的前提下，完成下列任务要求。 2．任务要求： ①按照课程讲解的系统分析步骤和理论对本系统进行系统分析。 ②绘制不少于 3 个的主要业务流程图。 ③描述上述主要业务流程图的逻辑处理功能。 ④分析本系统的优缺点，提出改进意见，并描述改进的逻辑处理功能，绘制业务流 程图。 四．课程设计评分标准： 按照《管理信息系统课程设计大纲》的要求，本课程 1 学分，采用百分制计分，其中 任务要求②占30 分，任务要求③占30 分，任务要求④占30 分，考勤及实践表现占10 分。五．本课程设计自2011 年 6 月 27 日至 2011 年 7 月 1 日。 数字电子技术实验心得 这学期学了数字电子技术实验，让我了解到了更多知识，加深了对数字电子技术的理解。这是一门理论与实践密切相关的学科，能让我们自己去验证一下书上的理论，自己去设计，这有利于培养我们的实际设计能力和动手能力。 通过数字电子技术实验, 我们不仅仅是做了几个实验,不仅要学会实验技术,更应当掌握实验方法，即用实验检验理论的方法,寻求物理量之间相互关系的方法,寻求最佳方案的方法等等，掌握这些方法比做了几个实验更为重要。 在做实验前,一定要将课本上的知识吃透,因为这是做实验的基础,否则,在老师讲解时就会听不懂,这将使你在做实验时的难度加大,浪费做实验的宝贵时间.做实验时,一定要亲力亲为,务必要将每个步骤,每个细节弄清楚,弄明白,实验后,还要复习,思考,这样,你的印象才深刻,记得才牢固,否则,过后不久你就会忘得一干二净,这还不如不做.做实验时,老师还会根据自己的亲身体会,将一些课本上没有的知识教给我们,拓宽我们的眼界,使我们认识到这门课程在生活中的应用是那么的广泛. 我也学习到一些经验： 1、如果发现了实验中问题所在，此时，我们应该静下心来，冷静地分析问题的所在，有可能存在哪一环节，比如实验原理不正确，或是实验电路需要修正等等，只有这样我们的能力才能有所提高。不要盲目的把导线全部拆掉，然后又重新连接一遍，这样不但浪费时间，而且也无法达到锻炼我们动手动脑能力的目的。 2、在实验过程中，我们也要学会分工协作，不能一味的我行我素或是自己一点也不参与其中。 3、在实验过程中，要互相学习，学习优秀同学的方法和长处，同时也要学会虚心向指导老师请教，当然这要建立在自己独立思考过的基础上。 在实验的过程中我们要培养自己的独立分析问题，和解决问题的能力。培养这种能力的前题是你对每次实验的态度。数字电子技术实验，有利于掌握知识体系与学习方法，有利于激发我们学习的主动性，增强自信心，有利于培养我们的创新钻研的能力，有利于书本知识技能的巩固和迁移。我们认为，在这学期的实 . 数字钟设计实验报告 专业:通信工程 :王婧 班级:111041B 学号:111041226 . 数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １ 一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２ 二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生器、“时、 ３ 专业： 班级： 学号： 姓名： 指导教师： 电气学院 实验一集成门电路逻辑功能测试 一、实验目的 1. 验证常用集成门电路的逻辑功能; 2. 熟悉各种门电路的逻辑符号; 3. 熟悉TTL集成电路的特点，使用规则和使用方法。 二、实验设备及器件 1. 数字电路实验箱 2. 万用表 3. 74LS00四2输入与非门1片74LS86四2输入异或门1片 74LS11三3输入与门1片74LS32四2输入或门1片 74LS04反相器1片 三、实验原理 集成逻辑门电路是最简单，最基本的数字集成元件，目前已有种类齐全集成门电路。TTL集成电路由于工作速度高，输出幅度大，种类多，不宜损坏等特点而得到广泛使用，特别对学生进行实验论证，选用TTL电路较合适，因此这里使用了74LS系列的TTL成路，它的电源电压为5V+10%,逻辑高电平“1”时＞2.4V，低电平“0”时＜0.4V。实验使用的集成电路都采用的是双列直插式封装形式，其管脚的识别方法为：将集成块的正面（印有集成电路型号标记面）对着使用者，集成电路上的标识凹口左，左下角第一脚为1脚，按逆时针方向顺序排布其管脚。 四、实验内容 ㈠根据接线图连接，测试各门电路逻辑功能 1. 利用Multisim画出以74LS11为测试器件的与门逻辑功能仿真图如下 按表1—1要求用开关改变输入端A,B,C的状态，借助指示灯观测各相应输出端F的状态，当电平指示灯亮时记为1，灭时记为0，把测试结果填入表1—1中。 表1-1 74LS11逻辑功能表 输入状态输出状态 A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 悬空 1 1 1 悬空0 0 0 2. 利用Multisim画出以74LS32为测试器件的或门逻辑功能仿真图如下 《数字电子技术基础实验》 实验报告 学院： 学号： 姓名： 专业： 实验时间： 实验地点： 2016年12月 Figure 5.51n位移位寄存器 一、实验目的及要求 编写testbench 验证Figure 5.51源代码功能，实现n位移位寄存器。 了解并熟悉移位寄存器的工作原理功能； 熟悉n位移位寄存器的逻辑功能。 所需功能：实现所需功能需要R，Clock，L，w，Q，5个变量，其中参数n 设为缺省值16，以定义触发器的个数。 当时钟信号Clock从0变为1时刻，正边沿触发器做出响应： 当L=0时，对输出结果Q进行向右移位，将w的值赋给Q的 最高位，实现移位； 当L=1时，将输入R的值寄存在Q中； 所需EDA工具及要求： Modelsim： 1、在Modelsim中建立工程，编写Figure 5.51模块的源码； 2、编写Figure 5.51的测试模块源码，对Figure 5.51进行仿真、测 试，观察仿真波形图并进行分析等； Synplify Pro： 1、使用Synplify Pro对Figure 5.51进行综合，得到RTL View、 Technology View、综合报表等，进行观察、分析等； 二、实验内容与步骤 1、在Modelsim中建立工程，编写Figure 5.51模块的源码； 本题实现的是一个n位移位寄存器，触发器对时钟信号Clock敏感，为正边沿敏感型。L实现对Q的控制，若L=1，则将R寄存到Q中；若L=0，则对Q向右移位。 如下图是一个4位移位寄存器 图表说明了该四位移位寄存器的移位过程 module shiftn (R, L, w, Clock, Q); parameter n = 16; input [n-1:0] R; input L, w, Clock; output reg [n-1:0] Q; integer k; always @(posedge Clock) if (L) Q <= R; else begin for (k = 0; k < n-1; k = k+1) Q[k] <= Q[k+1]; Q[n-1] <= w; end endmodule 这是可用于表示任意位宽的移位寄存器的代码，其中参数n设为缺省值16，以定义触发器的个数。R和Q的位宽用n定义，描述移位操作的else 分支语句用for循环语句实现，可适用于由任意多个触发器组成的移位操作。 2、编写Figure 5.51的测试模块源码，对Figure 5.51进行仿真、测试，观察仿真波形图并进行分析等； `timescale 1ns/1ns module shiftn_tb; 系统设计实验报告——远程在线考试系统 目录软件需求说明书························1 引言··························· 1．1编写目的······················· 1．2背景························· 1．3定义························· 1．4参考资料······················· 2 程序系统的结构························ 3 程序设计说明························· 1引言 1．1编写目的 本文档的编写目的是为远程在线考试系统项目的设计提供： a．系统的结构、设计说明； b．程序设计说明； c. 程序（标识符）设计说明 1．2背景 随着网络技术的飞速发展，现在很多的大学及社会上其它的培训部门都已经开设了远程教育，并通过计算机网络实现异地教育。但是，远程教育软件的开发，就目前来说，还是处于起步的阶段。因此，构建一个远程在线考试系统，还是有很大的实际意义的。 根据用户提出的需求，本项目组承接该系统的开发工作 a．开发软件系统的名称：远程在线考试系统 b．本项目的任务提出者：福州大学软件学院 c．用户：各类大专院校学校、中小学校。 1．3定义 远程在线考试系统 远程在线考试系统是基于用Browser/Web模式下的，可以实现考试题库管理、多用户在线考试、自动阅卷功能的系统。 1．4参考资料 ?GB 8566 计算机软件开发规范 ?GB 8567 计算机软件产品开发文件编制指南?软件设计标准 数字电子技术实验指导书 （韶关学院自动化专业用） 自动化系 2014年1月10日 实验室：信工405 数字电子技术实验必读本实验指导书是根据本科教学大纲安排的，共计14学时。第一个实验为基础性实验，第二和第七个实验为设计性实验，其余为综合性实验。本实验采取一人一组，实验以班级为单位统一安排。 1．学生在每次实验前应认真预习，用自己的语言简要的写明实验目的、实验原理，编写预习报告，了解实验内容、仪器性能、使用方法以及注意事项等，同时画好必要的记录表格，以备实验时作原始记录。教师要检查学生的预习情况，未预习者不得进行实验。 2．学生上实验课不得迟到，对迟到者，教师可酌情停止其实验。 3．非本次实验用的仪器设备，未经老师许可不得任意动用。 4．实验时应听从教师指导。实验线路应简洁合理，线路接好后应反复检查，确认无误时才接通电源。 5．数据记录 记录实验的原始数据，实验期间当场提交。拒绝抄袭。 6．实验结束时，不要立即拆线，应先对实验记录进行仔细查阅，看看有无遗漏和错误，再提请指导教师查阅同意，然后才能拆线。 7．实验结束后，须将导线、仪器设备等整理好，恢复原位，并将原始数据填入正式表格中，经指导教师签名后，才能离开实验室。 目录实验1 TTL基本逻辑门功能测试 实验2 组合逻辑电路的设计 实验3 译码器及其应用 实验4 数码管显示电路及应用 实验5 数据选择器及其应用 实验6 同步时序逻辑电路分析 实验7 计数器及其应用 实验1 TTL基本逻辑门功能测试 一、实验目的 1、熟悉数字电路试验箱各部分电路的基本功能和使用方法 2、熟悉TTL集成逻辑门电路实验芯片的外形和引脚排列 3、掌握实验芯片门电路的逻辑功能 二、实验设备及材料 数字逻辑电路实验箱，集成芯片74LS00（四2输入与非门）、74LS04（六反相器）、74LS08(四2输入与门)、74LS10（三3输入与非门）、74LS20（二4输入与非门）和导线若干。 三、实验原理 1、数字电路基本逻辑单元的工作原理 数字电路工作过程是数字信号，而数字信号是一种在时间和数量上不连续的信号。 （1）反映事物逻辑关系的变量称为逻辑变量，通常用“0”和“1”两个基本符号表示两个对立的离散状态，反映电路上的高电平和低电平，称为二值信息。（2）数字电路中的二极管有导通和截止两种对立工作状态。三极管有饱和、截止两种对立的工作状态。它们都工作在开、关状态，分别用“1”和“0”来表示导通和断开的情况。 （3）在数字电路中，以逻辑代数作为数学工具，采用逻辑分析和设计的方法来研究电路输入状态和输出状态之间的逻辑关系，而不必关心具体的大小。 2、TTL集成与非门电路的逻辑功能的测试 TTL集成与非门是数字电路中广泛使用的一种逻辑门。实验采用二4输入与非门74LS20芯片，其内部有2个互相独立的与非门，每个与非门有4个输入端和1个输出端。74LS20芯片引脚排列和逻辑符号如图2-1所示。 《数字电子技术》实验报告 实验序号：01 实验项目名称：门电路逻辑功能及测试 学号姓名专业、班级 实验地点物联网实验室指导教师时间2016.9.19 一、实验目的 1. 熟悉门电路的逻辑功能、逻辑表达式、逻辑符号、等效逻辑图。 2. 掌握数字电路实验箱及示波器的使用方法。 3、学会检测基本门电路的方法。 二、实验仪器及材料 1、仪器设备：双踪示波器、数字万用表、数字电路实验箱 2. 器件： 74LS00 二输入端四与非门2片 74LS20 四输入端双与非门1片 74LS86 二输入端四异或门1片 三、预习要求 1. 预习门电路相应的逻辑表达式。 2. 熟悉所用集成电路的引脚排列及用途。 四、实验内容及步骤 实验前按数字电路实验箱使用说明书先检查电源是否正常，然后选择实验用的集成块芯片插入实验箱中对应的IC座，按自己设计的实验接线图接好连线。注意集成块芯片不能插反。线接好后经实验指导教师检查无误方可通电实验。实验中 1.与非门电路逻辑功能的测试 （1）选用双四输入与非门74LS20一片，插入数字电路实验箱中对应的IC座，按图1.1接线、输入端1、2、4、5、分别接到K1~K4的逻辑开关输出插口，输出端接电平显 图 1.1 示发光二极管D1~D4任意一个。 （2）将逻辑开关按表1.1的状态，分别测输出电压及逻辑状态。 表1.1 输入输出 1(k1) 2(k2) 4(k3) 5(k4) Y 电压值（v） H H H H 0 0 L H H H 1 1 L L H H 1 1 L L L H 1 1 L L L L 1 1 2. 异或门逻辑功能的测试 图 1.2 （1）选二输入四异或门电路74LS86，按图1.2接线，输入端1、2、4、5接逻辑开关(K1~K4)，输出端A、B、Y接电平显示发光二极管。 （2）将逻辑开关按表1.2的状态，将结果填入表中。 表1.2 输入输出 1(K1) 2(K2) 4(K35(K4) A B Y 电压（V） L H H H H L L L H H H H L L L H H L L L L L H H 1 1 1 1 1 1 1 1 实验一组合逻辑电路设计与分析 1.实验目的 （1）学会组合逻辑电路的特点； （2）利用逻辑转换仪对组合逻辑电路进行分析与设计。 2.实验原理 组合逻辑电路是一种重要的数字逻辑电路：特点是任何时刻的输出仅仅取决于同一时刻输入信号的取值组合。根据电路确定功能，是分析组合逻辑电路的过程，一般按图1-1所示步骤进行分析。 图1-1 组合逻辑电路的分析步骤 根据要求求解电路，是设计组合逻辑电路的过程，一般按图1-2所示步骤进 行设计。 图1-2 组合逻辑电路的设计步骤 3.实验电路及步骤 （1）利用逻辑转换仪对已知逻辑电路进行分析。 a.按图1-3所示连接电路。 b.在逻辑转换仪面板上单击由逻辑电路转换为真值表的按钮和由真值表导出 简化表达式后，得到如图1-4所示结果。观察真值表，我们发现：当四个输入变量A,B,C,D中1的个数为奇数时，输出为0，而当四个输入变量A,B,C,D 中1的个数为偶数时，输出为1。因此这是一个四位输入信号的奇偶校验电路。 （2）根据要求利用逻辑转换仪进行逻辑电路的设计。 a.问题提出：有一火灾报警系统，设有烟感、温感和紫外线三种类型不同的火 灾探测器。为了防止误报警，只有当其中有两种或两种以上的探测器发出火灾探测信号时，报警系统才产生报警控制信号，试设计报警控制信号的电路。 b.在逻辑转换仪面板上根据下列分析出真值表如图1-5所示：由于探测器发出 的火灾探测信号也只有两种可能，一种是高电平（1），表示有火灾报警；一种是低电平（0），表示正常无火灾报警。因此，令A、B、C分别表示烟感、温感、紫外线三种探测器的探测输出信号，为报警控制电路的输入、令F 为报警控制电路的输出。 图1-4 经分析得到的真值表和表达式 河北大学工商学院 课程设计 题目：操作系统课程设计 学部信息学部 学科门类电气信息 专业计算机 学号2011482370 姓名耿雪涛 指导教师朱亮 2013 年6月19日 主要内容 一、设计目的 通过模拟操作系统的实现，加深对操作系统工作原理理解，进一步了解操作系统的实现方法，并可练习合作完成系统的团队精神和提高程序设计能力。 二、设计思想 实现一个模拟操作系统，使用VB、VC、CB等windows环境下的程序设计语言，以借助这些语言环境来模拟硬件的一些并行工作。模拟采用多道程序设计方法的单用户操作系统，该操作系统包括进程管理、存储管理、设备管理、文件管理和用户接口四部分。 设计模板如下图： 注：本人主要涉及设备管理模块 三、设计要求 设备管理主要包括设备的分配和回收。 ⑴模拟系统中有A、B、C三种独占型设备，A设备1个，B设备2个，C设备2个。 ⑵采用死锁的预防方法来处理申请独占设备可能造成的死锁。 ⑶屏幕显示 注：屏幕显示要求包括：每个设备是否被使用，哪个进程在使用该设备，哪些进程在等待使用该设备。 设备管理模块详细设计 一、设备管理的任务 I/O设备是按照用户的请求，控制设备的各种操作，用于完成I/O 设备与内存之间的数据交换（包括设备的分配与回收，设备的驱动管理等），最终完成用户的I/O请求，并且I/O设备为用户提供了使用外部设备的接口，可以满足用户的需求。 二、设备管理函数的详细描述 1、检查设备是否可用（主要代码） public bool JudgeDevice(DeviceType type) { bool str = false; switch (type) { case DeviceType.a: { 数字电路与逻辑设计实验报告实验七计数器的设计 ：黄文轩 学号：17310031 班级：光电一班 一、实验目的 熟悉J-K触发器的逻辑功能，掌握J-K触发器构成异步计数器和同步计数器。 二、实验器件 1.数字电路实验箱、数字万用表、示波器。 2.虚拟器件: 74LS73，74LS00, 74LS08, 74LS20 三、实验预习 1. 复习时序逻辑电路设计方法 ①根据设计要求获得真值表 ②画出卡诺图或使用其他方式确定状态转换的规律 ③求出各触发器的驱动方程 ④根据已有方程画出电路图。 2. 按实验内容设计逻辑电路画出逻辑图 Ⅰ、16进制异步计数器的设计 异步计数器的设计思路是将上一级触发器的Q输出作为下一级触发器的时钟信号，置所有触发器的J-K为1，这样每次到达时钟下降沿都发生一次计数，每次前一级 触发器从1变化到0都使得后一级触发器反转，即引发进位操作。 画出由J-K触发器组成的异步计数器电路如下图所示： 使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位 触发器的输出，以及时钟信号。： 可以看出电路正常执行16进制计数器的功能。 Ⅱ、16进制同步计数器的设计 较异步计数器而言，同步计数器要求电路的每一位信号的变化都发生在相同的时间点。 因此同步计数器各触发器的时钟脉冲必须是同一个时钟信号，这样进位信息就要放置在J-K 输入端，我们可以把J-K端口接在一起，当时钟下降沿到来时，如果满足进位条件(前几位触发器输出都为1)则使JK为1，发生反转实现进位。 画出由J-K触发器和门电路组成的同步计数器电路如下图所示 使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位触发器的输出，计数器进位输出，以及时钟信号。： 常用数字仪表的使用 实验内容： 1.参考“仪器操作指南”之“DS1000操作演示”，熟悉示数字波器的使用。 2.测试示波器校正信号如下参数：（请注意该信号测试时将耦合方式设置为直流耦合。 峰峰值（Vpp），最大值（Vmax），最小值（Vmin）， 幅值（Vamp），周期（Prd），频率（Freq） 顶端值（Vtop），底端值（Vbase），过冲（Overshoot）, 预冲（Preshoot），平均值（Average），均方根值（Vrms），即有效值 上升时间（RiseTime），下降时间（FallTime），正脉宽（+Width）, 负脉宽（-Width），正占空比（+Duty），负占空比（-Duty）等参数。 3.TTL输出高电平>2.4V，输出低电平<0.4V。在室温下，一般输出高电平是3.5V，输出低 电平是0.2V。最小输入高电平和低电平：输入高电平>=2.0V，输入低电平<=0.8V。 请采用函数信号发生器输出一个TTL信号，要求满足如下条件： ①输出高电平为3.5V，低电平为0V的一个方波信号； ②信号频率1000Hz； 在示波器上观测该信号并记录波形数据。 集成逻辑门测试（含4个实验项目） （本实验内容选作） 一、实验目的 （1）深刻理解集成逻辑门主要参数的含义和功能。 （2）熟悉TTL 与非门和CMOS 或非门主要参数的测试方法，并通过功能测试判断器件好坏。 二、实验设备与器件 本实验设备与器件分别是： 实验设备：自制数字实验平台、双踪示波器、直流稳压电源、数字频率计、数字万用表及工具； 实验器件：74LS20两片，CC4001一片，500Ω左右电阻和10k Ω左右电阻各一只。 三、实验项目 1．TTL 与非门逻辑功能测试 按表1-1的要求测74LS20逻辑功能，将测试结果填入与非门功能测试表中（测试F=1、0时，V OH 与V OL 的值）。 2．TTL 与非门直流参数的测试 测试时取电源电压V CC =5V ；注意电流表档次，所选量程应大于器件电参数规范值。 （1）导通电源电流I CCL 。测试条件：输入端均悬空，输出端空载。测试电路按图1-1（a ）连接。 （2）低电平输入电流I iL 。测试条件：被测输入端通过电流表接地，其余输入端悬空，输出空载。测试电路按图1-1（b ）连接。 （3）高电平输入电流I iH 。测试条件：被测输入端通过电流表接电源（电压V CC ），其余输入端均接地，输出空载。测试电路按图1-1（c ）连接。 （4）电压传输特性。测试电路按图1-2连接。按表1-2所列各输入电压值逐点进行测量，各输入电压值通过调节电位器W 取得。将测试结果在表1-2中记录，并根据实测数据，做出电压传输特性曲线。然后，从曲线上读出V OH ，V OL ，V on ，V off 和V T ，并计算V NH ，V NL 等参数。 表1-1 与非门功能测试表 数字电子技术基础 实验指导书 （适用于数字逻辑、数字电子技术基础、数字电子技术等课程） 北京印刷学院 1 北京印刷学院 信息与机电工程学院 信息工程系 《数字电子技术基础实验》 指 导 书 （适用于数字逻辑、数字电子技术基础、数字电子技术等课程） 电路教研室编 2 3 实验一 示波器的实验研究 一、实验目的与要求 1．掌握COS5020型或V —212E 型双踪示波器的使用方法 2．掌握用示波器测量脉冲波形主要参数的方法 3．熟悉TPE —D6数字电路学习机的使用 二、实验设备与器材 1．双踪示波器 2．数字电路学习机 三、实验内容与步骤 1．双线显示示波器内的CAL 信号 通过检验该信号的周期与幅度，熟悉示波器各旋钮的作用，并测量该信号的周期与幅度。 =CAL V =C A L T 2．示波器测量 用示波器测量数字电路学习机中CP 脉冲的周期（开关放在可调连续脉冲Ⅰ、Ⅱ位置，电位器顺逆时针旋转到底位置），以及该脉冲的逻辑高电平。 =I ax m V =I min T = ax m V = min T 3．观察与测量RC 网络对矩形波信号的响应 本实验所用的电路形式如图1-1所示。 图1-1 RC 实验电路 v I 为输入方波信号，其周期为T =0.1ms 。 （1）RC 微分电路 实验电路中的Z 1和Z 2分别是电容C 和电阻R ，元件参数按表1-1选取，观察与测量输出信号v O 的波形，并测量其脉冲宽度。 （2）RC 积分电路 实验电路中的Z 1和Z 2分别是电阻R 和电容C ，元件参数按表1-2选取，观察与测量输出信号v O 的波形，并测量其脉冲上升时间。 四、预习要求 福建农林大学计算机与信息学院 实验报告 课程名称：软件设计与体系结构 姓名：陈宇翔 系：软件工程系 专业：软件工程 年级：2007 学号：070481024 指导教师：王李进 职称：讲师 2009年12月16日 实验项目列表 福建农林大学计算机与信息学院实验报告 学院：计算机与信息学院专业：软件工程系年级：2007 姓名：陈宇翔 学号：070481024 课程名称：软件设计与体系结构实验时间：2009-10-28 实验室田实验室312、313计算机号024 指导教师签字：成绩： 实验1：ACME软件体系结构描述语言应用 一、实验目的 1）掌握软件体系结构描述的概念 2）掌握应用ACMESTUDIO工具描述软件体系结构的基本操作 二、实验学时 2学时。 三、实验方法 由老师提供软件体系结构图形样板供学生参考，学生在样板的指导下修改图形，在老师的指导下进行软件体系结构描述。 四、实验环境 计算机及ACMESTUDIO。 五、实验内容 利用ACME语言定义软件体系结构风格，修改ACME代码，并进行风格测试。 六、实验操作步骤 一、导入Zip文档 建立的一个Acme Project，并且命名为AcmeLab2。如下图： 接着导入ZIP文档，导入完ZIP文档后显示的如下图： 二、修改风格 在AcmeLab2项目中,打开families下的TieredFam.acme.如下图： 修改组件外观 1. 在组件类型中，双击DataNodeT; 在其右边的编辑器中，将产生预览；选择Modify 按钮，将打开外观编辑器对话框。 2. 首先改变图形：找到Basic shape section，在Stock image dropdown menu中选 择Repository类型. 3. 在Color/Line Properties section修改填充颜色为深蓝色。 4. 在颜色对话框中选择深蓝色，并单击 [OK]. 5. 修改图形的边框颜色为绿色 7. 单击Label tab，在Font Settings section, 设置字体颜色为白色,单击[OK] 产生的图形如下图： 多周期MIPS微处理器设计 一、实验目的 （1）、熟悉MIPS指令系统。 （2）、掌握MIPS多周期微处理器的工作原理和实现方法。 （3）、掌握控制器的微程序设计方法。 （4）、掌握MIPS多周期微处理器的测试方法。 （5）、了解用软件实现数字系统设计的方法。 二、实验任务 设计一个32位MIPS多周期微处理器，具体的要求如下： 1、至少运行下列的6类32条MIPS指令。 （1）、算术逻辑指令：ADD、ADDU、SUB、SUBU、ADDI、ADDIU。 （2）、逻辑运算指令：AND、OR、NOR、XOR、ANDI、ORI、XORI、SLT、SLTU、SLTI、SLTIU。 （3）、位移指令：SLL、SLLV、SRL、SRLV、SRA。 （4）、条件分支指令：BEQ、BNE、BGEZ、BGTZ、BLEZ、BLTZ。 （5）、无条件跳转指令：J、JR。 （6）、数据传送指令：LW、SW。 2、在XUP Virtex-2 Pro开发系统中实现该32位MIPS多周期微处理器，要求运行速度（CPU 工作时钟）大于25MHz。 三、实验设备 1、装有ISE、Modelsim SE和Chipscope Pro软件的计算机。 2、XUP Virtex-2 pro开发系统一套。 3、SVGA显示器一台。 四、MIPS指令简介 MIPS指令集具有以下特点： 1、简单的LOAD/STORE结构：所有的计算机类型的指令均从寄存器堆中读取数据并 把结果写入寄存器堆中，只有LOAD和STORE指令访问存储器。 2、易于流水线CPU的设计：MIPS指令集的指令格式非常规整，所有的指令均为32位，而且指令操作码在固定的位置上。 3、易于编译器的开发：一般来讲，编译器在编译高级语言程序时，很难用到复杂的指令，MIPS指令的寻址方式非常的简单，每条指令的操作也非常简单。 MIPS系统的寄存器结构采用标准的32位寄存器堆，共32个寄存器，标号为0-31。其中第0号寄存器永远为常数0。 CPU所支持的MIPS指令格式一共有3种，分别为R、I、J。R类型的指令从寄存器堆中读出两个源操作数，计算结果写回到寄存器堆；I类型的指令使用一共16为立即数作为源操作数；J类型的指令使用一共26位立即数作为跳转的目标地址(target address)。 MIPS的指令格式如图1所示，指令格式中OP(operation)是指令操作码；RS(register sourse)是源操作数的寄存器号；RD(register destination)是目标寄存器号；RT(register target)可以既是源寄存器号，又可以使目标寄存器号，由具体位置决定；FUNCT(function)可以被认为是扩展的操作码；SA(shift amount)由移位指令使用，定义移位位数。 I型中的Immediate是16为立即数。立即数型算术逻辑运算指令、数据传输指令和条件分支指令均采用这种形式。在立即数型算术逻辑运算指令、数据传送指令中，Immediate进行符号扩展至32位；而在条件分支指令中，Immediate先进行符号扩展至32位再左移2位。 在J形指令中26为target由JUMP指令使用，用于产生跳转的目标地址。 下面通过表格简单介绍本实验使用的MIPS核心指令。表1列出了本实验使用到的MIPS指令的格式和OP、FUNCT等简要信息。 数字电子技术实验指导书 （学院自动化专业用） 自动化系 2014年1月10日 实验室：信工405 数字电子技术实验必读本实验指导书是根据本科教学大纲安排的，共计14学时。第一个实验为基础性实验，第二和第七个实验为设计性实验，其余为综合性实验。本实验采取一人一组，实验以班级为单位统一安排。 1．学生在每次实验前应认真预习，用自己的语言简要的写明实验目的、实验原理，编写预习报告，了解实验容、仪器性能、使用方法以及注意事项等，同时画好必要的记录表格，以备实验时作原始记录。教师要检查学生的预习情况，未预习者不得进行实验。 2．学生上实验课不得迟到，对迟到者，教师可酌情停止其实验。 3．非本次实验用的仪器设备，未经老师许可不得任意动用。 4．实验时应听从教师指导。实验线路应简洁合理，线路接好后应反复检查，确认无误时才接通电源。 5．数据记录 记录实验的原始数据，实验期间当场提交。拒绝抄袭。 6．实验结束时，不要立即拆线，应先对实验记录进行仔细查阅，看看有无遗漏和错误，再提请指导教师查阅同意，然后才能拆线。 7．实验结束后，须将导线、仪器设备等整理好，恢复原位，并将原始数据填入正式表格中，经指导教师签名后，才能离开实验室。 目录实验1 TTL基本逻辑门功能测试 实验2 组合逻辑电路的设计 实验3 译码器及其应用 实验4 数码管显示电路及应用 实验5 数据选择器及其应用 实验6 同步时序逻辑电路分析 实验7 计数器及其应用 实验1 TTL基本逻辑门功能测试 一、实验目的 1、熟悉数字电路试验箱各部分电路的基本功能和使用方法 2、熟悉TTL集成逻辑门电路实验芯片的外形和引脚排列 3、掌握实验芯片门电路的逻辑功能 二、实验设备及材料 数字逻辑电路实验箱，集成芯片74LS00（四2输入与非门）、74LS04（六反相器）、74LS08(四2输入与门)、74LS10（三3输入与非门）、74LS20（二4输入与非门）和导线若干。 三、实验原理 1、数字电路基本逻辑单元的工作原理 数字电路工作过程是数字信号，而数字信号是一种在时间和数量上不连续的信号。 （1）反映事物逻辑关系的变量称为逻辑变量，通常用“0”和“1”两个基本符号表示两个对立的离散状态，反映电路上的高电平和低电平，称为二值信息。（2）数字电路中的二极管有导通和截止两种对立工作状态。三极管有饱和、截 操作系统课程设计报告 班级： 团队成员： 目录 ................................................................................................................ 错误！未定义书签。 一、实验要求：建立线程系统................................................................... 错误！未定义书签。 1.1Task 2.1实现文件系统调用 (3) 1.1.1题目要求 (3) 1.1.2题目分析与实现方案 (3) 1.1.3关键点与难点 (4) 1.1.4实现代码 (4) 1.2 Task 2.2 完成对多道程序的支持 (5) 1.2.1题目要求 (5) 1.2.2题目分析与实现方案 (5) 1.2.3关键点与难点 (6) 1.2.4实现代码 (7) 1.3 Task 2.3 实现系统调用 (7) 1.3.1题目要求 (7) 1.3.2题目分析与实现方案 (8) 1.3.3关键点与难点 (9) 1.3.4实现代码 (9) 1.4 Task 2.4 实现彩票调度 (10) 1.4.1题目要求 (10) 1.4.2题目分析与实现方案 (10) 1.4.3关键点与难点 (11) 1.4.4实现代码 (11) 二、测试结果............................................................................................ 2错误！未定义书签。 实验一QuartusⅡ9.1软件的使用 一、实验目的： 1、通过实现书上的例子，掌握QUARTUSII9.1软件的使用； 2、编程实现3-8译码电路以掌握VHDL组合逻辑的设计以及QUARTUSII9.1软件的使用。 二、实验流程： 1、仔细阅读书上的操作指南，学会在QuartusⅡ9.1中创建新的工程，创建过程如下所示： 1）、建立新设计项目： ①启动QuartusⅡ9.1软件，在软件的管理器窗口选File下拉菜单，即File→New Project Wizard，则出现新建工程向导窗口。如下所示： ②点击Next按钮，将弹出新建工程设置窗口，如下图所示。在新建工程设置窗口中设置好工程的存放路径、工程名称等。 ③点击Next进入添加文件窗口，如下图。由于尚未创建文件，跳过该步骤。 ④点击Next按钮，进入选择目标芯片窗口。在这里我们选择Cyclone系列的EP1C6Q240C8，如下图： ⑤点击Next按钮，进入EDA工具设置窗口，通常选择默认的“None”，表示选择QuartusⅡ自带的仿真器和综合器。如下图： ⑥点击Next按钮，弹出New Project Wizard概要对话框，在这个窗口中列出了所有前面设置的结果。若有错误则点击Back回去修改，否则点击Finish结束，即完成新工程的设定工作。如下图： 2）、文本设计输入： ①在QuartusⅡ主界面菜单栏中选择File下拉菜单中的New，弹出新建设计文件窗口，选择VHDL File项，点击OK按钮即可打开VHDL文本编辑窗口，其默认文件名为“Vhdl.vhd”。 ②出现文本编辑窗口后，我们可以直接在空白界面中键入所设计的VHDL文本。这时我们将书本中的程序输入到文本编辑环境中去。程序如下： library IEEE; use IEEE.std_logic_1164.all; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity count10 is port(clk,load,en:in std_logic; data_in:in std_logic_vector(3 downto 0); seg:out std_logic_vector(6 downto 0)); end count10; architecture beha of count10 is signal qout:std_logic_vector(3 downto 0); signal q_temp:std_logic_vector(3 downto 0); begin process(clk,load) begin数字系统设计技术实验指导书
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