第二章ARM_Cortex-M3内核结构

第二章ARM Cortex-M3内核结构教学目标

通过本章的学习，要理解ARM Cortex-M3内核结构，结合MCS-51单片机，分析其优缺点；掌握ARM Cortex-M3内核寄存器组织、处理器运行模式、存储器映象、异常及其操作；了解存储器保护单元及应用；了解ARM Cortex-M3调试组件的工作原理及应用。

本章是ARM Cortex-M3微控制器体系结构分析，内容涉及内核结构、CPU寄存器组织、存储器映射、异常形为及操作，在学习过程中与8位单片机（MCS-51单片机、PIC系列单片机等）结合分析，以期达到良好学习效果。

ARM Cortex-M3处理器简介

2.1.1 概述

ARM公司成立于上个世纪九十年代初，致力于处理器内核研究，ARM 即 Advanced RISC Machines 的缩写，ARM公司本身不生产芯片，只设计内核，靠转让设计许可，由合作伙伴公司来生产各具特色的芯片。这种运行模式运营的成果受到全球半导公司以及用户的青睐。目前ARM体系结构的处理器内核有：ARM7TDMI、ARM9TDMI、ARM10TDMI、ARM11以及Cortex等。2005年ARM推出的ARM Cortex系列内核，分别为：A系列、R系列和M系列，其中A系列是针对可以运行复杂操作系统（Linux、Windows CE、Symbian 等）的处理器；R系列是主要针对处理实时性要求较高的处理器（汽车电子、网络、影像系统）；M系列又叫微控制器，对开发费用敏感，对性能要求较高的场合。

Cortex-M系列目前的产品有M0、M1、M3，其中M1用在FPGA中。Cortex-M系列对微控制器和低成本应用提供优化，具有低成本、低功耗和高性能的特点，能够满足微控制器设计师进行创新设计的需求。其中，ARM Cortex-M3处理器的性能是ARM7的两倍，而功耗却只有ARM7的1/3，适用于众多高性能、极其低成本需求的嵌入式应用，如微控制器、汽车系统、大型家用电器、网络装置等，ARM Cortex-M3提供了32位微控制器市场前所未有的优势。

Cortex-M3内核，内部的数据路径为32位，寄存器为32位，存储器接口也是32位。Cortex-M3采用了哈佛结构，拥有独立的指令总线和数据总线，可以让取指与数据访问分开进行。Cortex-M3还提供一个可选的MPU，对存储器进行保护，而且在需要的情况下也可以使用外部的cache。另外在Cortex-M3中，存储器支持小端模式和大端存储格式。Cortex-M3内部还附赠了很多调试组件，用于在硬件水平上支持调试操作，如指令断点，数据观察点等。另外，为支持更高级的调试，还有其它可选组件，包括指令跟踪和多种类型的调试接口。

2.1.2 内核结构组成及功能描述

Cortex-M3微控制器内核包括处理核心和许多的组件，目的是用于系统管理和调试支持。如图为Cortex-M3内核方框图。

图 Cortex-M3内核方框图

1.处理器内核

Cortex-M3处理器内核采用ARMv7-M 架构，其主要特性如下：

Thumb-2指令集架构（ISA ）的子集，包含所有基本的16位和32位Thumb-2指令； 哈佛处理器架构，在加载/存储数据的同时能够执行指令取指； 带分支预测的三级流水线； 32位单周期乘法； 硬件除法；

Thumb 状态和调试状态； 处理模式和线程模式； ISR 的低延迟进入和退出；

NV IC

CM3核

MP

FP

AHB-AP

DW

IT

AP B ET

M T

RO M 表

SW-DP JTA

专

用外设

I-code

D-code 总线

系统中睡调

NM

SLEE

SLEEPDE

指

数

触

专用外设总线（内

Cortex-中断号[239:0]

总线矩阵

总线矩阵

Fla sh 存储器

SRA M 可选配

系统总线（AHB ）

静态RAM

外部RAM 控制器 外部RAM

外部设备

AHB to APB 总

外设总线

U ART

P

WM Ti mer

SysTi

I /O

可中断-可继续（interruptible-continued）的LDM/STM、PUSH/POP；

支持ARMv6类型BE8/LE；

支持ARMv6非对齐访问。

（嵌套向量中断控制器）

NVIC与处理器内核是紧密耦合的，这样可实现快速、低延迟的异常处理。在Cortex-M微控制器此功能非常强大。

3.总线矩阵

总线矩阵用来将处理器和调试接口与外部总线相连。

处理器包含4 个总线接口：

ICode 存储器接口：从Code 存储器空间（0x0000000–0x1FFFFFFF）的取指都在这条

32 位AHBLite 总线上执行。

DCode 存储器接口：对Code 存储器空间（0x0000000–0x1FFFFFFF）进行数据和调试访问都在这条32 位AHBLite 总线上执行。

系统接口：对系统空间（0x–0xDFFFFFFF）进行取指、数据和调试访问都在这条32 位AHBLite 总线上执行。

外部专用外设总线（PPB）：对外部PPB 空间（0xE0040000–0xE00FFFFF）进行数据和调试访问都在这条32 位APB 总线（AMBA ）上执行。跟踪端口接口单元（TPIU）和厂商特

定的外围器件都在这条总线上。

注：处理器包含一条内部专用外设总线，用来访问嵌套向量中断控制器（NVIC）、数据观察点和触发（DWT）、Flash 修补和断点（FPB），以及存储器保护单元（MPU）。

FPB单元实现硬件断点以及从代码空间到系统空间的修补访问，FPB有8个比较器。

数据观察点和跟踪，调试功能部件。

ITM是一个应用导向（application driven）的跟踪源，支持对应用事件的跟踪和printf类型的调试。

存储器保护单元（MPU）是用来保护存储器的一个元件。处理器支持标准的ARMv7“受保护的存储器系统结构”（PMSA）模型。如果希望向处理器提供存储器保护，则可以使用可选的MPU；MPU对访问允许和存储器属性进行检验。它包含8个区和一个可选的执行默认存储器映射访问属性的背景区。

ETM支持指令跟踪的低成本跟踪宏单元。

TPIU用作来自ITM和ETM（如果存在）的Cortex-M3内核跟踪数据与片外跟踪端口分析仪之间的桥接。

JTAG-DP

Cortex-M3处理器可配置为具有SW-DP或JTAG-DP调试端口的接口，或两者都有。这两个调试端口提供对系统中包括处理器寄存器在内的所有寄存器和存储器的调试访问。

内核寄存器组织

如图所示，Cortex_M3内核寄存器分为16个通用寄存器R0～R15和7个特殊功能寄存器。

图 寄存器组织图

2.2.1 通用寄存器R0-R15

R0～R12寄存器：是真正意义上的通用。在处理器运行过程中，作数据的寄存。

R13为堆栈指针寄存器：堆栈指针是用于访问堆栈，也即系统的RAM 区。Cortex_M3中采用了两个堆栈指针：主堆栈指针（MSP ）和进程堆栈指针（PSP ），R13在任何时刻只能是其中一个，默认情况为MSP ，可以通过控制寄存器（CONTORL ）来改变。Cortex_M3中堆栈方向是向低地址方向增长，为满堆栈机制。堆栈操作是通过PUSH 和POP 来完成操作的。

例如MSP 当前指针指向：0x2000_000C ；R0=0x00000000。 执行：PUSH R0

此时MSP 指向：0x2000_0008 执行示意如图所示。

寄存器

寄存器

通用寄存器

特殊

功能寄存器

堆栈操作示意图

R14程序连接寄存器（LR ）：在执行分支（B ）和链接（BL ）指令或带有交换分支（BX ）和链接指令（BLX ）时，PC 的返回地址自动保存进LR 。比如在子程序调用时用保存子程序的返回地址。LR 也用于异常返回，但是在这里保存的是返回后的状态，不是返回的地址，异常返回是通过硬件自动出栈弹出之前压入的PC 完成的。

R15程序计数器（PC ）：是程序运行的基础，具有自加的功能。该寄存器的位0始终为0，因此，指令始终与字或半字边界对齐。

2.2.2 特殊功能寄存器

特殊功能寄存器分为程序状态寄存器、中断屏蔽寄存器和控制寄存器三类。

xPSR 程序状态寄存器：系统级的处理器状态可分为3类，应用状态寄存器（APSR ）、中断状态寄存器（IPSR ）、执行状态寄存器（EPSR ），可组合起来构成一个32位的寄存器，统称xPSR 。

表 xPSR 寄存器

xPSR 寄存器的各位的功能如表：

表 xPSR 寄存器各位功能

向

下生长

中断屏蔽寄存器：分为三组，分别是PRIMASK、FAULTMASK、BASEPRI。

PRIMASK为片上外设总中断开关，该寄存器只有位0有效，当该位为0是响应所有外设中断；当该位为1时屏蔽所有片上外设中断。

FAULTMASK寄存器管理系统错误的总开关，该寄存器中有位0有效，当该位为0时，响应所有的异常；为1屏蔽所有的异常。

BASEPRI寄存器用来屏蔽优先级等于和小于某一个中断数值的寄存器。

控制寄存器：CONTROL有两个作用，其一用于定义处理器特权级别，其二用于选择堆栈指针，如表所示。

表 CONTROL寄存器

CONTROL[0]：异常情况下，处理器总是处于特权模式，CONTROL[0]位总是为0；在线程模式情况下（非异常情况），处理器可以工作在特权级也可工作在用户级，该位可为0或1。特权级下所有的资源都可以访问，而用户级下被限制的资源不能访问，比如MPU被限制的资源。

CONTROL[1]：为0时，只使用MSP，此时用户程序和异常共享同一个堆栈，处理器复位后默认的也是该模式。为1时，用户应用程序使用进程堆栈PSP，而中断任然得使用主堆栈MSP。这种双堆栈机制，特别适合在带有OS（操作系统）的环境下使用，只要OS内核在特权级下执行，而用户应用程序在用户模式下执行，就可很好的将代码隔离互不影响。

处理器操作模式

ARM Cortex-M3支持2个模式和两个特权等级。如图所示，在嵌入式系统应用程序中，程序代码涉及

异常服务程序代码和非异常服务程序代码，这些代码可以工作在处理器特权级也可以工作在用户级级，但有区别。当处理器处在线程模式下时，既可以使用特权级，也可以使用用户级；另一方面，handler

图 操作模式和特权等级

在线程模式＋用户级下，对系统控制空间（SCS ，0xE000E000～0xE000EFFF ，包括NVIC 、SysTick 、MPU 以及代码调试控制所用的寄存器）的访问将被禁止。除此之外，还禁止使用MRS/MSR 访问，除了APSR 之外的特殊功能寄存器。如果操作，则对于访问特殊功能寄存器的，访问操作被忽略；而对于访问SCS 空间的，将产生错误。

在特权级下不管是任何原因产生了任何异常，处理器都将以特权级来运行其服务例程，异常返回后，系统将回到产生异常时所处的级别，同时特权级也可通过置位CONTROL[0]来进入用户级。用户级下的代码不能再试图修改CONTROL[0]来回到特权级。它必须通过一个异常handler ，来修改CONTROL[0]，才能在返回到线程模式后进入特权级。如图所示。

图处理器模式转换图

把代码按特权级和用户级分开处理，有利于使Cortex-M3的架构更加稳定可靠。例如，当某个用户程序代码出问题时，可防止处理器对系统造成更大的危害，因为用户级的代码是禁止写特殊功能寄存器和NVIC 中寄存器的。另外，如果还配有MPU ，保护力度就更大，甚至可以阻止用户代码访问不属于它的内存区域。

在引入了嵌入式实时操作系统中，为了避免系统堆栈因应用程序的错误使用而毁坏，我们可以给应用程序专门配一个堆栈，不让它共享操作系统内核的堆栈。在这个管理制度下，运行在线程模式的用户代码使用PSP ，而异常服务例程则使用MSP 。这两个堆栈指针的切换是智能全自动的，在异常服务的始末由Cortex-M3硬件处理。

如前所述，特权等级和堆栈指针的选择均由CONTROL

负责。

当CONTROL[0]=0，在异常处理的始末，只发生了处理器模式的转换，如图所示。

若CONTROL[0]=1（线程模式+用户级），则在中断响应的始末，处理器模式和特权等级都要发生变化，如图所示。

CONTROL ［0］只有在特权级下才能访问。用户级的程序如想进入特权级，通常都是使用一条“系统服务呼叫指令（SVC ）”来触发“SVC异常”，该异常的服务例程可以视具体情况而修改CONTROL[0]。

图 中断前后的状态转换

图 中断前后的状态转换+特权等级切换

存储器系统

2.4.1 存储器映射

Cortex-M3采用了固定的存储映射结构，如图所示。 Cortex-M3的地址空间是4GB, 程序可以在代码区，内部SRAM 区以及外部RAM 区中执行。但是因为指令总线与数据总线是分开的，最理想的是把程序放到代码区，从而使取指和数据访问各自使用己的总线。

内部SRAM 区的大小是512MB ，用于让芯片制造商连接片上的SRAM ，这个区通过系统总线来访问。在这个区的下部，有一个1MB 的区间，被称为“位带区”。该位带区还有一个对应的32MB 的 “位带别名(alias)区”，容纳了8M 个“位变量”（对比8051的只有128个位变量），位带区对应的是最低的1MB 地址范围，而位带别名区里面的每个字对应位带区的一个比特。位带操作只适用于数据访问，不适用于取指。通过位带的功能，可以把多个布尔型数据打包在单一的字中，却依然可以从位带别名区中，

t

t

像访问普通内存一样地使用它们。位带别名区中的访问操作是原子的，消灭了传统的“读－改－写”三步。

条32MB

部RAM区允许执行指令，而外部设备区则不允许。

最后还剩下的隐秘地带，包括了系统级组件，内部私有外设总线，外部私有外设总线，以及由提供者定义的系统外设。

私有外设总线有两条：

AHB私有外设总线，只用于CM3内部的AHB外设，它们是：NVIC, FPB, DWT和ITM。

表中断类型

2.5.2 优先级

Cortex-M3的异常功能非常强大，机制非常灵活，异常可以通过占先、末尾连锁和迟来等处理来降低中断的延迟。优先级决定了处理器何时以及怎样处理异常。

Cortex-M3支持3个固定的高优先级和多达256级的可编程优先级，并且支持128级抢占，绝大多数芯片都会精简设计，实际中支持的优先级数会更少，如8级、16级、32级等，通常的做法是裁掉表达优先级的几个低端有效位（防止优先级反转），以减少优先级的级数。比如Luminary的芯片采用8级优先级。

Cortex-M3中NVIC支持由软件指定的可配置的优先级（称为软件优先级），其寄存器地址为：0xE000_E400-0xE000_E4EF。通过对中断优先级寄存器的8位PRI_N区执行写操作，来将中断的优先级指定为0-255。硬件优级随着中断中的增加而降低。0优先级最高，255优先级最低。指定软件优先级后，硬件优先级无效。例如：如果将INTISR[0]指定为优先级1，INTISR[31]指定为优先级0，则INTISR[0]

的优先级比INTISR[31]低。

为了对具有大量中断的系统加强优先级控制，Cortex-M3支持优先级分组，通过NVIC控制，设置为占先优先级和次优先级。可通过对应用程序中断及复位控制寄存器（AIRCR，地址为：0xE000_ED00）的[10:8]位进行设置。如果有多个激活异常共用相同的组优先级，则使用次优先级区来决定同组中的异常优先级，这就是同组内的次优先级。如表应用程序中断及复位控制寄存器，表为占先优先级和次优级的关系。

表2．6 应用程序中断及复位控制寄存器（AIRCR，地址：0xE000ED00）

表抢占优先级和次优先级分组位置的关系

注：表显示了利用优先级的8个位来配置处理器优先级。如果使用小于8的位来配置处理器的优先级，则寄存器的低位始终为0，例如，如果使用3个位来配置优先级，则PRI_N[7:5]用来配置优先级，而PRI_N[4:0]为4‵b0000。

2.5.3 中断向量表

当发生了异常并且要响应它时，Cortex-M3需要定位其服务例程的入口地址。这此入口地址存储在

所谓“异常向量表”中。缺省情况下，Cortex-M3认为该表位于零地址处，且各向量占用4字节。因此每个表项占用4字节，复位后的向量表如表所列。

表复位后向量表

向量表中的第1个字为指向堆栈栈顶的指针，复位时内核读取该地址的数据设置主堆栈。

向量表的基地址可以通过NVIC中的向量偏移寄存器（0xE000ED08）来设置，如表所示。从表中可以看出，可以将异常向量表放在Code区也可以将其放在RAM区，起始地址也可改变，起始地址是有要求的：必须先求出系统中共有多少个向量，再把这个数字向上记到2的整次幂，而起始地址必须对齐到后者的边界上。例如，如果一共有32个中断，则共有32+16（系统异常）=48个向量，向上记到2的整数次幂后值为64，因此向量表重定位的地址必须能被64 X 4=256整除。

表向量偏移量寄存器（0xE000ED08）

向量表中至少需要有4个值：栈顶地址；复位程序的位置；NMI异常的位置；硬故障的异常的位置。

当中断使能时，不管向量表的位置在哪，它指向所有使能屏蔽的异常。并且如果使用SVC指令，还需要指定SVCCall ISR的位置。

2.5.4异常的进入与退出

1．异常进入

入栈：当处理器发生异常时，首先自动把8个寄存器（xPSR、PC、LR、R12、R3、R2、R1、R0）压入栈，处理器自动完成，在自动入栈的过程中，把寄存器写入栈的时间顺序，并不是写入空间相对应的，但机器会保证正确的寄存器被保存到正确的位置，如图所示,假设入栈，栈地址为N。

内部入栈示意图

取向量：发生异常，紧接着内核将根据向量表找出正确的异常向量，然后在服务程序的入口处预取指，处理器将取指与取数据分别能过总线控制，使入栈与取指这两项工作能同时进行，以便快速进入中断。

更新寄存器：入栈和取向量操作完成之后，在执行服务程序之前，还必须更新一系列寄存器。 SP ：在入栈后会把堆栈指针（PSP 或MSP ）更新到新的位置。在执行服务例程时，将由MSP 负责对堆栈的访问。

PSR ：更新IPSR 位段（地处PSR 的最低部分）的值为新响应的异常编号。 PC ：在取向量完成后，PC 将指向服务例程的入口地址，

LR ：在出入ISR 的时候，LR 的值将得到重新的诠释，这种特殊的值称为“EXC_RETURN”，在异常进入时由系统计算并赋给LR ，并在异常返回时使用它。

以上是在响应异常时通用寄存器及特殊功能寄存器的变化。另外在NVIC 中，也会更新若干个相关寄存器。

2．异常退出

当异常服务程序最后一条指令将进入异常时的LR 的值加载到PC 中。该操作指示中断服务结束，在从异常返回时处理器将执行下列操作之一：

如果激活异常的优先级比所有被压栈（等待处理）的异常的优先级都高，则处理器会末尾连锁到一个激活异常。

如果没有激活异常，或者如果被压栈的异常的最高优先级比激活异常的最高优先级要高，则处理器返回到上一个被压栈的中断服务程序。

如果没有激活的中断或被压栈的异常，则处理器返回线程模式。 在启动了中断返回序列后，下述的处理就将进行：

出栈：先前压入栈中的寄存器在这里恢复。内部的出栈顺序与入栈时的相对应，堆栈指针的值也改回先前的值。

更新NVIC 寄存器：伴随着异常的返回，它的活动位也被硬件清除。对于外部中断，倘若中断输入再次被置为有效，悬起位也将再次置位，新一次的中断响应序列也可随之再次开始。

异常返回值：异常返回值存放在LR 中。这是一个高28位全为1的值，只有[3:0]的值有特殊含义，如表所示。当异常服务例程把这个值送往PC 时，就会启动处理器的中断返回序列。因为LR 的值是由Cortex-M3自动设置的，所以只要没有特殊需求，就不要改动它。

地

数

时间

图 末尾连锁示意图

2．异常迟来

在Cortex-M3中迟来中断的意思是如果前一个ISR 还没有进入执行阶段，并且迟来中断的优先级比前一个中断的优先级要高，则迟来中断能够抢占前一个中断。如图所示。

图 迟来异常示意图

响应迟来中断时需执行新的取向量地址和ISR 预取操作。迟来中断不保存状，因为状态保存已经被最初的中断执行过了，因此不需要重复执行。

2.5.6 嵌套向量中断控制器

嵌套向量中断控制器，简称NVIC ，完成对中断的响应。NVIC 共支持1至240个外部中断输入（通常外部中断写作IRQs ）。具体的数值由芯片厂商在设计芯片时决定。

NVIC 的访问地址是0xE000_E000。所有NVIC 的中断控制/状态寄存器都只能在特权级下访问。不过有一个例外软件触发中断寄存器可以在用户级下访问以产生软件中断。所有的中断控制、状态寄存器均可按字、半字、字节的方式访问。

中断配置内容：

使能与禁止寄存器 挂起与解挂寄存器 优先级寄存器 活动状态寄存器

另外，下列寄存器也对中断处理有重大影响：

异常掩蔽寄存器 向量表偏移寄存器 软件触发中断寄存器 优先级分组寄存器

Cortex-M3中异常及中断的行为如图所示。分成三级，由NVIC 负责管理。

用户

中

压优先中断

优先中断

中

出

继续

图异常和中断控制示意图

1.中断的使能与禁止

此处的中断使能与禁止，主要是针对片上外设240路中断的控制，使能是向SETENA寄存器对应位写“1”，禁止是向CLRENA寄存器对应位写“1”。如表所示。

表 SETENA/CLRENA寄存器族

在Luminary系列的单片机中，片上外设中断对应编号如表所示:

表 Luminary单片机外设中断源