《8位算术逻辑运算实验》
3.2 算术逻辑运算部件
1位全加器
n 位并行加法器 ALU 单元 乘、除 法器 运算器
3.2.1 加法单元
若：+1101，+1111
两数相加，且分别放入A 、B 两个寄存器。 0 0 1 1 0 1 （补码、双符号位表示） +） 0 0 1 1 1 1 0 1 1 1 0 0
第3位：输入量： Ai(1),Bi(1), C ｉ-1(1) 本位进位 C ｉ ∑ｉ
C ｉ-1 A ｉ B ｉ 低位进位 本位操作数
输入、输出量之间的关系式：
Σi =（A B i C i-1 (1) C i = A i B i A B i ）C i-1 (2)
根据上式，得出一位全加器的逻辑电路图：
根据（1）式得：
如果三个输人中1的个数为奇数，则本位和为1，否则为0。 根据（2）式得：
当本位的两个输入A i 、B i 均为1时，不管低位有无进位C i-1传来，都必然产生进位C i ；若C i-1为1，只要A i 、B i 中有一个为1，也必然产生进位。
i-1 i-1 i
i
i i （a ） （b ） 进位链 选择逻 辑控制 移位器
寄存器组
选择器
3.3.1 2并行加法器与进位逻辑结构 一、串行加法器
1.定义：如果每步只求一位和，将n 位加分成n 步实现，这样的加法器称为串行
加法器。
2.组成： 1
个一位全加器
1个移位寄存器：从低到高串行提供操作数相加；
1个寄存器 1个触发器
3.特点：结构简单，速度极慢。
二、并行加法器
1.定义：如果用n 位全加器一步实现n 位相加，即n 位同步相加，这样的加法器称为并行加法器。
2.组成： n 位加法器
并行加法器 串行进位链 进位链
并行进位链
根据（指C i-1 ）输入量提供时间的不同，将进位链分为带串行进位链的并行加法器，带并行进位链的并行加法器。
加法器的运算速度不仅与全加器的运算速度有关，更主要的因素是取决于进位传递速度。
3.进位信号的基本逻辑：
C i = A i B i +（A i ）C i-1
令Gi= A i B i 进位产生函数 Pi = A i ，进位传递函数 4.串行进位链
(1)定义：各级进位信号直接依赖于低一级的进位信号 (2)关系式：
C 1 = G 1 + P 1C 0
C 2 = G 2 + P 2C 1
C 3 = G 3 + P 3C 2 。。。。。。。。。
C n = G n + P n C n-1
(3)结构图：
C
A n
B n A 2 B 2 A 1 B 1
(4)特点：结构比较简单，运算速度比较慢。 5.并行进位链
(1)定义：各级进位信号是并行（同时）形成的。 (2)关系式：
C 1 = G 1 + P 1C 0
C 2 = G 2 + P 2G 1 + P 2P 1C 0
C 3 = G 3 + P 3G 2 + P 3P 2G 1 + P 3P 2P 1C 0 。。。。。。。。。。。。。。。。。。。。。。。。。。。
C n = G n + P n G n-1+ … + P n …P 1C 0
注：Pi = A B i Gi= A i B i (Ai ,Bi ,C0 ) （Gi ，Pi ，C 0） Ci (3)结构图：
(4)
特点：结构复杂，运算速度快。 6.组内并行，组间并行（实际为串行）的进位链
例如：加法器字长16位，没4位为一组，则将进位链分为两级。 (1)第一级：小组内并行进位链
C 1
C
2
C 3 C 4 C 5 C 6 C 7 C 8
P
1
P 2 P 3 P 4
G 1 G
2
G 3 G 4
ⅠG ?
第一小组：C 1=G 1+P 1 C 0
稳 定
1 n n 2
C2=G2+P2G1+P2P1 C0
C3=G3+P3G2+P3P2G1+P3P2P1 C0
C4=G4+P4G3++P4P3P2G1 + C0
第二小组：C5 = G5 + P5CⅠ
C6 = G6 + P6G5 + P6P5CⅠ
C7 = G7 + P7G6 + P7P6G5 + P7P6P5CⅠ
C8 = C8 + P8G7 + P8P7G6 + P8P7P6G5 + P8P7P6P5CⅠ
第三小组：
第四小组：
(2)第二级：小组间并行进位链
a. CⅠ= C4 = G4 + P4G3 + P4P3G2 + P4P3P2G1 + P4P3P2P1C0
b.
c.
d.
3.3.3 ALU单元与多位ALU部件
ALU定义：若干位全加器，并行进位链，输入选择门集成在一块芯片上。
一、一位ALU逻辑：
1.组成全加器
并行进位链
输入选择逻辑
2.逻辑关系式：
二、四位ALU芯片举例
1.四位ALU
2.组内并行进位链
略