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超大规模集成电路第一次作业2016秋

超大规模集成电路第一次作业2016秋
超大规模集成电路第一次作业2016秋

1.Give a formal or descriptive definition for each of the following terms.

(1)、ITRS:International Technology Roadmap for Semiconductor.

(2)、Gate-Equivalent:It’s used to measure the basic unit of the complexity of the digital circuit, and based on to complete a circuit function, the number of logic gates are independent of each other.A gate equivalent stands for a unit of measure which allows specifying manufacturing-technology-independent complexity of digital electronic circuit.

(3)、Technology Nodes:A Technology Nodes is defined as the ground rules of a process governed by the smallest feature printed in a repetitive array.

(4)、Feature size:A single graphic minimal size.The minimum scale in integrated circuit devices.roughly half the length of the smallest transistor.

(5)、IC design complexity sources:It contains chip size, power dissipation, heterogeneity, variability and reliability.

(6)、Behavioral representation:It represents a design as a black box and describes its outputs in terms of its inputs and times.It indicates no geometrical information or structural information and takes the forms of textual,mathematics,or algorithmic description.

(7)、Abstraction hierarchy:Abstraction hierarchies are a human invention designed to assist people in engineering very complex systems by ignoring unnecessary details.A set of interrelated representation levels that allow a system to be represented in varying amounts of detail.

(8)、IC design:A design is a set of transformations from one representation of a system to another until a representation that can be fabricated exists.Integrated circuit design involves the creation of electroniccomponents,such as transistors, resistors, capacitors and the metallic interconnect of these components onto a piece of semiconductor, typically silicon.

(9)、Synthesis:The process of transforming one representation in the design abstraction hierarchy into another representation.

(10)、Refinement:The process of transforming functional representation in the design abstraction hierarchy into geometrical representation.Refinement is a generic

term of computer science that encompasses various approaches for producing correct computer programs and simplifying existing programs to enable their formal verification.

(11)、System-level synthesis:It deals with the transformation of an abstract model of behavior into a model consisting of standard functional units and System-Level Synthesis deals with the concurrent design of electronic applications, including both hardware and software.

(12)、logic synthesis:Translation from data flow representation to a structural logic gate representation.

(13)、Layout synthesis:Translation from logic gate representation to layout representation.The aims at computing the geometric data, especially the mask layout, from a circuit description in form of a netlist.

(14)、Partial design tree:A design has the form of a partial tree. Its behavior is specified at different levels. This situation is encountered become one frequently wants to evaluate the relationships between system components before they have all been completely designed.

(15)、Design window:We mean a range of levels over which the designer works in developing a design-tree structure.

(16)、Digital design space:Partitioning was carried out in order to meet some objective criteria.These criteria are the major factors one has to consider in arriving at a design.

(17)、Static timing analysis:Static timing analysis is a simulation method of computing the expected timing of a digital circuit without requiring a simulation of the full circuit.

(18)、Behavioral simulation:also called agent-based simulations, are instrumental in tackling the ecological and infrastructure challenges of our society. These simulations allow scientists to understand large complex systems such as transportation networks, insect swarms, or fish schools by modeling the behavior of millions of individual agents inside the system

(19)、Post place and route simulation:In this step,,the gate-level circuit with accurate timing back annotated from the layout is resimulated to check circuit timing and to provide a final check on circuit functionality.Post-place and route simulation allows you to simulate a design with timing information such as gate delays included, which may illuminate errors in the design that previous steps did not.

(20)、Composition-based approach:A new composition-based approach shifts the focus from content creation to the problems of evaluating,integrating,and verifying multiplepre-existing blocks and software components.

2.Access the Internet for information a bout Daniel D. Gajski’s “Y-chart” methodology for integrated circuits design. According to your investigation of the related research papers and/or technical reports, please summarize the “Y-chart” theory, including (1) design representation domains, (2) d esign abstraction hierarchy and (3) design activities. References must be listed at the end of your report.

Introduction:

Y - chart theory put forward by Gajski in 1983, it makes the design becoming visual and distinct. The theory has been widely used in the VHDL design, and let us make the level of abstract model clearly. It's simple, but every level highly abstract design, the figure is very delicate from different point of view that we can see the entire layout.Although this idea is also very long, but for the design of a variety of language and use has a long influence.

(1)、Design Representation Domains:

Behavioral Representation: A domain in which a component is described by defining its input/output response. It represents a design as a black box and describes its outputs in terms of its inputs and times.It indicates no geometrical information or structural information and takes the forms of textual, mathematics, or algorithmic description.At the highest level,the customer is interested in what the chip does and how it is built.

Structural Representation: A domain in which a component is described in terms of an interconnection of more primitive components. In this representation,a black box is

represented as a set of components and connections.It acts as a bridge between functional and geometrical.No physical information is contained.

Geometrical Representation: It specifies size(height and width),the position of each components,each port and connection on the silicon wafer. Geometrical shapes represents regions of diffusion,polysilicon and metal. It includes mask information in its layout file.

(2)、Design Abstraction hierarchy:

A set of interrelated representation levels that allow a system to be represented in varying amounts of detail.A design hierarchy that has five levels:circuit ,logic gate,register transfer, algorithm,system.

(3)、Design Activities:

Synthesis:The process of transforming functional representation in the design abstraction hierarchy into structural representation.

Analysis:The process of transforming structural representation in the design abstraction hierarchy into functional representation.

Refinement:The process of transforming functional representation in the design abstraction hierarchy into geometrical representation.

Abstraction:The process of transforming geometrical representation in the design abstraction hierarchy into functional representation.

Extraction:The process of transforming structural representation in the design abstraction hierarchy into geometrical representation.

Generation:The process of transforming geometrical representation in the design abstraction hierarchy into structuralrepresentation.

REFERENCES

[1] James R. Arrastrong,F. Gail Gray,“VHDL Design Representation and Synthesis”2nd ed.,Beijing:China Machine Press,2003.

[2] Daniel D. Gajski,Robert H.Kuhn,“New VLSI Tools”,IEEE Xplore.Restrictions,11-14,1983.

[3]Todor Stefanov, PaulLieverse Ed Deprettere, Pieter van der Wolf, “Y-Chart Based System Level Performance Analysis: An M-JPEG Case Study”, IN:PROC.PROGRESSWORKSHOP2000,UTRECHT,THENETHERLANDS,OCT13 2000,PP.113-124.

3、Write a summary in Chinese of the paper “A New Ear in Advanced IC Design” (in less than 200 characters).

解:SoC关键技术主要包括总线架构技术、IP核可复用技术、软硬件协同设计技术、SoC验证技术、可测性设计技术、低功耗设计技术、超深亚微米电路实现技术。SoC芯片的规模一般远大于普通的ASIC,同时由于深亚微米工艺带来的设计困难等,使得SoC设计的复杂度大大提高。在SoC设计中,仿真与验证是SoC 设计流程中最复杂、最耗时的环节,约占整个芯片开发周期的50%~80% ,采用先进的设计与仿真验证方法成为SoC设计成功的关键。SoC技术的发展趋势是基于SoC开发平台,基于平台的设计是一种可以达到最大程度系统重用的面向集成的设计方法,分享IP核开发与系统集成成果,不断重整价值链,在关注面积、延迟、功耗的基础上,向成品率、可靠性、电磁干扰(EMI)噪声、成本、易用性等转移,使系统级集成能力快速发展。所谓SoC技术,是一种高度集成化、固件化的系统集成技术。使用SoC技术设计系统的核心思想,就是要把整个应用电子系统全部集成在一个芯片中。在使用SoC技术设计应用系统,除了那些无法集成的外部电路或机械部分以外,其他所有的系统电路全部集成在一起。

集成电路的发展已有40年的历史,它一直遵循摩尔所指示的规律推进,现已进入深亚微米阶段。由于信息市场的需求和微电子自身的发展,引发了以微细加工(集成电路特征尺寸不断缩小)为主要特征的多种工艺集成技术和面向应用的系统级芯片的发展。随着半导体产业进入超深亚微米乃至纳米加工时代,在单一集成电路芯片上就可以实现一个复杂的电子系统,诸如手机芯片、数字电视芯片、DVD芯片等。在未来几年内,上亿个晶体管、几千万个逻辑门都可望在单一芯片上实现。SoC (System - on - Chip)设计技术始于20世纪90年代中期,随着半导体工艺技术的发展,IC设计者能够将愈来愈复杂的功能集成到单硅片上,SoC正是在集成电路( IC)向集成系统( IS)转变的大方向下产生的。SoC称为系统级芯片,也有称片上系统,意指它是一个产品,是一个有专用目标的集成电

路,其中包含完整系统并有嵌入软件的全部内容。同时它又是一种技术,用以实现从确定系统功能开始,到软/硬件划分,并完成设计的整个过程。

集成电路设计基础作业题解答

第五次作业 、改正图题所示TTL 电路的错误。 如下图所示: 解答: (a)、B A B A Y ??=?=0,A,B 与非输出接基极,Q 的发射极接地。从逻辑上把Q 管看作单管禁止门便可得到B A Y ?=。逻辑没有错误! 若按照题干中所示接法,当TTL 与非门输出高电平时,晶体管Q 的发射结要承受高压,必然产生巨大的电流。为了不出现这种情况,可以在基极加一电阻或者在发射极加一二极管。但发射极加二极管后会抬高输出的低电平电压。所以只能在基极加一大电阻,实现分压作用。 另外一种方法是采用题(a )图中的A 输入单元结构。 & & ≥1 1 1

(b)、要实现由,我们可以使用线与+得到和B A B A 。但题干中的线与功能不合理。若其中一个为高电平且另外一个为低电平时,高电平输出降会往低电平输出灌电流,从而容易引起逻辑电平混乱。为了消除这一效应,可以在各自的输出加一个二极管。 (c)、电阻不应该接地,应该接高电平 (d)、电阻不应该接VCC ,而应该接低电平 、试分析图题(a ),(b)所示电路的逻辑功能。 解答: 图(a )中,单元1实现了A 的电平输入,B 是A 的对称单元。 功能单元2实现了A 和B 输入的或逻辑 功能单元4充当了Q8管的泄放网络,同时抬高了Q3,Q4管的输入逻辑电平,另外该单元还将或的结果传递给了Q8管 功能单元3中的Q8管实现了非逻辑,Q6和Q7复合管加强了输出级的驱动能力。 综上所述,(a )电路实现功能为B A Y +=,即或非的功能 图(b)中,Q1,Q2管依然实现传递输入的功能,Q3,Q4管实现或非的功能 Q6管和Q5管以及R5,R7共同组成的泄放网络实现了电压的传递 Q9管实现了非功能,Q7,Q8管依然是用来驱动负载的。Q9管和Q7,Q8轮流导通 综上所述,(b )实现的功能为B A B A Y +=+=

《超大规模集成电路设计》考试习题(含答案)完整版分析

1.集成电路的发展过程经历了哪些发展阶段?划分集成电路的标准是什么? 集成电路的发展过程: ?小规模集成电路(Small Scale IC,SSI) ?中规模集成电路(Medium Scale IC,MSI) ?大规模集成电路(Large Scale IC,LSI) ?超大规模集成电路(Very Large Scale IC,VLSI) ?特大规模集成电路(Ultra Large Scale IC,ULSI) ?巨大规模集成电路(Gigantic Scale IC,GSI) 划分集成电路规模的标准 2.超大规模集成电路有哪些优点? 1. 降低生产成本 VLSI减少了体积和重量等,可靠性成万倍提高,功耗成万倍减少. 2.提高工作速度 VLSI内部连线很短,缩短了延迟时间.加工的技术越来越精细.电路工作速度的提高,主要是依靠减少尺寸获得. 3. 降低功耗 芯片内部电路尺寸小,连线短,分布电容小,驱动电路所需的功率下降. 4. 简化逻辑电路 芯片内部电路受干扰小,电路可简化. 5.优越的可靠性 采用VLSI后,元件数目和外部的接触点都大为减少,可靠性得到很大提高。 6.体积小重量轻 7.缩短电子产品的设计和组装周期 一片VLSI组件可以代替大量的元器件,组装工作极大的节省,生产线被压缩,加快了生产速度. 3.简述双阱CMOS工艺制作CMOS反相器的工艺流程过程。 1、形成N阱 2、形成P阱 3、推阱 4、形成场隔离区 5、形成多晶硅栅 6、形成硅化物 7、形成N管源漏区 8、形成P管源漏区 9、形成接触孔10、形成第一层金属11、形成第一层金属12、形成穿通接触孔13、形成第二层金属14、合金15、形成钝化层16、测试、封装,完成集成电路的制造工艺 4.在VLSI设计中,对互连线的要求和可能的互连线材料是什么? 互连线的要求 低电阻值:产生的电压降最小;信号传输延时最小(RC时间常数最小化) 与器件之间的接触电阻低 长期可靠工作 可能的互连线材料 金属(低电阻率),多晶硅(中等电阻率),高掺杂区的硅(注入或扩散)(中等电阻率)

超大规模集成电路第一次作业2016秋

1.Give a formal or descriptive definition for each of the following terms. (1)、ITRS:International Technology Roadmap for Semiconductor. (2)、Gate-Equivalent:It’s used to measure the basic unit of the complexity of the digital circuit, and based on to complete a circuit function, the number of logic gates are independent of each other.A gate equivalent stands for a unit of measure which allows specifying manufacturing-technology-independent complexity of digital electronic circuit. (3)、Technology Nodes:A Technology Nodes is defined as the ground rules of a process governed by the smallest feature printed in a repetitive array. (4)、Feature size:A single graphic minimal size.The minimum scale in integrated circuit devices.roughly half the length of the smallest transistor. (5)、IC design complexity sources:It contains chip size, power dissipation, heterogeneity, variability and reliability. (6)、Behavioral representation:It represents a design as a black box and describes its outputs in terms of its inputs and times.It indicates no geometrical information or structural information and takes the forms of textual,mathematics,or algorithmic description. (7)、Abstraction hierarchy:Abstraction hierarchies are a human invention designed to assist people in engineering very complex systems by ignoring unnecessary details.A set of interrelated representation levels that allow a system to be represented in varying amounts of detail. (8)、IC design:A design is a set of transformations from one representation of a system to another until a representation that can be fabricated exists.Integrated circuit design involves the creation of electroniccomponents,such as transistors, resistors, capacitors and the metallic interconnect of these components onto a piece of semiconductor, typically silicon. (9)、Synthesis:The process of transforming one representation in the design abstraction hierarchy into another representation. (10)、Refinement:The process of transforming functional representation in the design abstraction hierarchy into geometrical representation.Refinement is a generic

大规模集成电路设计答案(1)

`CMOS反相器电路图、版图、剖面图

CMOS的广泛使用,是由于解决了latch-up效应 Latch-up效应解释、原理、解决方法(略) 避免栅锁效应方法:用金掺杂或中子辐射,降低少数载流子寿命;深阱结构或高能量注入形成倒退阱;将器件制作于高掺杂衬底上的低掺杂外延层中;沟槽隔离。 在基体(substrate)上改变金属的掺杂,降低BJT的增益 ?避免source和drain的正向偏压 ?增加一个轻掺杂的layer在重掺杂的基体上,阻止侧面电流从垂直BJT到低阻基体上的通路 ?使用Guard ring: P+ ring环绕nmos并接GND;N+ ring环绕pmos 并接VDD,一方面可以降低Rwell和Rsub的阻值,另一方面可阻止栽子到达BJT的基极。如果可能,可再增加两圈ring。 ? Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub的阻值。?使nmos尽量靠近GND,pmos尽量靠近VDD,保持足够的距离在pmos 和nmos之间以降低引发SCR的可能 ?除在I/O处需采取防Latch up的措施外,凡接I/O的内部mos 也应圈guard ring。? I/O处尽量不使用pmos(nwell) 门级电路图(AOI221) AOI221=(AB+CD+E)’

伪NMOS: 伪NMOS的下拉网络和静态门的下拉网络相似,上拉网络是用一个PMOS管,且此管输入接地,因此PMOS管总是导通的。 动态电路: 动态电路用一个时钟控制的PMOS管取代了总是导通的PMOS管,克服了有比电路的缺点。动态电路速度快,输入负载小,切换时不存在竞争电流,而且动态电路没有静态功耗。 动态电路存在的根本性问题就是对输入单调性的要求。 多米诺电路: 多米诺电路由一级动态门和一级静态CMOS反相器构成。典型结构: 下拉网络+上拉预充值网络+反相器构成 过程就是充值+求值的过程 在多米诺电路中,所有门的预充、求值都可以用一个时钟控制。求值期间,动态门的输出单调下降,所以静态反相器的输出单调上升。多米诺电路是同时进行预充,但求值是串行的。逻辑功效(logic effort) 逻辑功效定义为门的输入电容与能够提供相同输出电流的反相器的输入电容的比值。也就是说逻辑功效表示某个门在产生输出电流时相比反相器的糟糕程度。逻辑功效不仅使我们能容易计算时延,它也向我们展示了如何确定晶体管的尺寸以优化路径中的延时。

半导体集成电路习题及答案

第1章 集成电路的基本制造工艺 1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么? 答:集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。 第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题 2.2 利用截锥体电阻公式,计算TTL “与非”门输出管的CS r 2.2 所示。 提示:先求截锥体的高度 up BL epi mc jc epi T x x T T -----= 然后利用公式: b a a b WL T r c -? = /ln 1ρ , 2 1 2?? =--BL C E BL S C W L R r b a a b WL T r c -? = /ln 3ρ 321C C C CS r r r r ++= 注意:在计算W 、L 时, 应考虑横向扩散。 2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管,试问当横向PNP 器件在4种可能 的偏置情况下,哪一种偏置会使得寄生晶体管的影响最大? 答:当横向PNP 管处于饱和状态时,会使得寄生晶体管的影响最大。 2.8 试设计一个单基极、单发射极和单集电极的输出晶体管,要求其在20mA 的电流负载下 ,OL V ≤0.4V ,请在坐标纸上放大500倍画出其版图。给出设计条件如下: 答: 解题思路 ⑴由0I 、α求有效发射区周长Eeff L ; ⑵由设计条件画图 ①先画发射区引线孔; ②由孔四边各距A D 画出发射区扩散孔; ③由A D 先画出基区扩散孔的三边; ④由B E D -画出基区引线孔; ⑤由A D 画出基区扩散孔的另一边;

⑥由A D 先画出外延岛的三边; ⑦由C B D -画出集电极接触孔; ⑧由A D 画出外延岛的另一边; ⑨由I d 画出隔离槽的四周; ⑩验证所画晶体管的CS r 是否满足V V OL 4.0≤的条件,若不满足,则要对所作 的图进行修正,直至满足V V OL 4.0≤的条件。(CS C OL r I V V 00 ES += 及己知 V V C 05.00ES =) 第3章 集成电路中的无源元件 复 习 思 考 题 3.3 设计一个4k Ω的基区扩散电阻及其版图。 试求: (1) 可取的电阻最小线宽min R W =?你取多少? 答:12μm (2) 粗估一下电阻长度,根据隔离框面积该电阻至少要几个弯头? 答:一个弯头 第4章 晶体管 (TTL)电路 复 习 思 考 题 4.4 某个TTL 与非门的输出低电平测试结果为 OL V =1V 。试问这个器件合格吗?上 机使用时有什么问题? 答:不合格。 4.5 试分析图题4.5所示STTL 电路在导通态和截止态时各节点的电压和电流,假定各管的 β=20, BEF V 和一般NPN 管相同, BCF V =0.55V , CES V =0.4~0.5V , 1 CES V =0.1~0.2V 。 答:(1)导通态(输出为低电平) V V B 1.21= , V V B 55.12= ,V V B 2.13= ,V V B 5.04= ,V V B 8.05= ,

超大规模集成电路第四次作业2016秋_段成华

1. Shown below are buffer-chain designs. (1) Calculate the minimum delay of a chain of inverters for the overall effective fan-out of 64/1. Solution : 由题可知:64=F 根据经验6.3=opt f 为最合适的值,所以6.364===N N F f ,所以24.3=N ,但是级数必须为整数所以取3=N ,又因为1=γ,所以:15)641(3,464303=+?===p p t t f ,所以时最合适4=f 。 (2) Using HSPICE and TSMC 0.18 um CMOS technology model with 1.8 V power supply, design a circuit simulation scheme to verify them with their correspondent parameters of N, f, and t p . Solution: 根据(1)中计算知道三级最合适,所以验证如下: A )、一级无负载测本征延时代码如下: .title buffer-chain 1 .lib 'C:\synopsys\Hspice_D-2010.03-SP1\tsmc018\mm018.l' TT * set 0.18um library .opt scale=0.1u * set lambda

.options post=2 list .temp 27 .global vdd Vdd vdd gnd 1.8 vin vin 0 0.9 pulse 0 1.8 25n 5p 5p 49.99n 100n $频率为10Mhz Cl vout gnd 0f $Cg1=2.46fF,负载为CL=157.44fF .subckt inv in out wn=3.5 wp=10 t=7.5 mn out in gnd gnd NCH l=2 w=wn ad='wn*t' pd='wn+2*t' as='wn*t' ps='wn+2*t' mp out in vdd vdd PCH l=2 w=wp ad='wp*t' pd='wp+2*t' as='wp*t' ps='wp+2*t' .ends X1 vin vout inv wn=3.5 wp=10 t=7.5 .op .tran 5p 5n .meas tran voutmax max v(vout) from=5p to=5n .meas tran voutmin min v(vout) from=5p to=5n $一级 .meas tran tphl1 +trig v(vin) +val=0.9 +rise=1

集成电路设计练习题

集成电路设计练习题2009 1、说明一个半导体集成电路成本的组成。 2、简述CMOS 工艺流程。简述CMOS 集成电路制造的过程中需要重复进行的工艺步骤。 3、描述你对集成电路工艺的认识。列举几种集成电路典型工艺。工艺上常提到0.25,0.18 指的是什么?简述CMOS 工艺技术的发展趋势。 4、你知道的集成电路设计的表达方式有哪几种? 5、现有一用户需要一种集成电路产品,要求该产品能够实现如下功能:y=lnx其中,x为4位二进制整数输入信号。y 为二进制小数输出,要求保留两位小数。电源电压为3~5v 假设公司接到该项目后,交由你来负责该产品的设计,试讨论该产品的设计全程。 6、请谈谈对一个系统设计的总体思路。针对这个思路,你觉得应该具备哪些方面的知识? 7、描述你对集成电路设计流程的认识。 8、集成电路前端设计流程,后端设计流程,相关的工具。 9、从RTL synthesis 到tape out 之间的设计flow ,并列出其中各步使用的tool. 10、简述FPGA 等可编程逻辑器件设计流程。 11、简述半定制数字电路的设计流程。 12、简要说明并比较数字集成电路几种不同的实现方法。 13、什么是集成电路的设计规则。 14、同步电路和异步电路的区别是什么? 15、画出CMOS 电路的晶体管级电路图,实现Y=AB+C(D+E) 16、在CMOS电路中,要有一个单管作为开关管精确传递模拟低电平,这个单管你会用P管还是N 管,为什么? 17、硅栅COMS工艺中N阱中做的是P管还是N管,N阱的阱电位的连接有什么要求? 18、名词解释:VLSI, CMOS, EDA, VHDL, DRC, LVS, DFT, STA

集成电路作业

1、集成电路制造工艺发展水平的衡量指标是什么? a. 在设计和生产中可达到的最小线宽(或称特征尺寸L)。 b. 所使用的硅晶圆片的直径。 c. DRAM的储存容量。 2、简述电路制造工艺的发展趋势。 a.趋势性的变化越来越明显,速度越来越快。 特征尺寸越来越小,电源电压越来越低,芯片尺寸越来越大,布线层数越来越多,单片上的晶体管数越来越多,I/O引线越来越多,时钟速度越来越快 b.集成电路朝着两个方向发展。 c.从另一个角度来说,进入90年代以来,电子信息类产品的开发明显地出现了两个 特点。 3、简述集成电路产业结构经历的三次重大变革。 第一次变革是以加工制造为主导的初级阶段 a.这一时期半导体制造在IC产业中充当主角。 b.这一时期IC设计和半导体工艺密切相关且主要以人工为主。 第二次变革以Foundry和IC设计公司的崛起为标志 a.集成电路产业的一次大分工。 b.IC产业进入了以客户为导向的阶段。 c.EDA工具的发展,使IC设计工程可以独立于生产工艺。 第三次变革以设计、制造、封装和测试四业分离为标志 a.集成电路产业的又一次大分工。 b.IC产业进入了以竞争为导向的高级阶段。 c.系统设计与IP核设计逐渐开始分工。 4、1个门相当于几个晶体管?以门的数量来划分集成电路有哪些分类? 1个门相当于4个晶体管,等效于一个二输入与非门 a. 小规模集成电路(SSI:Small Scale Integrated Circuit)>1-10个门,基本的与非和或非逻辑。 b. 中规模集成电路(MSI: Middle Scale Integrated Circuit)>1万门以内,含有计数器和逻辑功能块等电路。 c. 大规模集成电路(LSI:Large Scale Integrated Circuit)>几万门,含有更多更大逻辑功能块,如4位CPU等。 d. 超大规模集成电路(VLSI:Very Large Scale Integrated Circuit)>近十万门,如64位CPU等电路。 e. 特大规模集成电路(ULSI:Ultra Large Scale Integrated Circuit)>几百万门以上,如DSP、CPU等电路。 f. 巨大规模集成电路(GSI:Giga Scale Integrated Circuit)>千万门以上,如SoC等电路。 5、集成电路系统设计需具备哪些要素? 人才、工具、库和资金。

超大规模集成电路第八次作业2016秋,段成华

Assignment 8 1.Access relevant reference books or technical data books and give accurate definitions for the following timing parameters: (1)design entity, (2)signal driver, (3)transaction, (4)event, (5)time queue,(6)delta delay, (7)simulation time, (8)simulation cycle, (9)inertial time, (10)transport time. (1)design entity: In VHDL a given logic circuit represented as a design entity. A design entity, in return , consists of two different types of description: the interface description and one or more architectural bodies. The interface description declares the entity and describes its inputs and outputs. (2)signal driver: If a process contains one or more signal assignment statement that schedule future values for some signal X, the VHDL simulator creates a single value holder called a signal driver. (3)transaction:A pair consisting of a value and time. The value part represents a future value of the driver; the time part represents the time at which the value part becomes the current value of driver. (4)event: It’s a kind of signal property and presents signal jump. Such as if(clk'event and clk='1). (5)time queue: It’s used to keep some signal transactions in the simulator. Time queue entries are represented as a two-tuple of the form(SN,V), where SN is a signal name and V is the value the signal is scheduled to assume at the scheduled time. Each time queue entry is called a signal transaction. (6)delta delay: A period of time greater than 0, but less than any standard time unit no number of delta delay added together can cause simulation time to advance. (7)simulation time: The elapsed time in standard time units during simulation. (8)simulation cycle: Every time simulation time advances, a simulation cycle occurs, which we now define more formally. The execution of a model consists of an initialization phase followed by the repetitive execution of processes in the process network. Each repetition is said to be a simulation cycle. (9)inertial time: Example: Z <= I after 10ns; The signal propagation will take place if and only if input I persists at a given level for 10ns-the amount of time specified in the after clause. (10)transport time: Z <= transport I after 10ns; All changes on I will propagate to Z, regardless of how long the value of I stays at the new level. 2.Construct VHDL models for 74-139 dual 2-to-4-line decoders using three description types, i.e., behavioral, dataflow and structural descriptions. Synthesize andsimulate these models respectively in the environment of Xilinx ISE with the ModelSim simulator integrated. When simulating these models, test vector(s) are required to stimulate the units under test (UUT). Reasonable test vectors are designed and created by your own as sources added to your VHDL project.

超大规模集成电路发展趋势

超大规模集成电路的设计发展趋势;摘要:随着信息产品市场需求的增长,尤其通过通信、;关键字:超大规模集成电路发展趋势SOCIP复用技;1引言;集成电路是采用半导体制作工艺,在一块较小的单晶硅;2超大规模集成电路发展的概述;集成电路之所以获得如此迅速的发展,与数据处理系统;1.改进性能;在计算机中采用高密度的半导体集成电路是减少信号传;2.降低成本;用Lsl替换 超大规模集成电路的设计发展趋势 摘要:随着信息产品市场需求的增长,尤其通过通信、计算机与互联网、电子商务、数字视听等电子产品的需求增长,世界集成电路市场在其带动下高速增长。本文主要从半导体电子学与计算技术工程方面进行进行的诸多研究成果以及国际集成电路的发展现状和发展趋势反映其在国际上的重要地位。 关键字:超大规模集成电路发展趋势 SOC IP复用技术 1 引言 集成电路是采用半导体制作工艺,在一块较小的单晶硅片上制作许多晶体管及电阻器、电容器等元器件,并按照多层布线或隧道布线的方法将元器件组合成完整的电子电路,通常用IC(Integrated Circuit)表示。近廿多年来,半导体电子学的发展速度是十分惊人的。从分离元件发展为集成电路,从小规模集成电路发展为现代的超大规模集成电路。集成电路的性能差不多提高了3个数量级,而其成本却下降了同样的数量级。 2 超大规模集成电路发展的概述 集成电路之所以获得如此迅速的发展,与数据处理系统日益增长的各种要求是分不开的,也是半导体电子学与计算技术工程方面进行了许多研究工作的结果。这些工作可以概括为:(l)改进性能一尽可能减少信号处理的传递时间。(2)降低成本一从设计、制造、组装、冷却等各方而降低成本。(3)提高可靠性一减少失效率,增加检测与诊断的手段。(4)缩短研制/生产周期一加快从确定研制产品到产品可用之间的时间,使产品保持领先地位。(5)结构上的改进一半导体存储器的进展,推动了计算机体系的发展。 1.改进性能 在计算机中采用高密度的半导体集成电路是减少信号传递时间,提高机器性能的重要环节。因为在普通采用小规模集成电路(551)或中规模集成电路(MSI)的硬件结构中,信号传输与负载引起的延迟,与插件上的门的有效组装密度的平方根成正比,如图(1.1.1)。也就是说,组装延迟与每个门所需的有效面积的平方根成正比。因此将组装延迟减少一半的话,必须提高组装密度4倍。从 ssl/Msl发展为LSI/VLsl标志着芯片上元件的集成度得到了很大的提高。目

集成电路设计基础大作业

集成电路测试技术现状及发展综述 摘要:集成电路在现代电子整机中的应用比重已超过25%,测试是分析集成电路缺陷的最好工具,通过测试可以提高集成电路的成品率。通过分析我国集成电路产业现状,论述我国集成电路的设计验证测试、晶圆测试、芯片测试、封装测试等关键测试环节的技术水平,提出进一步发展我国集成电路测试产业的相关建议。 关键词:集成电路;设计验证;晶圆测试;芯片测试;封装测试;发展策略 Abstract :IC proportion in modern electronic machine in more than 25% , the test is the best tool to analyze integrated circuit defects by testing can improve the yield of integrated circuits by analyzing the status on China's integrated circuit industry , discusses the integration of our country ! design verification testing , wafer testing, chip testing , packaging and testing , and other key aspects of the circuit test skills, make recommendations for further development of China's IC testing industry. 前言:集成电路的开发、生产是当今世界的尖端高科技产业,他在现代电子整机中的应用比重已超过25%,是现代信息产业和信息社会的基础,已成为改造和拉动传统产业迈向数字时代的强大引擎和雄厚基石。集成电路测试的能力和水平是保证集成电路性能、质量的关键手段之一,也是集成电路测试产业的重要标志,因此受到很多国家的高度重视[1]。 1 集成电路测试的分类 1.1 验证性测试 在大生产之前就要进行验证性测试,以确保电路设计的正确性,并对电路所有的功能都要进行测试,同时在测试过程中,还要模拟多个环境反复测试,依次列出电路参数的规范。

超大规模集成电路2017年秋段成华老师第四次作业

1.Shown below are buffer-chain designs. (1) Calculate the minimum delay of a chain of inverters for the overall effective fan-out of 64/1. (2) Using HSPICE and TSMC 0.18 um CMOS technology model with 1.8 V power supply, design a circuit simulation scheme to verify them with their . correspondent parameters of N, f, and t p N=3.6 ∴N=3.246 (1)γ=1 F=64∴f=√F 所以最佳反相器数目约为3 通过仿真可以得到tphl=1.3568E-11 tplh=1.7498E-11 tp0=1.5533E-11 (2)N=1时,tphl= 5.2735E-10 tplh= 8.1605E-10 tpd= 6.7170E-10 N=2时,tplh=2.2478E-10 tphl=2.5567E-10 tpd=2.4023E-10 N=3时,tphl=2.0574E-10 tplh=2.1781E-10 tpd=2.1178E-10 N=4时,tplh=2.1579E-10 tphl=2.2189E-10 tpd=2.1884E-10 从仿真结果可以看出N=3或者N=4时延迟时间最优,且N=2、3、4得到的仿真延迟时间与理论推导的时间比较接近,比例基本上是18、15、15.3,而N=1时仿真得到的延迟时间远小于理论推导的时间,但是最优结果依旧是N=3,f=4,tp=15。* SPICE INPUT FILE: Bsim3demo1.sp--a chain of inverters .param Supply=1.8 .lib 'C:\synopsys\Hspice_A-2007.09\tsmc018\mm018.l' TT .option captab .option list node post measout .tran 10p 6000p ************************************************************ .param tdval=10p .meas tran tplh trig v(in) val=0.9 td=tdval rise=2 +targ v(out) val=0.9 rise=2 .meas tran tphl trig v(in) val=0.9 td=tdval fall=2 +targ v(out) val=0.9 fall=2 .meas tpd param='(tphl+tplh)/2' *macro definitions ************************************************************ * *nmos1

集成电路设计基础作业题解答

第五次作业 、改正图题所示TTL电路的错误。如下图所示: 解答: (a)、B ? =0,A,B与非输出接基极,Q的发射极接地。从逻辑上把Q管看? = A Y? B A 作单管禁止门便可得到B =。逻辑没有错误! Y? A 若按照题干中所示接法,当TTL与非门输出高电平时,晶体管Q的发射结要承受高压,必然产生巨大的电流。为了不出现这种情况,可以在基极加一电阻或者在发射极加一二极管。但发射极加二极管后会抬高输出的低电平电压。所以只能在基极加一大电阻,实现分压作用。 另外一种方法是采用题(a)图中的A输入单元结构。

(b)、要实现由,我们可以使用线与+得到和B A B A 。但题干中的线与功能不合理。若其中一个为高电平且另外一个为低电平时,高电平输出降会往低电平输出灌电流,从而容易引起逻辑电平混乱。为了消除这一效应,可以在各自的输出加一个二极管。 (c)、电阻不应该接地,应该接高电平 (d)、电阻不应该接VCC ,而应该接低电平 、试分析图题(a ),(b)所示电路的逻辑功能。

解答: 图(a)中,单元1实现了A的电平输入,B是A的对称单元。 功能单元2实现了A和B输入的或逻辑 功能单元4充当了Q8管的泄放网络,同时抬高了Q3,Q4管的输入逻辑电平,另外该单元还将或的结果传递给了Q8管 功能单元3中的Q8管实现了非逻辑,Q6和Q7复合管加强了输出级的驱动能力。 综上所述,(a)电路实现功能为B =,即或非的功能 A Y+ 图(b)中,Q1,Q2管依然实现传递输入的功能,Q3,Q4管实现或非的功能 Q6管和Q5管以及R5,R7共同组成的泄放网络实现了电压的传递 Q9管实现了非功能,Q7,Q8管依然是用来驱动负载的。Q9管和Q7,Q8轮流导通 综上所述,(b)实现的功能为B + = = B A A Y+

超大规模集成电路及其生产工艺流程

超大规模集成电路及其生产工艺流程 现今世界上超大规模集成电路厂(Integrated Circuit, 简称IC,台湾称之为晶圆厂)主要集中分布于美国、日本、西欧、新加坡及台湾等少数发达国家和地区,其中台湾地区占有举足轻重的地位。但由于近年来台湾地区历经地震、金融危机、政府更迭等一系列事件影响,使得本来就存在资源匮乏、市场狭小、人心浮动的台湾岛更加动荡不安,于是就引发了一场晶圆厂外迁的风潮。而具有幅员辽阔、资源充足、巨大潜在市场、充沛的人力资源供给等方面优势的祖国大陆当然顺理成章地成为了其首选的迁往地。 晶圆厂所生产的产品实际上包括两大部分:晶圆切片(也简称为晶圆)和超大规模集成电路芯片(可简称为芯片)。前者只是一片像镜子一样的光滑圆形薄片,从严格的意义上来讲,并没有什么实际应用价值,只不过是供其后芯片生产工序深加工的原材料。而后者才是直接应用在应在计算机、电子、通讯等许多行业上的最终产品,它可以包括CPU、内存单元和其它各种专业应用芯片。 一、晶圆 所谓晶圆实际上就是我国以往习惯上所称的单晶硅,在六、七十年代我国就已研制出了单晶硅,并被列为当年的十天新闻之一。但由于其后续的集成电路制造工序繁多(从原料开始融炼到最终产品包装大约需400多道工序)、工艺复杂且技术难度非常高,以后多年我国一直末能完全掌握其一系列关键技术。所以至今仅能很小规模地生产其部分产品,不能形成规模经济生产,在质量和数量上与一些已形成完整晶圆制造业的发达国家和地区相比存在着巨大的差距。 二、晶圆的生产工艺流程: 从大的方面来讲,晶圆生产包括晶棒制造和晶片制造两面大步骤,它又可细分为以下几道主要工序(其中晶棒制造只包括下面的第一道工序,其余的全部属晶片制造,所以有时又统称它们为晶柱切片后处理工序): 多晶硅——单晶硅——晶棒成长——晶棒裁切与检测——外径研磨——切片——圆边——表层研磨——蚀刻——去疵——抛光—(外延——蚀刻——去疵)—清洗——检验——包装 1、晶棒成长工序:它又可细分为: 1)、融化(Melt Down):将块状的高纯度多晶硅置石英坩锅内,加热到其熔点1420℃以上,使其完全融化。2)、颈部成长(Neck Growth):待硅融浆的温度稳定之后,将,〈1.0.0〉方向的晶种慢慢插入其中,接着将晶种慢慢往上提升,使其直径缩小到一定尺寸(一般约6mm左右),维持此真径并拉长100---200mm,以消除晶种内的晶粒排列取向差异。 3)、晶冠成长(Crown Growth):颈部成长完成后,慢慢降低提升速度和温度,使颈直径逐渐加响应到所需尺寸(如5、6、8、12时等)。 4)、晶体成长(Body Growth):不断调整提升速度和融炼温度,维持固定的晶棒直径,只到晶棒长度达到预定值。 5、)尾部成长(Tail Growth):当晶棒长度达到预定值后再逐渐加快提升速度并提高融炼温度,使晶棒直径逐渐变小,以避免因热应力造成排差和滑移等现象产生,最终使晶棒与液面完全分离。到此即得到一根完整的晶棒。 2、晶棒裁切与检测(Cutting & Inspection):将长成的晶棒去掉直径偏小的头、尾部分,并对尺寸进行检测,以决定下步加工的工艺参数。 3、外径研磨(Surface Grinding & Shaping):由于在晶棒成长过程中,其外径尺寸和圆度均有一定偏差,其外园柱面也凹凸不平,所以必须对外径进行修整、研磨,使其尺寸、形状误差均小于允许偏差。 4、切片(Wire Saw Slicing):由于硅的硬度非常大,所以在本序里,采用环状、其内径边缘嵌有钻石颗粒的薄锯片将晶棒切割成一片片薄片。 5、圆边(Edge profiling):由于刚切下来的晶片外边缘很锋利,单晶硅又是脆性材料,为避免边角崩裂影响晶片强度、破坏晶片表面光洁和对后工序带来污染颗粒,必须用专用的电脑控制设备自动修整晶片边缘形状和外径尺寸。 6、研磨(Lapping):研磨的目的在于去掉切割时在晶片表面产生的锯痕和破损,使晶片表面达到所要求的光洁度。

超大规模集成电路设计导论考试题及答案

1、MOS集成电路的加工包括哪些基本工艺?各有哪些方法和工序? 答:(1)热氧化工艺:包括干氧化法和湿氧化法; (2)扩散工艺:包括扩散法和离子注入法; (3)淀积工艺:化学淀积方法:1 外延生长法;2 热CVD法;3 等离子CVD法; 物理淀积方法:1 溅射法;2 真空蒸发法 (4)光刻工艺:工序包括:1 涂光刻胶;2 预烘干;3 掩膜对准;4 曝光;5 显影; 6 后烘干; 7 腐蚀; 8 去胶。 2、简述光刻工艺过程及作用。 答:(1)涂光刻胶:为了增加光刻胶和硅片之间的粘附性,防止显影时光刻胶的脱落,以及防止湿法腐蚀产生侧向腐蚀; (2)预烘干:以便除去光刻胶中的溶剂; (3)掩膜对准:以保证掩模板上的图形与硅片上已加工的各层图形套准; (4)曝光:使光刻胶获得与掩模图形相同的感光图片; (5)显影:将曝光后的硅片浸泡在显影液中,使正光刻胶的曝光部分和负光刻胶的未曝光部分被溶解掉; (6)后烘干:使残留在光刻胶中的有机溶剂完全挥发掉,提高光刻胶和硅片的粘接性及光刻胶的耐腐蚀性; (7)腐蚀:以复制在光刻胶上图形作为掩膜,对下层材料进行腐蚀,将图形复制到下层材料中; (8)去胶:除去光刻胶。 3、说明MOS晶体管的工作原理 答:MOS晶体管有四种工作状态: (1)截止状态:即源漏之间不加电压时,沟道各电场强度相等,沟道厚度均匀,S、D之间没有电流I ds=0; (2)线性工作状态:漏源之间加电压Vds时,漏端接正,源端接负,沟道厚度不再均匀,在D端电位升为V d,栅漏极电位差为

Vgs-Vtn,电场强度变弱,反型层变薄,并在沟道上产生由D到S的电场E ds,使得多数载 流子由S端流向D端形成电流I ds,它与V ds变化呈线性关 系:I ds=βn[(V gs-V tn)-V ds/2]V ds (3)饱和工作状态:Vs继续增大到V gs-V tn时,D端栅极与衬底不足以形成反型层,出现沟道夹断,电子运动到夹断点V gs-V ds=V tn时,便进入耗尽区,在漂移作用下, 电子被漏极高电位吸引过去,便形成饱和电流,沟道夹断后,(V gs-V tn)不变,I ds也不 变,即MOS工作进入饱和状态,I ds=V gs-V tn/R c (4)击穿状态:当Vds增加到一定极限时,由于电压过高,晶体管D端得PN结发生雪崩击穿,电流急剧增加,晶体管不能正常工作。 4、MOS反相器有哪些种类?说明每种反相器的特性。 答:(1)电阻负载反相器(E/R):该电路在集成电路中很少用,在分离原件中常用; (2)增强型负载反相器(E/E):这种反相器的漏端始终处于夹断状态; (3)耗尽型负载反相器(E/D):有较高的输出电平和较快的上升速度,其翻转时间短,电路工作速度快,是目前最常用的反相器;(4)CMOS反相器:1 静态功耗低;2 抗干扰能力强;3 电源利用率低;4 输入阻抗多,负载能力强。 5、简述Latch-up效应的产生原理及防治办法 答:产生原理:用CMOS晶体管的说明闸流效应 (1)在P阱内有一个纵向的NPN管,在P阱外有一个横向的NPN管,两个晶体管的集电极各驱动另一个晶体管的基极,构成正反馈回路; (2)P阱中纵向NPN管的电流放大倍数约为50到几百,P阱外的横向PNP管的电流放大倍数约为0.5到10; (3)R w和R s为基极的寄生电阻,阱电阻Rw的典型值为1K--10K欧姆,衬底电阻R s的典型值为500--700欧姆。 如果两个晶体管的电流放大倍数和基极寄生电阻Rw、Rs值太大,在外部噪声的影响下,很容易使输出端V o瞬间置于V ss之下约为0.7V,使得N+漏区(也有可能是N+]源区)向P

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