N进制计数器——可变分频器

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT_N IS

PORT

(

CLK,RST,EN : IN STD_LOGIC;

N : IN STD_LOGIC_VECTOR(11 DOWNTO 0);

CNT : OUT STD_LOGIC_VECTOR(11 DOWNTO 0);

COUT : OUT STD_LOGIC

);

END CNT_N;

ARCHITECTURE behav OF CNT_N IS

BEGIN

PROCESS(CLK, RST, EN)

V ARIABLE CNTI : STD_LOGIC_VECTOR(11 DOWNTO 0); BEGIN

IF RST = '1' THEN

CNTI := (OTHERS =>'0') ; --计数器异步复位

ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿

IF EN = '1' THEN --检测是否允许计数（同步使能）

IF CNTI < N-1 THEN

CNTI := CNTI + 1; --小于N/2，允许加1计数

ELSE

CNTI := (OTHERS =>'0'); --大于等于N/2，计数值清零

END IF;

END IF;

END IF;

IF CNTI < CONV_INTEGER(N)/2 THEN COUT <= ‘0';

ELSE COUT <= ‘1';

END IF;

CNT <= CNTI; COUT <= COUTI; --将计数值向端口输出

END PROCESS;

END behav;

74ls160构成n进制计数器应用

实验74ls160组成n进制计数器 一、实验内容 1．掌握集成计数器的功能测试及应用 2．用异步清零端设计6进制计数器，显示选用数码管完成。 二、演示电路 74LS160十进制计数器连线图如图1所示。 图1 74LS160十进制计数器连线图 74161的功能表如表1所示。由表1可知，74161具有以下功能： ①异步清零 当CR（CLR’）=0时，不管其他输入端的状态如何（包括时钟信号CP），计数器输出将被直接置零，称为异步清零。 ②同步并行预置数 在CR=1的条件下，当LD(LOAD’)=0、且有时钟脉冲CP 的上升沿作用时，D0、D1、D2、D3输入端的数据将分别被Q0～Q3所接收。由于这个置数操作要与CP 上升沿同步，且D0、D1、D2、D3的数据同时置入计数器，所以称为同步并行置数。 ③保持 在CR=LD=1的条件下,当EN T=EN P=0,即两个计数使能端中有0时,不管有无CP脉冲作用，计数器都将保持原有状态不变(停止计数)。需要说明的是，当EN P=0, EN T=1时，进位输出C也保持不变；而当ENT=0时，不管EN P状态如

何，进位输出RCO=0。 ④ 计数 当CR =LD =EN P =EN T =1时，74161处于计数状态,电路从0000状态开始，连续输入16个计数脉冲后，电路将从1111状态返回到0000状态，R CO 端从高电平跳变至低电平。可以利用R CO 端输出的高电平或下降沿作为进位输出信号。 连上十进制加法计数器160，电路如图1所示，给2管脚加矩形波，看数码管显示结果，并记录显示结果。 三、用160和与非门组成6进制加法计数器-用异步清零端设计 74160从0000状态开始计数，当输入第6个CP 脉冲（上升沿）时，输出Q 3 Q 2 Q 1 Q 0＝0110，此时03Q Q CR ==0，反馈给CR 端一个清零信号，立即使Q 3 Q 2 Q 1 Q 0返回0000状态，接着,CR 端的清零信号也随之消失，74160重新从0000状态开始新的计数周期。 反馈归零逻辑为代码中为1的Q 相与非。n n Q Q CR 12= 电路如图2所示，给2管脚加矩形波，看数码管显示结果，并记录显示结果。

可编程可逆计数器

自动化专业电子课程设计报告题目：可编程可逆计数器设计 姓名王振 学号0808020231 指导教师：廖晓纬 评阅成绩等次： 电气信息工程系 2010-2011 第二学期

摘要：本课程设计是基于Altera公司开发的QuartusⅡ软件进行的设计，利用QuartusⅡ设计软件的元件库所提供的集成器件来实现任意进制计数器的设计，此软件是学习EDA（电子设计自动化）技术的重要软件。其中硬件使用高性价比的FPGA／CPLD（元件可编程逻辑闸阵列/复杂可编程逻辑器件）器件，软件利用VHDL（超高速集成电路硬件描述语言）语言，计数器电路的功能取决于硬件描述语言对设计对象建模的描述，经过精心调试使可编程器件的芯片利用效率达到最优，较之以往的数字电路设计和单片机功能设计具有灵活简便的优势，特别是在对复杂计数器设计，可大大减少调试时间，优化系统设计。 关键词：EDA；任意进制计数器；QuartusⅡ；VHDL

目录 前言 (3) 一、设计的任务与要求 (4) 1.1 设计任务 (4) 1.2 设计要求 (4) 二、总体设计和系统框图 (4) 2.1计数器方案 (4) 2.2 数码管驱动显示方案 (4) 2.3 N进制设定设计方案 (5) 2.4电路系统总体设计 (5) 三、硬件设计 (6) 3.1计数器部分设计硬件连接方式 (6) 3.2 驱动译码部分设计 (7) 3.3进制输入部分设计 (7) 3.4整体电路部分 (7) 四、软件设计（系统仿真） (9) 4．1程序工作流程图 (9) 4.2 仿真步骤及结果 (10) 五、设计结果分析 (12) 5.1 系统能实现的功能 (12) 5.2 系统所选用软件及芯片型号 (12) 六、设计总结和体会 (12) 6.1设计总结 (12) 6.2设计的收获及体会 (12) 6.3 设计的完善 (13) 致谢 (13) 参考文献 (13) 程序代码 (14)

做一个五进制的加减法计数器

做一个五进制的加减法 计数器 标准化管理部编码-[99968T-6889628-J68568-1689N]

一、做一个五进制的加减法计数器，输入控制端为1时，做加法，为0时， 做减法，用JK触发器实现。 第一步：根据要求进行逻辑抽象，得出电路的原始状态图。 取输入数据变量为X，检测的输出变量为Z，该电路的功能是五进制计 数器。当X=1时，计数器作加“1”运算，设初态为S 0。状态由S 做加1运 算，状态转为S 1，输出为0；状态S 1 做加1运算，转为状态S 2 ，输出为0；状 态S 2做加1运算，转为状态S 3 ，输出为0；状态S 3 做加1运算，转为状态S 4 ， 输出为0；当状态S 4继续做加1运算时，状态由S 4 转到S ，输出为1。当X=0 时，计数器作减“1”运算。状态由S 做减1运算，此时产生借位，状态转为 S 4，输出为1；状态S 4 做减1运算，转为状态S 3 ，输出为0；状态S 3 做减1运 算，转为状态S 2，输出为0；状态S 2 做减1运算，转为状态S 1 ，输出为0；状 态S 1做减1运算，状态由S 1 转为状态S ，输出为0。 由此得出状态转换图：第二步：状态编码。 该电路是五进制计数器，有五种不同的状态，分别用S 0、S 1 、S 2 、S 3 、 S 4 表示五种状态，这五种状态不能作状态化简。在状态编码时，依据 2n+1

同步二进制加法计数器

同步二进制加法计数器 F0302011 5030209303 刘冉 计数器是用来累计时钟脉冲（CP脉冲）个数的时序逻辑部件。它是数字系统中用途最广泛的基本部件之一，几乎在各种数字系统中都有计数器。它不仅可以计数，还可以对CP 脉冲分频，以及构成时间分配器或时序发生器，对数字系统进行定时、程序控制操作。此外，还能用它执行数字运算。 1、计数器的特点： 在数字电路中，把记忆输入CP脉冲个数的操作叫做计数，能实现计数状态的电子电路称为计数器。特点为（1）该电路一般为Moore型电路，输入端只有CP信号。 （2）从电路组成看，其主要组成单元是时钟触发器。 2、计数器分类 1) 按CP脉冲输入方式，计数器分为同步计数器和异步计数器两种。 同步计数器：计数脉冲引到所有触发器的时钟脉冲输入端，使应翻转的触发器在外接的CP脉冲作用下同时翻转。 异步计数器：计数脉冲并不引到所有触发器的时钟脉冲输入端，有的触发器的时钟脉冲输入端是其它触发器的输出，因此，触发器不是同时动作。 2) 按计数增减趋势，计数器分为加法计数器、减法计数器和可逆计数器三种。 加法计数器：计数器在CP脉冲作用下进行累加计数（每来一个CP脉冲，计数器加1）。 3) 按数制分为二进制计数器和非二进制计数器两类。 二进制计数器：按二进制规律计数。最常用的有四位二进制计数器，计数范围从0000到1111。 异步加法的缺点是运算速度慢，但是其电路比较简单，因此对运算速度要求不高的设备中，仍不失为一种可取的全加器。同步加法优点是速度快，虽然只比异步加法快千分之一甚至几千分之一秒，但对于计数器来讲，却是十分重要的。所以在这个高科技现代社会中，同步二进制计数器应用十分广泛。 下图为三位二进制加法计数器的电路图。 图1 三位二进制计数器 图示电路为对时钟信号计数的三位二进制加法计数器或称为八进制加法计数器。 该电路的经典分析过程: 1.根据电路写出输出方程、驱动方程和状态方程 2. 求出状态图 3.检查电路能否自启动 4.文字叙述逻辑功能 解：

做一个五进制的加减法计数器

一、做一个五进制的加减法计数器，输入控制端为1时，做加法，为0时，做减法， 用J K 触发器实现。 第一步：根据要求进行逻辑抽象，得出电路的原始状态图。 取输入数据变量为X，检测的输出变量为乙该电路的功能是五进制计数器。当X=1时，计数器作加“ 1”运算，设初态为S o。状态由S o做加1运算，状态转为S i，输出为0;状态S i做加1运算，转为状态S2,输出为0;状态S2做加1运算，转为状态S3,输出为0；状态S3做加1运算，转为状态S4,输出为0；当状态S4继续做加1 运算时，状态由S4转到S0,输出为1。当X=0时，计数器作减“1”运算。状态由S0 做减1运算，此时产生借位，状态转为S4，输出为1；状态S4做减1运算，转为状态S3,输出为0；状态S3做减1运算，转为状态S2,输出为0；状态S2做减1运算，转为状态S1,输出为0;状态S1做减1运算，状态由S1转为状态 S0,输出为0。由此得出状态转换图： 第二步：状态编码。 该电路是五进制计数器，有五种不同的状态，分别用S0、S1、S2、S3、S4表示五种状态，这五种状态不能作状态化简。在状态编码时，依据2n+1

第三步：求出输出方程，状态方程和驱动方程（控制函数）。用 JK触发器构成逻辑电路，JK触发器的特性方程Q2n Q1n 00 01 Q n+1=J Q n+ K Q n。 XQ3n 00 01 11 10 1 000 0 X X X 1V X n 0000 00011110 (1) Q2n Q1n _________ (b) Q3n+1=X Q2 Q1n+ X Q3n Q2n Q1n 2n Q1n 00 01 11 10 1000 X X X 0X A X 00u0 状态转换表如下: 1 1 10 XQ3 00 01 11 10 Z=X Q n3 + X Q3 1n XQ3

电子线路实训——五进制计数器

目录 <一>、前言 (1) 一、设计题目 (2) 二、题目功能及要求 (2) 三、总体方案设计 (2) 四、单元电路设计 (2) （一）、电路的结构设计 (2) （二）、元器件参数设计 (6) 五、整体电路分析 (6) 六、元器件明细 (7) 七、设计结果验证 (7) 八、电路的使用说明书 (8) 九、心得体会 (8) 十、参考资料 (8)

前言 一转眼，大二已经结束了，在这一学年里我们学了电路、模拟电子技术和数字电子技术等许多课程，学习和掌握了电子方面的很多理论知识。 为了让我们更好的掌握所学的电子理论知识，并将理论联系到实际中，学校特地的为我们安排了这次的电子线路实训。让我们在掌握了模电、数电理论的基础上，进行理论联系实际和体会电子技术应用的初级训练。在实训的过程中，我们自己设计自己焊接，运用课堂上所学的理论知识对实际问题进行分析和解决，并弄懂所做电路的工作原理，搞清电路中各元器件的功能、作用，同时学习查阅资料，自学一些课外知识。增强了我们分析问题和解决问题的能力，培养和训练了我们制作电子电路的基本技能，提高了我们各方面的综合能力，为我们今后更好的适应社会的需求打下了基础。 这样电子线路实训的机会是很难得，大学四年这样的机会并不多，所以我很珍惜这次的实训，非常认真的对待它。最后在自己的努力和老师的指导、同学的帮助下，我顺利的完成了这次的电子线路的实训。

一、设计题目 五进制计数器 二、题目功能及要求 设计一个五进制计数器，实现0-5的循环计数。要求用555电路来实现脉冲的产生，其他常用芯片可自己选择。 三、总体方案设计 该五进制计数器的控制系统框图如下图所示。由计数控制器、状态译码器、计数器、秒脉冲发生器和数码显示器组成。 计数控制器主要用于记录计数器的工作状态，通过译码器来控制数码显示器，脉冲发生器产生整个定时系统的时基脉冲，通过计数器实现计数。 其中脉冲发生器用555电路来实现，计数器选用十进制计数器74160，计数控制器是一个与非门，选用用74ls00，译码器则用7448来实现。 四、单元电路设计 （一）、电路的结构设计 1、脉冲发生器的设计 脉冲信号发生器用的是555定时器构成的多谐震荡器，555定时器是一种模拟和数字功能相结合的中规模集成器件，555定时器成本低，性能可靠，只需要外接几个电阻、电容，就可以实现多谐振荡器，单稳态触发器及施密特触发器等脉冲产生与变换电路。 这里用的是555构成的多谐震荡器, 其电路图如下:

五进制计数器

实验报告 课程名称：电子技术基础2 第7 次实验实验名称：同步时序电路逻辑设计 实验时间：2013 年11 月10 日 实验地点：机号 学号：姓名： 教师姓名：评定成绩：

实验7 同步时序电路逻辑设计一、实验目的： 1．掌握同步时序电路逻辑设计过程。 2．掌握实验测试所设计电路的逻辑功能。 3．学习EDA软件的使用。 二．实验仪器： 序号芯片或器材名称型号 1 主从JK触发器JKFF 2 二输入与门组件AND-2 3 BCD数字显示译码器7SED-B 三、实验原理： 同步时序电路逻辑设计流程图如图7-1 所示。 其主要步骤有： 1．确定状态转移图或状态转移表

根据设计要求写出状态说明，列出状态转移图或状态转移表，这是整个逻辑设计中最困 难的一步，设计者必须对所需要解决的问题有较深入的理解，并且掌握一定的设计经验和技巧，才能描绘出一个完整的、较简单的状态转移图或状态转移表。 2．状态化简 将原始状态转移图或原始状态转移表中的多余状态消去，以得到最简状态转移图或状态 转移表，这样所需的元器件也最少。 3．状态分配 这是用二进制码对状态进行编码的过程，状态数确定以后，电路的记忆元件数目也确定了，但是状态分配方式不同也会影响电路的复杂程度。状态分配是否合理需经过实践检验，因此往往需要用不同的编码进行尝试，以确定最合理的方案。 4．选择触发器 通常可以根据实验室所提供的触发器类型，选定一种触发器来进行设计，因为同步时序 电路触发器状态更新与时钟脉冲同步，所以在设计时应尽量采用同一类型的触发器。选定触发器后，则可根据状态转移真值表和触发器的真值表作出触发器的控制输入函数的卡诺图，然后求得各触发器的控制输入方程和电路的输出方程。 5．排除孤立状态 理论上完成电路的设计后，还需检查电路有否未指定状态，若有未指定状态，则必须检 查未指定状态是否有孤立状态，即无循环状态，如果未指定状态中有孤立状态存在，应采取措施排除，以保证电路具有自启动性能。 经过上述设计过程，画出电路图，最后还必须用实验方法对电路的逻辑功能进行验证， 如有问题，再作必要的修改。时序电路的功能测试可以用静态和动态两种方法进行，静态测试由逻辑开关或数据开关提供输入信号，测试各级输出状态随输入信号变化的情况，可用指示灯观察，用状态转移真值表或功能表来描述。动态测试是在方波信号的作用下，确定各输出端输出信号与输入信号之间的时序图，可用示波器观察波形。 在实际的逻辑电路设计中，以上的设计过程往往不能一次性通过，要反复经过许多次仿真调试，才能符合设计要求，既费时费力，又提高了产品的成本，而且，随着电路的复杂化，受工作场所及仪器设备等因素的限制，许多试验不能进行。为了解决这些问题，很多国内外的电子设计公司推出了专门用于电子线路仿真和设计的“电子设计自动化（EDA）”（Electronics Design Automation）软件，例如Proteus,电子产品设计人员利用这个软件对所设计的电路行仿真和调试，一方面可以验证所设计的电路是否能达到设计要求的技术指标，另一方面又可以通过改变电路中元器件的参数，使整个电路性能达到最佳。 四、实验内容： 要求： 设计一个自然二进制码的五进制计数器 实验步骤： ①画出状态图 该电路无输入，只要对触发脉冲进行计数，所以状态图已经确定。根据题意画出自然二进制码的5进制状态图。

数字电子技术课程设计-同步五进制加法计数器-D触发器JK触发器

长沙学院课程设计说明书 题目同步五进制加法计数器 系(部) 电子与通信工程 专业(班级) 电气工程及其自动化 姓名黄明发 学号*********** 指导教师瞿瞾 起止日期 5.21-5.25

数字电子技术课程设计任务书(5) 系（部）：电子与通信工程系专业：电气工程及其自动化指导教师：瞿曌 课题名称同步五进制加法计数器电路设计 设 计内容及要求 试用触发器设计一个同步五进制加法计数器。应检查是否具有自启动能力。 设置一个复位按钮和一个启动按钮。 采用数码管显示计数器的数值。 设计工作量1、系统整体设计； 2、系统设计及仿真； 3、在Multisim或同类型电路设计软件中进行仿真并进行演示； 4、提交一份完整的课程设计说明书，包括设计原理、仿真分析、调试过程，参考文献、设计总结等。 进度安排起止日期（或时间量）设计内容（或预期目标）备注第一天课题介绍，答疑，收集材料 第二天设计方案论证 第三天进行具体设计 第四天进行具体设计 第五天编写设计说明书 教研室 意见 年月日系（部）主 管领导意见 年月日 长沙学院课程设计鉴定表

姓名黄明发学号20100 42213 专业电气工程及其自动 化 班级 2 设计题目同步五进制加法计数器指导教师瞿瞾指导教师意见： 评定等级：教师签名：日期： 答辩小组意见： 评定等级：答辩小组长签名：日期： 教研室意见： 教研室主任签名：日期： 系（部）意见： 系主任签名：日期： 说明课程设计成绩分“优秀”、“良好”、“及格”、“不及格”四类；

目录 课程设计的目的 (4) 课程设计内容及要求 (4) 课程设计原理 (4) 课程设计方案步骤 (4) 建立状态图 (5) 建立状态表 (5) 状态图化简、分配，建立卡诺图 (5) 确定状态方程以及激励方程 (5) 绘制逻辑图，检查自启动能力 (6) 绘制逻辑电路图并仿真 (6) 观察时序电路逻辑分析仪，调节频率 (6) 课程设计的思考与疑问 (7) 课程设计总结 (8) 参考文献 (8)

设计任意进制计数器

设计任意进制计数器 一、实验目的 掌握中规模集成计数器的使用方法及功能测试方法。 二、实验内容及要求 采用（74LS192）复位法或预置数法设计一个三位十进制计数器。要求各位同学设计的计数器的计数容量是自己学号的最后三位数字。 三、设计过程 74LS192是中规模同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列如图所示。74LS192（CC40192）的功能如下表所示。 1234A B C D 4 3 2 1 D C B A 161514131211109 Vcc D CR BO CO LD D D D Q Q CP CP Q Q GND 12345678 D 1 1 023 3 u2 74LS192 CR：清除端CP u：加计 数端 LD ：置数端CP D：减计 数端 CO ：非同步进位输出端 BO ：非同步借位输出端 D3、D2、D1、D0：数据输入端 Q3、Q2、Q1、Q0：输出端 74LS192引脚排列图 表74LS192（CC40192）的功能 输入端输出端功能 CR LD CP u CP D D3 D2 D1 D0 Q3 Q2 Q1 Q0 1 ×××××××00 0 0 清零 0 0 ×× d c b a d c b a 置数 0 1 ↑ 1 ××××0000~1001加计数1001时CO=0 0 1 1 ↑××××1001~0000减计数0000时BO=0 用M进制集成计数器可以构成N（任意）进制的计数器。通常用反馈清零 法和反馈置数法。当计数器的计数N＞M时，则要用多片M进制计数器构成。 其计数规律为：当低位计数器没有达到计数的最大值时，如74LS192的1001时， 其高位芯片应处于保持状态，只有当低位芯片计数达到最大值时，给相邻的高位 芯片计数器发一个信号，使其脱离保持状态，进入计数状态。现以233为例为计 数容量进行设计。由于233为三位数，因此需用三块74LS192。 1、清零法： CR（R D）＝（Q1Q0）百（Q1Q0）拾（Q1）个 初态：0000 终态：233－1＝232即：0010 0011 0010 状态转换图：（略）

《设计任意进制计数器》的实验报告

实验八设计任意进制计数器 一、实验目的 掌握中规模集成计数器的使用方法及功能测试方法。 二、实验内容及要求 采用（74LS192）复位法或预置数法设计一个三位十进制计数器。要求各位同学设计的计数器的计数容量是自己学号的最后三位数字。 三、设计过程 用M进制集成计数器可以构成N（任意）进制的计数器。通常用反馈清零法和反馈置数法。当计数器的计数N＞M时，则要用多片M进制计数器构成。其计数规律为：当低位计数器没有达到计数的最大值时，如74LS192的1001时，其高位芯片应处于保持状态，只有当低位芯片计数达到最大值时，给相邻的高位芯片计数器发一个信号，使其脱离保持状态，进入计数状态。现以233为例为计数容量进行设计。由于233为三位数，因此需用三块74LS192。 1、清零法： CR（R D）＝（Q1Q0）百（Q1Q0）拾（Q1）个 初态：0000 终态：233－1＝232即：0010 0011 0010 状态转换图：（略）

2、置数法：由于74LS192是具有异步清零、置数功能的十进制计数器，因此保留哪233种状态，方法有多种。下图是其中两种置数法。犹以最后一种使用器件最少，接线最为简单。 方案一： 方案三： LD＝（Q1Q0）百（Q1Q0 ）拾（Q2Q0）个（或LD＝CO） 初态：0000（或1000－332＝668） 终态：332－1＝331即：0011 0011 0001（或999）

四、实验用仪器、仪表 数字电路实验箱、万用表、74LS192、74LS00、74LS20、74LS08等 五、实验步骤 ①清零法： 1．检查导线及器件好坏（即加上电源后，按74LS192的功能表进行检测）。 2．按上图连接电路。LD、CP D分别接逻辑开关并置为高电平，百位（74LS192（3））、拾位、个位的Q 、Q2、Q1、Q0分别接发光二极管或数码管，计数脉冲接手动或1Hz 3 时钟脉冲。检查无误后接通电源。 3．加入CP进行测试并检查结果是否正确，如有故障设法排除。 4．结果无误后记录数据后拆线并整理实验设备。 实验证明，实验数据与设计值完全一致。设计正确。 ②置数法： 1.检查导线及器件好坏（即加上电源后，按74LS192的功能表进行检测）。 分别接逻辑开关并置为高电平，百位（74LS192（3））、 2.按上图连接电路。CR、CP D 拾位、个位的Q 、Q2、Q1、Q0分别接发光二极管或数码管，计数脉冲接手动或1Hz 3 时钟脉冲。检查无误后接通电源。

实验九-可逆计数器的功能测试及应用电路

实验九可逆计数器的功能测试及应用电路 实验目的： （1）掌握可逆计数器74LS191、74LS191、74LS192、74LS193的逻辑功能及使用方法。 （2）熟悉可逆计数器实现任意进制的数码倒计时电路的工作原理。 实验仪器与器件： 实验箱一个；双踪示波器一台；稳压电源一台；函数发生器一台。 74LS191、74LS191、74LS191或74HC48、74LS00和74LS04。 实验内容： 1测试74LS190和74LS191的逻辑功能，并用数码管显示，验证是否与表2-9-4一致，分别画出各单元的电路图，写出各自的状态 实验原理：单时钟74LS191二进制同步加/减计数器的功能表如下： 表2-9-4 单时钟74LS191二进制同步加/减计数器的功能表 单时钟74LS191二进制同步加/减计数器是十进制的，其他功能与74LS191一样。它的有效状态为0000~1001. 实验电路： 如图所示是减计数时当计数器的状态变为0时的电路状态：RCO=0，MAX/=1； MIN

实验现象与结果： 该结果是当CTEN =0，D L =1，D U /=1时，A B C D Q Q Q Q 的 波形图； 该结果是当CTEN =0，D L =1，D U /=1时， RCO 与MIN MAX /的波形图

需要说明的是：当CTEN= D L=1时，电路保持原来的状态。 2测试74LS192和74LS193的逻辑功能，并用数码管显示，验证是否与表2-9-3及2-9-5一致。画出测试电路图。 实验原理： 双时钟74LS192同步十进制可逆计数器的功能表如下表所示，74LS192是十进制计数器。 表2-9-3双时钟74LS192同步十进制可逆计数器的功能表 输入输出工作 状态 U CP UP D CP DOW N CLR D L DCBA A B C D Q Q Q Q U TC D TC ＊＊H H ＊＊＊＊0000 H H 异步 清零＊＊L L 1001 1001 H H 异步 置数 H ↑L H ＊＊＊＊1001→ 0001→ 0000H H H L 减法 计数 ↑H L H ＊＊＊＊0000→ 1000→ 1001H L H H 加法 计数 双时钟74LS193二进制同步加/减法计数器的功能表如下表所示，74LS193是一个十六进制的计数器。

实验7 74ls160组成n进制计数器

实验7 74ls160组成n进制计数器 一、实验内容 1．掌握集成计数器的功能测试及应用 2．用异步清零端设计6进制计数器，显示选用数码管完成。 3．用同步置0设计7进制计数器，显示选用数码管完成。 二、演示电路 74LS160十进制计数器连线图如图1所示。 图1 74LS160十进制计数器连线图 74161的功能表 如表1所示。由表1可知，74161具有以 下功能： ①异步清 零 当CR（C L R’）=0时，不管其他输入端的状态如何（包括时钟信号C P），计数器输出将被直接置 零，称为异步清零。

②同步并 行预置数 在CR=1的条件下，当 LD(L O A D’)=0、且有时 钟脉冲C P的上升沿 作用时，D0、D1、D2、D3输入端的数据将 分别被Q0～Q3所接 收。由于这个置数操 作要与C P上升沿同步，且D0、D1、D2、 D3的数据同时置入计 数器，所以称为同步 并行置数。 ③保持 在CR=LD=1的条件 下,当E N T=E N P=0,即 两个计数使能端中有 0时,不管有无C P脉 冲作用，计数器都将 保持原有状态不变 (停止计数)。需要说 明的是，当E N P=0, E N T=1时，进位输出C 也保持不变；而当 E N T=0时，不管E N P 状态如何，进位输出 R C O=0。

④计数 当 CR=LD=E N P=E N T=1时， 74161处于计数状态, 电路从0000状态开 始，连续输入16个计 数脉冲后，电路将从 1111状态返回到0000 状态，R C O端从高电 平跳变至低电平。可 以利用R C O端输出的 高电平或下降沿作为 进位输出信号。 连上十进制加法计数器160，电路如图1所示，给2管脚加矩形波，看数码管显示结果，并记录显示结果。 三、用160和与非门组成6进制加法计数器-用异步清零端设计 74160从0000状 态开始计数，当输入 第6个C P脉冲（上

二进制计数器

课题：二进制计数器 课时：讲三课时练一课时 教学要求： （1）掌握计数器的功能；（除计数外，还可用于分频、定时、测量等） （2）掌握二进制计数器的功能、组成及常见的分类。 教学过程： 一、 异步二进制计数器 1、 电路组成 从图中可知：CP 脉冲直接控制F 0的翻转， Q 0控制F 1的翻转，Q 1控制F 2的翻转。 能够记忆输入脉冲个数的电路称为计数器。 计数器 二进制计数器 十进制计数器 N 进制计数器 加法计数器 同步计数器 异步计数器 减法计数器 可逆计数器 加法计数器 减法计数器 可逆计数器 二进制计数器 十进制计数器 N 进制计数器

2、工作过程 （1）计数器工作前应先清零。使CR＝0，则Q2Q1Q0=000。 （2）计数：CR＝1。当第一个CP脉冲的下降沿到来时，F0翻转――Q0由0变到1，F1不翻转，F2不翻转。当第二个CP脉冲的下降沿到来 时，F0翻转――Q0由1变到0，此时F1翻转――Q1由0变到1，F2 不翻转。当第三个CP脉冲的下降沿来时，F0翻转――Q0由0变到 1，此时F1不翻转――Q1仍为1，F2还是不翻转。当第四个CP脉 冲的下降沿来时，F0翻转――Q0由1变到0，此时F1翻转――Q1 由1变为0，F2也翻转――Q2由0变为1。依次循环。 波形图：

二、异步二进制减法计数器 电路图：《教材》P234的图给学生分析，下图请学生自己分析。 功能表波形图 F0每输入一个时钟脉冲翻转一次，F1在Q0由1变0时翻转，F2在Q1由1变0时翻转。 三、二进制同步计数器 电路图：《教材》P235的图给学生分析，下图请学生自己分析。 电路分析：F0每输入一个时钟脉冲翻转一次；F1在Q0=1时，在下一个CP触发沿到来时翻转；F2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。

进制计数器

《电子线路》课程设计报告 一、设计目的 本课程设计是脉冲数字电路的简单应用，在许多领域中计时器均得到普遍应用，诸如在体育比赛，定时报警器、交通信号灯、红绿灯,还可以用来做为各种药丸,药片，胶囊在指定时间提醒用药等等，由此可见计时器在现代社会是何其重要的。 本设计主要能完成：显示30秒计时功能；系统设置外部操作开关，控制计时器的直接清零、启动功能；在直接清零时，数码管显示器灭灯；计时器为30秒递加计时其计时间隔为1秒；计时器递加计时到零时，数码显示器不灭灯。 二、设计要求 1、具有显示30秒计时功能： （1）系统设置外部操作开关，控制计时器的直接清零、启动； （2）在直接清零时，要求数码管显示器灭灯； （3）计时器为30秒递加计时，其计时间隔为1秒； （4）计时器递加计时到30时，数码显示器不能灭灯。 2、设计任务及目标： （1）根据原理图分析各单元电路的功能； （2）熟悉电路中所用到的各集成块的管脚及其功能； （3）进行电路的装接、调试，直到电路能达到规定的设计要求；

（4）写出完整、详细的课程设计报告。 三、原理框图 （1）总体参考方案： 30秒计时器的总体参考方案框图如图2-1所示。它包括秒脉冲发生器、计数器、译码显示电路、报警电路和辅助时序控制电路（简称控制电路）等五个模块组成。其中计数器和控制电路是系统的主要模块。计数器完成30秒计时功能，而控制电路完成计数器的直接清零、启动计数、译码显示电路的显示等功能。 图 1 30秒计时器系统设计框图 秒脉冲发生器产生的信号是电路的时钟脉冲和定时标准，但本设计对此信号要求并不太高，故电路可采用555集成电路或由TTL与非门组成的多谐振荡器构成。 译码显示电路由CD4026和共阴极七段LED显示器组成。 （2）设计方案 分析设计任务，计数器和控制电路是系统的主要部分。计数器完成30s计时功能，而控制电路具有直接控制计数器的启动计数、译码显示电路的显示。为了满足系统的设计要求，在设计控制电路时，应正确处理各个信号之间的时序关系。在操作直接清零开关时，要求计数器清零，数码显示器灭灯。 当启动开关闭合时，计数实现计数功能；当启动开关断开时，计数器不工作。系统设计框图如图1所示。 如果根据实验所提供的参考器件，还可在秒脉冲发生模块上做些变化，前者产生的脉冲周期直接是1秒；如果让其产生的秒脉冲频率为10Hz，触发脉冲输出的方波周期为0.1秒，再将该脉冲信号送到由74LS161构成的十分频器，由74LS161输出的脉冲周期为1秒，再将该信号送到计数器74LS161。如此就可得到两个方案，

十进制加法计数器

十进制加法器设计 1课程设计的任务与要求 课程设计的任务 1、综合应用数字电路知识设计一个十进制加法器。了解各种元器件的原理及其应用。 2、了解十进制加法器的工作原理。 3、掌握multisim 软件的操作并对设计进行仿真。 4、锻炼自己的动手能力和实际解决问题的能力。 5、通过本设计熟悉中规模集成电路进行时序电路和组合电路设计的方法，掌握十进制加法器的设计方法。 课程设计的要求 1、设计一个十进制并运行加法运算的电路。 2、0-9十个字符用于数据输入。 3、要求在数码显示管上显示结果。 2十进制加法器设计方案制定 加法电路设计原理 图1加法运算原理框图 如图1所示 第一步 置入两个四位二进制数。例如（1001）2,（0011）2和（0101）2，（1000）2，同时在两个七段译码显示器上显示出对应的十进制数9，3和5，8。

第二步将置入的数运用加法电路进行加法运算。 第三步前面所得结果通过另外两个七段译码器显示。即： 加法运算方式，则（1000）2+（0110）2=（1110）2 十进制8+6=14 并在七段译码显示出14。运算方案 通过开关S1——S8接不同的高低电平来控制输入端所置的两个一位十进制数，译码显示器U8和U9分别显示所置入的两个数。数A直接置入四位超前进位加法器74LS283的A4——A1端，74LS283的B4——B1端接四个2输入异或门。四个2输入异或门的一输入端同时接到开关S1上，另一输入端分别接开关S5——S8，通过开关S5——S8控制数B的输入,通过加法器74LS283完成两个数A和B的相加。由于译码显示器只能显示0——9，所以当A+B>9时不能显示，我们在此用另一片芯片74LS283完成二进制码与8421BCD码的转换，即S>9（1001）2时加上3（0011）2，产生的进位信号送入译码器U10来显示结果的十位，U11显示结果的个位。 3十进制加法器电路设计 加法电路的实现 用两片4位全加器74LS283和门电路设计一位8421BCD码加法器。由于一位8421BCD 数A加一位数B有0到18这十九种结果。而且由于显示的关系,当大于9的时候要加六转换才能正常显示，所以设计的时候有如下的真值表：

四位十进同步可逆计数器

四位十进同步可逆计数器. CLK接口接入由脉冲模块产生的脉冲，PL由主持人模块发出信号经过一个非门接入，控制计时开始，D/U’接高电平构成减法器，D0和D3接高电平D1和D2接低电平，E接地，输出Q0~Q3与4511的ABCD 相接4511的输出端Qa~Qg和LED数码管对应的接口相连接，LE接口由锁存模块提供经过一个或门接入控制锁存。 倒计时功能主要是利用74LS190计数芯片来实现，同时利用反馈和置数实现进制的转换，以适合分和秒的不同需要。由于该系统特殊的需要，到各计时器到零时，通过停止控制电路使计数器停止计数并用LED发出警报 74LS190 十进制减计时器

CD4511 是一片CMOS BCD—锁存/7 段译码/驱动器，用于驱动共阴极LED （数码管）显示器的BCD 码—七段码译码器。 编辑本段特点 具有BCD转换、消隐和锁存控制、七段译码及驱动功能的CMOS 电路能提供较大的拉电流。可直接驱动共阴LED数码管。 A0~A3：二进制数据输入端 /BI：输出消隐控制端 LE：数据锁定控制端 /LT：灯测试端 Ya~Yg：数据输出端 VDD：电源正 VSS：电源负 编辑本段推荐工作条件 电源电压范围：3V~18V 输入电压范围：0V~VDD 工作温度范围：M类-55℃~125℃E类-40℃~85℃ 其中a b c d 为BCD 码输入，a为最低位。LT为灯测试端，加高电平时，显示器正常显示，加低电平时，显示器一直显示数码“8”，各笔段都被点亮，以检查显示器是否有故障。BI为消隐功能端，低电平时使所有笔段均消隐，正常显示时，B1端应加高电平。另外CD4511有拒绝伪码的特点，当输入数据越过十进制数9(1001)时，

数电实验报告 可逆计数器

实验报告 实验九可逆计数器的功能测试及应用电路 2.9.1 实验目的 1.掌握可逆计数器74LS190、74LS191、74LS192、74LS193的逻辑功能及使用方法。 2.熟悉可逆计数器实现任意进制的数码倒计时电路的工作原理。 2.9.2 实验仪器与器件 实验箱一个；双踪示波器一台；稳压电源一台；函数发生器一台。74LS190、74LS192、74LS247或74HC48、74LS00和74LS04. 2.9.3 实验原理 1. 4位十进制同步加减法计数器 对于74LS190，D、C、B、A为并行数据输入端；Q D Q C Q B Q A为并行数据输出端；U/D为加减控制信号输入端，当加减控制信号U/D=0时做加法计数；而当加减控制信号U/D=1时做减法计数；CLK为单时钟脉冲输入端；MAX/MIN为最大/最小输出端，也称为进位/错位信号输出端；L D为预置数控制端，低电平有效；CTEN为使能端，进行状态控制，低电平有效；RCO为脉冲时钟。 2. 4位二进制同步加减法计数器 对于74LS192，D、C、B、A为并行数据输入端；Q3Q2Q1Q0为并行数据输出端；CP U为加法计数脉冲输入端；CP D为减法计数脉冲输入端；CLR为异步置零端，高电平有效；TC D为借位信号输出端；TC U为进位信号输出端；L D为异步预置数控制端，低电平有效。 2.9.4 实验内容 1.测试74LS190和74LS191的逻辑功能，并用数码管显示，验证是否与表2-9-4一致。分别画出各单元的电路图，写出各自的状态转换图。

加法计数：0000—0001—0010—0011—0100—0101—0110—0111—1000—1001—0000 减法计数：1001—1000—0111—0110—0101—0100—0011—0010—0001—0000 加法计数：0000—0001—0010—0011—0100—0101—0110—0111—1000—1001—1010—1011—1100—1101—1110—1111—0000 减法计数：1111—1110—1101—1100—1011—1010—1001—1000—0111—0110—0101—0100—0011—0010—0001—0000 2.测试74LS192和74LS193的逻辑功能，并用数码管显示，验证是否与表2-9-3一致。画出电路图。 进行加法计数：

做一个五进制的加减法计数器

做一个五进制的加减法计 数器 The final edition was revised on December 14th, 2020.

一、做一个五进制的加减法计数器，输入控制端为1时，做加法，为0时， 做减法，用JK触发器实现。 第一步：根据要求进行逻辑抽象，得出电路的原始状态图。 取输入数据变量为X，检测的输出变量为Z，该电路的功能是五进制计 数器。当X=1时，计数器作加“1”运算，设初态为S 0。状态由S 做加1运 算，状态转为S 1，输出为0；状态S 1 做加1运算，转为状态S 2 ，输出为0；状 态S 2做加1运算，转为状态S 3 ，输出为0；状态S 3 做加1运算，转为状态S 4 ， 输出为0；当状态S 4继续做加1运算时，状态由S 4 转到S ，输出为1。当X=0 时，计数器作减“1”运算。状态由S 做减1运算，此时产生借位，状态转为 S 4，输出为1；状态S 4 做减1运算，转为状态S 3 ，输出为0；状态S 3 做减1运 算，转为状态S 2，输出为0；状态S 2 做减1运算，转为状态S 1 ，输出为0；状 态S 1做减1运算，状态由S 1 转为状态S ，输出为0。 由此得出状态转换图：第二步：状态编码。 该电路是五进制计数器，有五种不同的状态，分别用S 0、S 1 、S 2 、S 3 、 S 4 表示五种状态，这五种状态不能作状态化简。在状态编码时，依据 2n+1

做一个五进制的加减法计数器

做一个五进制的加减法计数器，输入控制端为1 时，做加法，为0时，做减法，用JK 触发器实现。 第一步：根据要求进行逻辑抽象，得出电路的原始状态图。 取输入数据变量为X,检测的输出变量为乙该电路的功能是五进制计数器。当X=1时，计数器作加“ 1”运算，设初态为S。状态由S o 做加1运算，状态转为S i,输出为0;状态S i做加1运算，转为状态S2, 输出为0;状态S2做加1运算，转为状态S3,输出为0;状态S3做加1运算，转为状态S，输出为0;当状态S继续做加1运算时，状态由S转到S o,输出为1。当X=0时，计数器作减“ 1”运算。状态由S0做减1运算，此时产生借位，状态转为S,输出为1；状态S4做减1运算，转为状态S3, 输出为0;状态S3做减1运算，转为状态S2,输出为0;状态S2做减1运 算，转为状态S,输出为0;状态S做减1运算，状态由S转为状态S0, 输出为0。 由此得出状态转换图：

第二步：状态编码。 该电路是五进制计数器，有五种不同的状态，分别用S o、S i、S2、S3、S表示五种状态，这五种状态不能作状态化简。在状态编码时，依据2n+1vN<2，当N=5时，n=3,选触发器的个数n=3。触发器按自然态序变化，采用二进制计数编码。设S o=OOO，S=001，S2=010，S3=011，S=100。 状态转换表如下:

现态Q n Q n Q n 次态 Q n+1Q n+1Q n+1 /输出 Z X=0 X=1 000 100/1 001/0 001 000/0 010/0 010 001/0 011/0 011 010/0 100/0 100 011/0 000/1 第三步：求出输出方程，状态方程和驱动方程（控制函数） 用JK 触发器构成逻辑电路，JK 触发器的特性方程CT 二J Q n + K n n n n Z=X Q 3 + X Q 3 Q Q XQ 01 11 10 1 0 X X X 丄 A 0 0 0 00 01 11 10 (1) Q 。 00 01 11 10

一款由555定时器和四位二进制可逆计数器74193构成的灯泡计时器电路图

本文介绍一款灯泡计时器电路，此电路主要有555定时器和四位二进制可逆计数器74193和一块7447芯片构成。 芯片简介： 555定时器是一种模拟和数字功能相结合的中规模集成器件。555 定时器的功能主要由两个比较器决定。两个比较器的输出电压控制RS 触发器和放电管的状态。使用方便，只需要外接几个电阻、电容，就可以实现多谐振荡器、单稳态触发器及施密特触发器等脉冲产生与变换电路。 74193是“二进制、可预置、加减计数器”。即在D0-D3上预置一个2进制数，PL引脚下跳沿将其送至Q0-Q3，此时如在CPU引脚上出现脉冲，Q0-Q3的数字就递增；如在CPD引脚上出现脉冲，Q0-Q3的数字就递减。当递增的数字超过15，TCU引脚就出现进位低电平。当递减的数字超过0，TCD 引脚就出现借位低电平。MR引脚拉高，输出端Q0-Q3全部置零。 7447是一块BCD码转换成7段LED数码管的译码驱动IC，7447的主要功能是输出低电平驱动的显示码，用以推动共阳极7段LED数码管显示相应的数字。

灯泡计时器电路 定时开关利用一个555振荡器/计时器在非稳态模式下有线运转。该定时器每五分钟就为74193的4比特二进制上下数提供正脉冲。因为74193是在递减速计数模式下运行的，555的输出直接连接74193的递减速计数的输入。 如果您有PCB 打样、中小批量板生产等需求的话，可以访问捷多邦官网 https://www.wendangku.net/doc/155039222.html, 在线计价，也可以关注 捷多邦PCB 公众号在微信中直接咨

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