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一种超高速高精度并行ADC系统设计与实现

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［作者：李云转贴自：微计算机信息点击数： 141 更新时间：2008-8-21

【字体： A 】

小大简繁Design and realization of the parallel ADC system for ultra-high speed pr ecision

Abstract ：A scheme of the parallel ADC system for ultra-high speed prec ision is introduced in the paper. The design of hardware system is propose d and the composition is described in detail. software function modules a nd Algorithms for Signal Processing is briefly introduced and The sampli

ng datas for four signal are tested though embedded logic analyzer and tes ting errors are analyzed. The sampling rate for 1GHz and 12bit resolution can be realized in the parallel ADC system for ultra-high speed precision.

The follow signal processing platform has some universality and applicati

on value in project. Key words ：ultra-high speed; time-interleaved sampling; high precision ；embedded logic analyzer

摘要：介绍了一种超高速高精度并行ADC 系统，给出了方案构成的硬件系统设计，并详细阐述了各硬件系统平台的具体构成。对软件功能模块及信号处理算法做了简要介绍，利用嵌入式逻辑分析仪对4路信号采集的数据进行了测试，并对测试误差做了分析。该超高速高精度并行采样系统可实现1GHz 的采样速率，12bit 的分辨率，且后续信号处理平台具有一定的通用性和工程应用价值。

关键词：超高速；时间交叉采样；高精度；嵌入式逻辑分析仪

0 引言

随着电子器件的发展，采样速率达到1GHz 以上的高速ADC 器件越来越多，例如MAXIM 公司的MAX108芯片，采样精度为8bit ，采样率可达1.5Gsps ；国家半导体公司（National Semiconductor ）的ADC08D1500芯片，采样精度为8bit ，单通道采样率可达1.5Gsps 等等。然而采样速率可达1GHz 以上的高速ADC 器件，通常分辨率不高，一般在10bit 以下，而且高昂的价格使得系统设计者不得不权衡考虑。

本文设计一种超高速高精度并行ADC 系统，该系统采用4片ADI 公司ADC 器件AD9230，利用4片ADC 时间交叉并行采样，实现了采样速率1GHz ，分辨率12bit 的高速数据采集系统。并且该系统后续采用了ALTE RA 公司Stratix Ⅱ系列FPGA 器件和TI 公司TMS320C6000系列DSP 器件，可完成系统后续数据预处理和信号处理算法实现。

1 系统硬件设计

本文设计的超高速高精度并行ADC 系统硬件原理框图如图1所示，该系统利用4片AD9230并行交叉采样，重庆普天防雷-信号防雷器

采用等电位连接设计，安装方便，质量保证，无须特别维护，询023-********

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可将采样速率提高为单片采样速率的4倍，同时精度保持为单片分辨率12bit。由于单片AD9230采样速率为250MHz，因此4片AD9230并行交叉采样可实现采样率为1GHz的数据采集。其中时钟分配器采用的是A D9510，FPGA采用的是ALTERA公司StratixⅡ系列EP2S60，DSP采用的是TMS320C6000系列C6416。

1.1 ADC采样电路

本文采用了4片AD9230实现时间交叉并行采样。AD9230是ADI公司生产的一款低功耗高速ADC芯片，该芯片具有12bit分辨率，250MSPS(每秒百万取样率)采样速率，采用1.8V单电源，功耗仅425mW，在70MH z输入频率条件下能保持优良的SNR(65.5dB FS)和SFDR(82dBc)。AD9230还含有内置基准电压源和采样保持，两个并行低压差分信号(LVDS)输出模式(ANSI-644和IEEE 1596.3减小链接范围)，容易与现场可编程门阵列(FPGA)连接，双数据速率模式(DDR)可将需要的并行输出数据印制线数量减半。DDR模式结合IE EE 1596.3减小链接范围的LVDS输出模式，可将功耗进一步降低到385mW。

1.2 时钟分配电路

时间交叉法模数转换是一个比较成熟的概念，这种方法不仅节省空间，并且能成倍提高现有的高性能AD C的采样速率，适合于需要高采样率的模数转换系统。时间交叉采样ADC系统采用的运行理念是：m路A DC中每一片ADC的采样频率是整个系统采样频率的1/m。每一路通道锁定在一个相位上，使系统作为一个整体在相等的时间间隔增量上采样，每片ADC在全速采样下得到连接完好的图像。最终输出的数据流是由系统中的每一通道的输出数据按照适当的顺序交叉输出产生的。

该系统由于采用的是4片ADC时间交叉并行采样，这样就要求4片ADC接收到的时钟信号在时序上满足如图2所示的时序关系，即4片ADC均在系统时钟的上升沿采样，但是对应的4个时钟在时序上相位关系分别为、、、。该系统时钟分配器选用的是AD9510，该芯片是美国模拟器件公司推出了一款抖动值最大仅250fs的时钟分配器，具有4个LVPECL（Low Voltage Positive Emitter Couple Logic）输出端子，4个可

选择LVDS与CMOS其中任一种的输出端子。在使用LVPECL的情况下，抖动值最大250fs；利用LVDS或CMOS输出时的抖动值最大为300fs。该芯片支持最大1.5GHz的时钟输入。输出时钟信号的频率方面，在LVPECL与LVDS下最大800MHz，在CMOS下最大250MHz。4系统的LVDS或CMOS的输出中有2个能够设置1ns～10ns的延迟时间。各时钟的分频器可按从1自32的任意整数比进行设置。该产品主要面向移动电话基站和使用光纤的通信收发设备等需要高速信号处理的通信设备和测量设备。

1.3 FPGA及其外围电路

高密度可编程器件FPGA的集成度和速度不断提高，设计手段也更加完善，极大地方便了其使用和推广。FPGA采用类似门阵列的内部结构，基本都为SRAM类型，可以在系统带电运行时对FPGA进行在线重构造。正是因为FPGA具备编程灵活性，它的应用领域不断扩大。本设计中FPGA选用Altera公司的Stratix Ⅱ系列的EP2S60F484C4器件。该器件继承了Altera公司StratixⅡ系列的共同优点，由于引入了崭新的自适应逻辑模块(ALM)，使得StratixⅡ有更高的性能和逻辑封装、更少的逻辑和布线级数以及更强的DSP支持。

FPGA的配置主要有快速被动并行（FPP）、主动串行（AS）、被动串行（PS）、异步被动并行（PP A）、JTAG配置等方式，本设计中采用的是主动串行（AS）配置方式，采用芯片为EPCS16，可以通过将FPGA芯片的MSEL3、MSEL2、MSEL1和MSEL0引脚驱动为高电平或低电平来选择配置的方式，该设计最终选择的是时钟为40MHz的快速AS配置。

1.4 DSP及其外围电路

该系统DSP采用的TI公司最新推出的高性能定点DSPTMS320C6416，其时钟频率可达600MHz，最高处理能力为4800MIPS，软件与C62X完成兼容，采用先进的甚长指令结构（VLIW)的DSP内核有6个ALU（3

2/40bit），每个时钟周期可以执行8条指令，所有指令都可以条件执行。该DSP具有Viterbi译码协处理器（VCP）和Turbo译码协处理器（TCP)；采用两级缓存结构，一级缓存（L1)由128Kbit的程序缓存和128K bit的数据缓存组成，二级缓存（L2)为8Mbit；有2个扩展存储器接口（EMIF)，一个为64bit（EMIFA)，一个为16bit（EMIFA)，可以与异步（SRAM、EPROM)/同步存储器（SDRAM、SBSRAM、ZBTSRA M、FIFO）无缝连接，最大可寻址范围为1280MB；具有扩展的直接存储器访问控制器（EDMA），可以提供64条独立的DMA通道；主机接口（HPI)总线宽度可由用户配置（32/16bit），具有32bit/33MHz，3.3 V的PCI主/从接口，该接口符合PCI标准2.2版，有3个多通道串口（McBSPs），每个McBSPs最多可支持2 56个通道，能直接与T1/E1、MVIP、SCSA接口，并且与Motorola的SPI接口兼容，片内还有一个16针的通用输入输出接口（GPIO）。

2 系统软件设计

2.1 FPGA内部功能设计

本文设计的超高速高精度并行ADC采样系统采样速率为1GHz，分辨率12bit，因此该系统可以实现信号频率500MHz以下射频信号的直接采样或信号瞬时带宽500MHz以下的中频信号的带通采样。FPGA内部主要包括了系统全局时钟模块、LVDS模块、数据调整模块、PLL时钟芯片配置模块、FIR滤波器组模块、F IFO模块等。

系统全局时钟模块为系统各功能模块提供工作所需时钟；由于AD9230输出数据采用了LVDS数据输出，在双数据率输出模式下数据率为250MHz，因此FPGA内部采用了LVDS模块实现数据的降速处理，以便适应FPGA中的数据与处理；数据调整模块根据LVDS模块输出数据格式对数据重新进行调整，使其恢复原数据格式；PLL时钟芯片配置模块为SI4133提供配置参数，保证稳定输出250MHz时钟；FIR滤波器组模块实现宽频带滤波，将宽频带划分为若干个子带后处理；FIFO模块完成数据的缓存。

2.1 DSP算法实现

本文设计的超高速高精度并行ADC采样系统，可以完成通用的数据采集与处理，其中最关键的问题就是后续的处理系统设计，即后续的信号处理系统完成的算法与功能。本设计中的信号处理主要针对数据采

集预处理后的I、Q信号量进行一系列的处理。利用I、Q信号和信号的瞬时幅度、瞬时相位、瞬时频率的关系，即瞬时幅度：；瞬时相位：；瞬时相

位：；可得到信号的各种变换，还可利用FFT对采样信号进行频谱分析。

3 系统测试

本文设计的超高速高精度并行ADC采样系统测试，在实验室环境下，主要利用FPGA开发软件Quartus6.0内部的嵌入式逻辑分析仪SignalTapⅡ，对4片AD9230采集的数据进行了实际测试。当输入信号频率为

的连续波时，经过LVDS模块并数据调整后，4路数据的测试结果如图3所示。

从图中数据采集的波形可以发现，由于4路信号通道间存在着偏移误差和增益误差，因此实际各路信号采集到的信号幅度值之间存在着不一致性。另外，系统的时间误差很难从波形中观察出来，可以利用DSP对采集的各路数据进行FFT变换，从而对其各路采集的信号做频谱分析，以此来检验时间误差对系统的影响。

4 结论

本文介绍了一种超高速高精度并行ADC系统的设计与实现，对其ADC采样电路、时钟分配电路、FPGA 及其外围电路以及DSP设计与处理电路进行了详细介绍，并对后续处理系统的功能做了详细阐述。在FP GA内部实现了数据采集的预处理，并借助Quartus6.0环境下的SignalTapⅡ嵌入式逻辑分析仪对并行采样后的数据进行了实际测试，并对测试结果做了误差分析。该系统采样速率可达1GHz，分辨率12bit，利用时间交叉并行采样技术解决了单片ADC高采样速率和高分辨率之间矛盾，后续的信号处理平台具有较强的通用性，为工程应用提供了方便。

参考文献

[1] 汤少维. 基于FPGA控制的高速数据采集系统设计与实现[D]，电子科技大学，2007.4

[2] 戚韬，吴光林，吴建辉. 一种时间交叉采样ADC失调与增益误差校准方案[J].电子器件，2007.

[3] 岳跃平，霍玉晶，何淑芳.基于USB2.0技术的高速双路数据采集系统[J]，微计算机信息，2007.19

[4] 向常州，夏应清，袁泉等.基于AD9238的高速高精度ADC采集系统[J]，电子元器件应用，2007.6

[5] 幸界南.高速并行数据采集系统关键技术的研究[D]，电子科技大学，2006

本文作者创新点：通常超高速采样系统由于受到芯片的限制（高采样速率的芯片，往往分辨率不高；高分辨率的芯片，采样速率不高），系统难以达到较高采样速率和较高分辨率。本文利用时间交叉采样技术，采用4片AD9230实现了采样速率1GHz，分辨率12bit的超高速高精度并行ADC采样系统。该采样系统的后续处理平台具有较强的通用性，可利用FPGA完成数据的预处理，复杂的算法可以利用DSP实现，具有较强的工程应用价值。