FTU硬件详细设计说明书
产品线：配电终端
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编制部门硬件开发部
批准：审核：初审：编写：
1.引言 (4)
1.1.前言 (4)
1.2.文档术语 (4)
1.3.参考文档 (4)
2.开发环境 (4)
3.硬件详细设计 (5)
3.1.系统架构 (5)
3.2.主板 (5)
3.2.1.主板硬件框图 (6)
3.2.2.模块1：CPU核心板 (6)
3.2.3.模块2：时钟模块 (18)
3.2.4.模块3：无线通讯 (19)
3.2.5.模块6 以太网接口 (24)
3.2.6.RS232/RS485电路 (26)
3.2.7.SD卡模块电路 (27)
3.2.8.直流量采集模块 (28)
https://www.wendangku.net/doc/1910956949.html,B HOST接口 (30)
3.3.遥控遥信板 (31)
3.3.1.硬件框图 (31)
3.3.2.遥信电路模块 (31)
3.3.3.遥控电路模块 (33)
3.4.遥测板 (34)
3.4.1.遥测板框图 (34)
3.4.2.遥测电路模块 (34)
3.4.3.电源模块 (38)
3.4.4. (40)
3.4.5.元器件总成本： (40)
3.5.硬件测试方法 (40)
4.FPGA逻辑设计 (41)
4.1.子板逻辑 (41)
4.1.1.架构概述 (41)
4.2.主板逻辑 (44)
5.结构工艺设计 (44)
5.1.外观设计................................................................................. 错误！未定义书签。
5.1.1.外形结构......................................................................... 错误！未定义书签。
5.1.2.铭牌................................................................................. 错误！未定义书签。
5.1.3.终端内部结构................................................................. 错误！未定义书签。
5.2.组屏方案................................................................................. 错误！未定义书签。
5.3.其他......................................................................................... 错误！未定义书签。
5.4 (44)
1.引言
1.1. 前言
1.2. 文档术语
1.3. 参考文档
2.开发环境
硬件设施：普通个人PC
软件：protel99 se
Cadence 16.3
3. 硬件详细设计
3.1. 系统架构
背板
OMAP-L138 +FPGA(EP3C25)FPGA(EP4CE6)+AD7606 X2
AD 采集板
X4
FPGA(EP4CE6)
遥信遥控板
X4
主板 X1
电源板 X1
LVDS TX
LVDS RX
LVDS TX
LVDS RX
LVDS TX X8
LVDS RX X8
+5V
+24V
3.2. 主板
3.2.1. 主板硬件框图
EMIFA
FPGA*9
LVDS0
LVDS8
…
内存芯片MT47H64M16HR DDR2 SDRAM
程序存储芯片
MT29F2G08ABAEAWP
NAND FLASH
EMIFA
DDR2
以太网DM9161
OMAP138
RMII
UART*2
短距离无线模块 SRWF-1022
sUART
MMCSD1
GPS 模块
sUART
RJ45 接口
FPGA
UART
GPRS/CDMA 模块
SIM 卡座
RS232/485芯片
2路232/485接口IIC
ADC 芯片ADS1015
两路直流量接口
USB 接口
USB1(USB2.0HOST)
SD 卡槽
电源模块
GPIO(控制信号与检测信号)
遥测
遥信
遥控
GPIO 作为同步信号
加密芯片
时钟芯片
温度传感器
SPI
3.2.2. CPU 核心板
3.2.2.1. 功能：
保存各种数据，参数设置等其他需要保存的数据及给各功能模块提供逻辑接口。
3.2.2.2. 接口描述：
32位RISC 嵌入式ARM9+DSP 内核CPU ：
OMAPL138ZWT ，通过内置DDR2/mDDR 控制器接口外扩1片32M/16位或64M/16 位DDR2 SDRAM ：MT47H32M16HR/MT47H64M16HR ；
通过内置外部存储器接口（EMIFA ）外扩1片128MBytes NandFLASH ：MT29F1G08ABAEAWP-IT 和一片FPGA: ALTERA EP3C25F256;
通过内部集成的网络接口控制一片网络芯片：LAN8720A ；
CPU 通过一个PWM 口作为看门狗的定时喂狗信号来控制CPU 的复位脚；
此外，CPU 核心板把CPU 内部集成的外设接口（例如USB 、UART 、IIC 、SPI 、MMC/SD 等）和GPIO 口及FPGA 的LVDS 口引出到核心板接口上供其他功能模块接口使用。
3.2.2.3. 设计原理：
1）DDR2
因OMAPL138ZWT内部集成的RAM 较小，需外扩一片RAM，可利用芯片内置的DDR2/mDDR控制器接口外扩一片32M或64 M容量的DDR2 SDRAM：MT47H32M16HR 或MT47H64M16HR接口如Figure 15-19所示，引脚定义如Table 15-1所示；
为满足信号完整性要求，需要在信号线进行端接处理。因只接了一片DDR芯片所以采用串行端接，原理图如下：
CPU_DDR_DQ6CPU_DDR_DQ7CPU_DDR_DQ8CPU_DDR_DQ9CPU_DDR_DQ10CPU_DDR_DQ11CPU_DDR_DQ12CPU_DDR_DQ13CPU_DDR_DQ0CPU_DDR_DQ14CPU_DDR_DQ1CPU_DDR_DQ2CPU_DDR_DQ3CPU_DDR_DQ4CPU_DDR_DQ15
CPU_DDR_DQ5CPU_DDR_A12CPU_DDR_A0CPU_DDR_A1CPU_DDR_A2CPU_DDR_A3CPU_DDR_A4CPU_DDR_A5CPU_DDR_A6CPU_DDR_A7CPU_DDR_A8CPU_DDR_A9CPU_DDR_A10CPU_DDR_A11R510402-27R±1%
R270402-27R±1%R530402-27R±1%
R520402-27R±1%
R540402-27R±1%
R550402-27R±1%
R560402-27R±1%
R570402-27R±1%
R580402-27R±1%
R590402-27R±1%
R600402-27R±1%
R610402-27R±1%
R65
0402-27R±1%
CPU_DDR_CSn
5
CPU_DDR_CLKP 5CPU_DDR_CLKN
5
CPU_DDR_WEn 5CPU_DDR_DQS15CPU_DDR_RASn 5
CPU_DDR_CASn 5
CPU_DDR_DQM15
CPU_DDR_DQS05
CPU_DDR_CKE 5CPU_DDR_DQM05CPU_DDR_A[0:13]
5
CPU_DDR_BA[0:2]5R69
0402-27R±1%
R700402-27R±1%R710402-27R±1%CPU_DDR_BA0CPU_DDR_BA2
CPU_DDR_BA1R10402-27R±1%MT47H32M16HR MT47H64M16HR DDR2 SDRAM U2
A0M8A1M3A2M7A3N2A4N8A5N3A6N7A7P2A8P8A9P3A10M2BA0L2ODT
K9
DQ0G8DQ1G2DQ2H7DQ3H3DQ4H1DQ5H9DQ6F1DQ7F9UDQS B7
UDQS A8LDM
F3
VDD J9VDD M9VDDL J1VREF J2VDDQ E9VSS A3VSS E3VDDQ A9VDD E1RFU1A2RFU2E2CKE K2CK J8CK K8CAS L7RAS K7
WE K3CS L8VDDQ C3VDDQ C7VDDQ C9VSSQ D8VSSQ E7VSSQ F2VSSQ F8VDD A1VSS J3A11P7BA1L3
A12R2BA2L1VSS N1VSSDL
J7VSSQ B2RFU3R3DQ8C8DQ9C2DQ10D7DQ11D3DQ12
D1DQ13
D9DQ14B1DQ15B9VDD R1VDDQ G1VDDQ G7VDDQ G9VSS P9VSSQ D2VSSQ A7VSSQ B8VSSQ H2VSSQ H8VDDQ G3VDDQ C1UDM B3LDQS E8LDQS F7
RFU4R7RFU5
R8
R30402-27R±1%R20402-27R±1%R50402-27R±1%R40402-27R±1%R70402-27R±1%R60402-27R±1%R90402-27R±1%R80402-27R±1%R100402-27R±1%R110402-27R±1%VCC_3V3D
1,2,3,5,6
GND 1,2,3,5,6R120402-27R±1%R130402-27R±1%1V8_LDO 1,3R140402-27R±1%R150402-27R±1%R16
0402-27R±1%
DDR2_D0DDR2_D3DDR2_D2DDR2_D1DDR2_D4DDR2_D7DDR2_D6DDR2_D5DDR2_D8DDR2_D11DDR2_D10DDR2_D9DDR2_D12DDR2_D15
DDR2_D14DDR2_D13DDR2_D1DDR2_D0DDR2_D3DDR2_D2DDR2_D5DDR2_D4DDR2_D7DDR2_D6DDR2_D9DDR2_D8DDR2_D11DDR2_D10DDR2_D13DDR2_D12DDR2_D15DDR2_D14DDR2_A1DDR2_A0DDR2_A3DDR2_A2DDR2_A5DDR2_A4DDR2_A7DDR2_A6DDR2_A9DDR2_A8DDR2_A11DDR2_A10R170402-27R±1%R180402-27R±1%R190402-27R±1%R200402-27R±1%R210402-27R±1%R220402-27R±1%R230402-27R±1%R240402-27R±1%R250402-27R±1%DDR2_DQM1DDR2_DQM0DDR2_CAS DDR2_RAS DDR2_DQS1DDR2_DQS0DDR2_SDCK DDR2_SDCKE DDR2_SDWE DDR2_NSDCK
R28
0402-27R±1%
R26
0402-27R±1%
DDR2_NCS1
DDR2_A12DDR2_BA2DDR2_BA1DDR2_BA0DDR2_SDCKE DDR2_CAS
DDR2_NCS1DDR2_NSDCK DDR2_SDCK DDR2_DQS1DDR2_SDWE DDR2_RAS
DDR2_DQS0DDR2_DQM0DDR2_DQM1EBI_A15
C1
C2
C3
C4
C5C6
C7
C8
C9
C10
C11
C12
C13
C14
C15
C16DDR_VREF
VCC_1V8D
C17
0402-100nF±10%
R123
1K /1% 1/10W
VCC_1V8D
DDR_VREF
1
R124
1K /1% 1/10W
C119
0402-100nF±10%
C136
0402-100nF±10%
R80
0402-27R±1%CPU_DDR_A13
CPU_DDR_A[0:13]
5
CPU_DDR_D[0:15]
2）NANDFLASH
因OMAPL138ZWT 内部集成的ROM 较小，需外扩一片NANDFLASH ，可利用芯片内置的EMIFA 接口外扩一片1Gb 或2Gb 容量的 NANDFLASH ： MT29F1G08ABAEAWP-IT 或MT29F2G08ABAEAWP-IT 。外部存储器接口如Figure 20-1所示，引脚定义如Table 20-1、Table 20-2、Table 20-3所示；
外扩NANDFLASH如Figure 20-14所示
为了减少R/B#脚的延时时间，R/B#脚上接1K的上拉电阻。原理图如下：
NAND_RB
5EMA_A[0:9]
5,7
NANDCS
SW1
A6HF-2102
NAND_CS
5EBI_D[0:15]
5,7
EMA_WE
5,7EMA_OE
5,7U3
MT29F2G08ABAEAWP-IT
CLE 16ALE 17RE#8WE#18CS#9R/B#7WP#19NC11NC22NC33NC44NC55NC66NC710NC811NC914NC1015NC1120NC1221NC1322NC1423NC1524VSS 25NC16
26
IO029IO130IO231IO332IO441IO542IO643IO744VSS
48
DNU247NC2046NC2145NC2240VCC 39NC2435VCC 34NC2633NC2728NC2827
DNU138VCC 12VCC 37VSS 13VSS 36EBI_D0EBI_D1EBI_D2EBI_D3EBI_D4EBI_D5EBI_D7
EBI_D6NANDCLE EMA_A3NANDALE
EMA_A2
NANDOE NANDWE
R37
R380402-1K±1%NANDCS
WP
R390402-470K±1%
VCC_3V3D
VCC_3V3D
VCC_3V3D
C19
0402-100nF±10%C31
0402-100nF±10%
C20
0402-100nF±10%C18
0402-100nF±10%NAND_RB
3）FPGA
因FTU 需要采集的交流信号及遥信信号和控制的遥控信号众多，可利用EMIFA 接口接一片FPGA 进行预处理。核心板上的FPGA 与功能板上的FPGA 通过LVDS 进行点对点通讯，将得到数据存放在各功能板相对应的存储区里供CPU 读取。从而提高系统的实时性和简化电路设计。将FPGA 作为SRAM 存储器挂在CPU 的EMIFA 接口上，其接口示意图如Figure 20-18的红圈部分所示；
LVDS 接口需外加端接电阻，参数见FPGA 数据手册，其原理图如下。
注：因所用FPGA 芯片的真实的LVDS 口不足，需使用一路仿真LVDS 口。其端接电阻与真实的LVDS 接口的不同。
R144CONF_DONE nCE
VCC_3V3D
VCC_3V3D
C98
C99
C101C100FPGA_DQM05
FPGA_DQM15SRAM 接口
C102VCC_2V5D
C103C104C105C106C108C107C109VCC_2V5D C110C111C112C113VCC_3V3D Title
Size Document Number Rev
Date:
Sheet of Drawn by
V1.1
</p><p>A377</p><p>Thursday , June 13, 2013</p><p>安徽中兴继远信息有限公司</p><p>姚济壮</p><p>VD251N4148</p><p>VD261N4148</p><p>VD281N4148</p><p>VD271N4148</p><p>C13810pF</p><p>C13910pF</p><p>C14010pF</p><p>C141</p><p>10pF</p><p>VCCD_PLL</p><p>R10110K 1%C115</p><p>C114R10210K 1%C117C116R10310K 1%</p><p>VCC_3V3D</p><p>VCC_3V3D DATA R1480402-50R±1%</p><p>R149</p><p>0402-50R±1%R105</p><p>R150</p><p>0402-100R±1%</p><p>VCC_2V5D</p><p>VDD_1V2D</p><p>C118R106C120</p><p>C121C122nCSO ASDO DCLK C123R1510402-50R±1%</p><p>C124C125nCONFIG</p><p>C126R152</p><p>0402-50R±1%C128C127R153</p><p>0402-100R±1%</p><p>C129C130SYN_Signal 1,6</p><p>R1540402-50R±1%</p><p>R155</p><p>0402-50R±1%R156</p><p>0402-100R±1%</p><p>C131</p><p>C132C133R1570402-50R±1%</p><p>C134C137C135R158</p><p>0402-50R±1%</p><p>R159</p><p>0402-100R±1%</p><p>FPGA_INT 4</p><p>U412</p><p>EPCS16</p><p>nCS 1</p><p>DATA 2</p><p>Vcc 3GND</p><p>4</p><p>ASDI</p><p>5</p><p>DCLK 6Vcc 7Vcc 8DATA</p><p>DCLK</p><p>nCSO</p><p>ASDO</p><p>ASDO</p><p>nCSO</p><p>nCE</p><p>VCC_3V3D VCC_3V3D LVDS0_RX-1</p><p>LVDS1_RX-</p><p>1LVDS0_RX+</p><p>1</p><p>LVDS1_RX+</p><p>1</p><p>LVDS2_RX+</p><p>1</p><p>LVDS2_RX-1</p><p>LVDS3_RX-1</p><p>LVDS5_RX+</p><p>1</p><p>LVDS3_RX+</p><p>1</p><p>LVDS5_RX-1</p><p>LVDS4_RX-</p><p>1</p><p>LVDS4_RX+</p><p>1LVDS7_RX+</p><p>1</p><p>LVDS6_RX+</p><p>1</p><p>LVDS7_RX-1</p><p>LVDS6_RX-1</p><p>LVDS0_TX-1LVDS0_TX+</p><p>1</p><p>LVDS1_TX+1LVDS1_TX-1LVDS2_TX+1</p><p>LVDS2_TX-1R14710K 1%</p><p>LVDS5_TX+1LVDS5_TX-</p><p>1</p><p>LVDS4_TX+1LVDS4_TX-1LVDS3_TX+</p><p>1LVDS3_TX-1LVDS7_TX+1LVDS7_TX-</p><p>1</p><p>LVDS6_TX-1LVDS6_TX+1FPGA_TDO</p><p>FPGA_TMS</p><p>FPGA_TCK</p><p>FPGA_TDI</p><p>LVDS8_TX+</p><p>1</p><p>LVDS8_TX-</p><p>1</p><p>LVDS8_RX+</p><p>1</p><p>LVDS8_RX-1</p><p>U413A</p><p>ALTERA EP3C25F256Version = 1.0</p><p>GNDA M12GNDA E5</p><p>GNDA M5GNDA E12VCCA1L5VCCA2F12VCCA3F5VCCA4L12</p><p>VCCD_PLL1N4VCCD_PLL2D13VCCD_PLL3D4VCCD_PLL4N13VCCINT F11VCCINT F7VCCINT G10VCCINT G6VCCINT G7VCCINT G8VCCINT G9VCCINT H11VCCINT H6VCCINT J12VCCINT J6VCCINT K10VCCINT K11VCCINT K7VCCINT K9VCCINT L6VCCINT M11VCCINT M9GND B2GND C5GND D7GND E4GND F6GND G4GND H7GND H8GND H9GND J7GND J8GND J9GND K4GND K6GND K8GND L9GND M13GND M4GND N10GND N7GND P12GND P5GND</p><p>R15</p><p>GND R2VCCIO5M14VCCIO5K14VCCIO4P13VCCIO4P10VCCIO4T16VCCIO3P7VCCIO3P4VCCIO3T1VCCIO2K3VCCIO2M3VCCIO1G3VCCIO1E3VCCIO8A1VCCIO8C4VCCIO8C7VCCIO7C13VCCIO7A16VCCIO7C10VCCIO6E14VCCIO6G14VREFB8N0</p><p>C6</p><p>VREFB7N0C11VREFB6N0F14VREFB5N0L14VREFB4N0P11VREFB3N0P6VREFB2N0L3VREFB1N0F3GND B15GND C12GND D10GND E13GND F10GND G11GND G13GND H10GND J10GND J11GND K12GND K13GND L10GND L11U413B ALTERA EP3C25F256Version = 1.0</p><p>RUP1K5RDN1</p><p>L4IO_VB2N0_J1J1IO_VB2N0_J2J2IO_VB2N0_K1K1IO_VB2N0_K2K2IO_VB1N0_B1B1IO_VB1N0_C1C1IO_VB1N0_C2C2IO_VB1N0_D1D1IO_VB1N0_D2D2IO_VB1N0_F1F1IO_VB1N0_F2F2IO_VB1N0_G1G1IO_VB1N0_G2G2IO_VB1N0_G5G5IO_VB2N0_L1L1IO_VB2N0_L2L2IO_VB2N0_N1N1IO_VB2N0_N2N2IO_VB2N0_P1P1IO_VB2N0_P2P2IO_VB2N0_R1</p><p>R1</p><p>IO_VB3N0_L7L7IO_VB3N0_L8L8IO_VB3N0_M6M6IO_VB3N0_M7M7IO_VB3N0_M8M8IO_VB3N0_N3N3IO_VB3N0_N5N5IO_VB3N0_N6N6IO_VB3N0_N8N8IO_VB3N0_P3P3IO_VB3N0_P8P8IO_VB3N0_R3R3IO_VB3N0_R4R4IO_VB3N0_R5R5IO_VB3N0_R6R6IO_VB3N0_R7R7IO_VB3N0_T2T2IO_VB3N0_T3T3IO_VB3N0_T4T4IO_VB3N0_T5T5IO_VB3N0_T6T6IO_VB3N0_T7T7RUP2M10RDN2</p><p>N11IO_VB4N0_N9N9IO_VB4N0_N12N12IO_VB4N0_P9P9IO_VB4N0_P14P14IO_VB4N0_R10R10IO_VB4N0_R11R11IO_VB4N0_R12R12IO_VB4N0_R13R13IO_VB4N0_R14R14IO_VB4N0_T10T10IO_VB4N0_T11T11IO_VB4N0_T12T12IO_VB4N0_T13T13IO_VB4N0_T14T14IO_VB4N0_T15</p><p>T15</p><p>LVDS8_TXN</p><p>LVDS8_TXP</p><p>LVDS8_RXN</p><p>LVDS8_RXP</p><p>R1600402-120R±1%</p><p>U413C</p><p>ALTERA EP3C25F256Version = 1.0</p><p>RUP3N14RDN3</p><p>P15DIFFIO_R9p J15DIFFIO_R9n J16IO_VB5N0_J13J13IO_VB5N0_J14J14IO_VB5N0_K15K15IO_VB5N0_K16K16IO_VB5N0_L13L13IO_VB5N0_L15L15IO_VB5N0_L16L16IO_VB5N0_N15N15IO_VB5N0_N16N16IO_VB5N0_P16P16IO_VB5N0_R16R16DIFFIO_R4p F15DIFFIO_R5n G16DIFFIO_R5p G15IO_VB6N0_B16B16IO_VB6N0_C15C15IO_VB6N0_C16C16IO_VB6N0_D15D15IO_VB6N0_D16D16IO_VB6N0_F13F13IO_VB6N0_F16F16IO_VB6N0_H15H15IO_VB6N0_H16</p><p>H16</p><p>RDN4E10RUP4</p><p>E11IO_VB7N0_A10A10IO_VB7N0_A11A11IO_VB7N0_A12A12IO_VB7N0_A13A13IO_VB7N0_A14A14IO_VB7N0_A15A15IO_VB7N0_B10B10IO_VB7N0_B11B11IO_VB7N0_B12B12IO_VB7N0_B13B13IO_VB7N0_B14B14IO_VB7N0_C14C14IO_VB7N0_C9C9IO_VB7N0_D11D11IO_VB7N0_D12D12IO_VB7N0_D14D14IO_VB7N0_D9D9IO_VB7N0_E9E9IO_VB7N0_F9F9IO_VB8N0_A2A2IO_VB8N0_A3A3IO_VB8N0_A4A4IO_VB8N0_A5A5IO_VB8N0_A6A6IO_VB8N0_A7A7IO_VB8N0_B3B3IO_VB8N0_B4B4IO_VB8N0_B5B5IO_VB8N0_B6B6IO_VB8N0_B7B7IO_VB8N0_C3C3IO_VB8N0_C8C8IO_VB8N0_D3D3IO_VB8N0_D5D5IO_VB8N0_D6D6IO_VB8N0_D8D8IO_VB8N0_E6E6IO_VB8N0_E7E7IO_VB8N0_E8E8IO_VB8N0_F8</p><p>F8</p><p>R1610402-120R±1%</p><p>R162</p><p>0402-170R±1%</p><p>U413D</p><p>ALTERA EP3C25F256Version = 1.0</p><p>DCLK</p><p>H1nSTATUS F4TCK H3TDI H4TDO J4TMS J5CONF_DONE H14</p><p>DATA0H2</p><p>nCE</p><p>J3nCONFIG H5MSEL0H13MSEL1H12MSEL2</p><p>G12</p><p>CLK0E2CLK1E1CLK2M2CLK3M1CLK4E15CLK5E16CLK6M15CLK7M16CLK8A9CLK9B9CLK10A8CLK11B8CLK12T9CLK13R9CLK14T8CLK15</p><p>R8</p><p>R1630402-50R±1%</p><p>R1640402-50R±1%</p><p>R165</p><p>0402-100R±1%</p><p>FPGA_CS 5EBI_D[0:15]4,5</p><p>EMA_A[0:9]4,5</p><p>EMA_OE 4,5EMA_WE 4,5+</p><p>C30010uF/16V/A</p><p>TP8SMD</p><p>C9222pF</p><p>R14559K 1%VDD_1V2D</p><p>R14659K 1%</p><p>C93</p><p>4.7uF L5</p><p>CDRH3D14-4R7</p><p>U11AS1301IN</p><p>4</p><p>EN 1</p><p>FB</p><p>5</p><p>LX</p><p>3</p><p>G N D</p><p>2</p><p>FB11MCP0603F300</p><p>1</p><p>1</p><p>2</p><p>2</p><p>VDD_1V2D</p><p>EMA_A3EMA_A2EMA_A1EMA_A8EMA_A7EMA_A6EMA_A5EMA_A4EMA_A0EMA_A9</p><p>G430MHz</p><p>VCC</p><p>4</p><p>NC 1CLK 3GND 2VCC_3V3D</p><p>C81</p><p>0402-104±10%</p><p>VDD_1V2D</p><p>FB12</p><p>MCP0603F300</p><p>1</p><p>1</p><p>2</p><p>2VCCD_PLL</p><p>VCC_2V5D</p><p>EBI_D4EBI_D3EBI_D2EBI_D1EBI_D0EBI_D9EBI_D8EBI_D7EBI_D6EBI_D5EBI_D13EBI_D12EBI_D11EBI_D10C95</p><p>C94</p><p>C96</p><p>C97</p><p>EBI_D15</p><p>EBI_D14VCC_2V5D 1FPGA_TCK 1FPGA_TDO 1FPGA_TDI 1FPGA_TMS 1nCE 1HL7FPGA_RUN(green)</p><p>CONF_DONE 1DCLK 1R1670402-2K±1%</p><p>nCONFIG 1ASDO 1DATA 1VCC_2V5D</p><p>nCSO</p><p>1</p><p>R133</p><p>0402-50R±1%R132</p><p>0402-50R±1%R1340402-100R±1%</p><p>R1350402-50R±1%</p><p>C142R136</p><p>0402-50R±1%</p><p>C143</p><p>C144R137</p><p>0402-100R±1%</p><p>C145</p><p>R1380402-50R±1%</p><p>R139</p><p>0402-50R±1%</p><p>R140</p><p>0402-100R±1%</p><p>R141</p><p>0402-50R±1%R142</p><p>0402-50R±1%R143</p><p>0402-100R±1%</p><p> </p><p>4）以太网</p><p>以太网芯片采用RMII 接口的LAN8720A ，CPU 通过内部集成的EMAC （RMII ）和MDIO 与LAN8720A 相连，来建立以太网的物理层连接，其接口示意图如Figure 19-3所示，引脚定义如Table 19-2</p><p>所示</p><p> </p><!--/p12--><!--p13--><p> </p><p>外围电路见数据手册，其原理图如下：</p><p>R2690402-4.7K±1％</p><p>R2700402-4.7K±1％R2720402-4.7K±1％R2730402-4.7K±1％VCC_3V3D</p><p>R2740402-4.7K±1％</p><p>R275</p><p>0402-4.7K±1％</p><p>R276</p><p>0402-12.1K±1％</p><p>MDIO 6C2960402-470P±10%</p><p>MDC 6MRXD16MRXD06M_nINT 6MRXER 6MTXEN 6MTXD06MTXD16MRXDV 6</p><p>MRST</p><p>+</p><p>C297</p><p>10uF/16V/A TXP 1RXP 1TXN</p><p>1</p><p>RXN</p><p>1</p><p>LED_ACT 1LED_SPEED 1</p><p>VCC_3V3D VCC_3V3D 1,3,4,5,6</p><p>GND</p><p>GND</p><p>1,3,4,5,6</p><p>AVDD</p><p>1</p><p>C298</p><p>0402-222±10%</p><p>ECLK</p><p>6,7</p><p>R2770402-4.7K±1％VCC_3V3D FB1</p><p>FBMA-11-160808-601T</p><p>1</p><p>1</p><p>2</p><p>2</p><p>G3</p><p>50MHz</p><p>VCC 4NC 1</p><p>CLK 3GND 2</p><p>ECLK</p><p>VCC_3V3D</p><p>R84</p><p>0402-49.9R±1%</p><p>C21</p><p>0402-104±10%</p><p>R85</p><p>0402-49.9R±1%</p><p>R860402-49.9R±1%</p><p>R870402-49.9R±1%</p><p>C22</p><p>0402-104±10%</p><p>U409</p><p>LAN8720A</p><p>MDIO 12MDC</p><p>13RXD1/MODE17RXD0/MODE08NINT/REFCLKO 14RXER/PHYAD010TXEN 16TXD017TXD1</p><p>18CRS_DV/MODE211NRST</p><p>15</p><p>XTAL/CLKIN 5XTAL24G N D _E P</p><p>25</p><p>RBIAS</p><p>24</p><p>LED1/REGOFF 3LED2/nINTSEL</p><p>2RXN</p><p>22</p><p>RXP 23TXN</p><p>20</p><p>TXP 21V D D I O</p><p>9</p><p>V D D 2A 1V D D 1A</p><p>19</p><p>V D D C R</p><p>6</p><p>C293</p><p>0402-104±10%</p><p>C294</p><p>0402-105±10%</p><p>VCC_3V3D</p><p>C295</p><p>0402-104±10%R2660402-1.6K±1%</p><p>VDDA</p><p> </p><p>5）看门狗</p><p>看门狗电路选用的是Sipex 公司的SP706REN-L ，复位周期1.6S,持续时间200mS,采用软硬件控制，软件方式：CPU 通过控制PWM 口的输出来控制看门狗电路；硬件方式：通过按键控制/MR 的电平来控制看门狗电路，原理图如下：</p><!--/p13--><!--p14--><p> </p><p>PWM0</p><p>BRD_RSTn</p><p>4</p><p>看门狗</p><p>U406SP706REN-L</p><p>MR 1VCC</p><p>2</p><p>GND</p><p>3</p><p>PFI</p><p>4</p><p>PFO</p><p>5WDI 6RST 7WDO 8C301</p><p>VCC_3V3D</p><p>R263</p><p>/MR</p><p>VCC_3V3D</p><p>R264</p><p>BRD_RSTn</p><p>/MR</p><p>4</p><p>R265</p><p>C302</p><p>VCC_3V3D</p><p> </p><p>6）供电电路</p><p>为了防止输入电压过高保护后级的电源管理芯片，在+5V 电源输入端加一保护电路，当输入高于5.8V 是输出关断，外加一个LED 用以指示。当5V_IN>5.8V 时，LED 亮。</p><p>C23</p><p>0.1uF/50V X7R</p><p>D2LED</p><p>VCC_5VD 5V_IN</p><p>+</p><p>C24</p><p>10u F /16V X 5R</p><p>U4NCP349MNAE</p><p>IN07IN11OUT0</p><p>4OUT15EN 6</p><p>G N D 2</p><p>FLAG</p><p>3</p><p>VOLT_ERR</p><p>Any voltage over 5.8V will trigger"Overvoltage" condition. Red LED (LED1) will turn on and the DC voltage will be turned off.+C27</p><p>10u F /16V X 5R</p><p>5V_IN</p><p>FB2MCP0603F3001</p><p>1</p><p>2</p><p>2</p><p>R88</p><p>0402-4.7K±1%</p><p>TP3SMD</p><p> </p><p>a) CPU 供电：</p><p>CPU 供电为一多电源供电系统，其供电电流和上电顺序要求如下：</p><!--/p14--><!--p15--><p> </p><p>电源管理芯片采用TI 公司的TPS650250RHBR ，通过控制DC-DC 使能端来控制各电平的上电顺序。外围电路参数见数据手册。原理图如下：</p><!--/p15--><!--p16--><p> </p><p>POWER FOR CPU</p><p>R90</p><p>1E/5%/1/10W</p><p>+</p><p>C28</p><p>10u F /16V X 5R</p><p>R91</p><p>499K/1% 1/10W</p><p>U5</p><p>TPS650250RHBR</p><p>VDCDC3</p><p>1P G N D 32L3</p><p>3VINDCDC34VINDCDC15L16P G N D 17VDCDC18</p><p>DEFDCDC1</p><p>9</p><p>F B _L D O 210F B _L D O 111V d d _a l i v e</p><p>12</p><p>A G N D 2</p><p>13</p><p>V L D O 214V I N L D O 15V L D O 1</p><p>16</p><p>EN_LDO</p><p>17</p><p>EN_DCDC318EN_DCDC219EN_DCDC120PWRFAIL 21D E F D C D C 2</p><p>22</p><p>MODE 23EN_Vdd_aliv e 24</p><p>VDCDC2</p><p>25</p><p>P G N D 226L2</p><p>27VINDCDC228VCC</p><p>29PWRFAIL_SNS</p><p>30</p><p>A G N D 131DEFDCDC3</p><p>32</p><p>T E R _P A D 33R93</p><p>300K/1% 1/10W</p><p>R92</p><p>200K/1% 1/10W R95</p><p>160K/1% 1/10W R94</p><p>60K/1% 1/10W</p><p>PWR_FAILn</p><p>VCC_5VD</p><p>+C29</p><p>10u F /16V X 5R</p><p>EN_DCDC21V2_LDO</p><p>1V8_LDO R974.7K/5% 1/10W</p><p>R98576K/1% 1/10W EN_DCDC1VCC_5VD</p><p>C30</p><p>1u F /16V X 7R</p><p>C321u F /16V X 7R</p><p>L1</p><p>2.2uH/1.7A</p><p>R99</p><p>0E</p><p>R100 4.7K/5% 1/10W +</p><p>C33</p><p>10u F /16V X 5R</p><p>VDCDC3</p><p>L3 2.2uH/1.7A</p><p>VCC_1V8D VCC_1V3D PER_IN_MODE</p><p>+C34</p><p>10u F /16V X 5R</p><p>+C48</p><p>10u F /16V X 5R</p><p>+</p><p>C47</p><p>10u F /16V X 5R</p><p>VDCDC1</p><p>VCC_5VD</p><p>FB3</p><p>MMZ2012S121A</p><p>+</p><p>C 85</p><p>10u F /16V X 5R</p><p>+</p><p>C 87</p><p>10u F /16V X 5R</p><p>VCC_3V3D</p><p>C88</p><p>2.2uF/16V X7R C892.2uF/16V X7R PER_IN_MODE</p><p>VCC_5VD</p><p>R1044.7K/5% 1/10W</p><p>+</p><p>C90</p><p>10u F /16V X 5R</p><p>VDCDC2</p><p>L2</p><p>3.3uH/2.6A</p><p>VCC_3V3D 1,2,4,5,6</p><p>GND</p><p>1,2,4,5,6</p><p>VCC_1V3D 1</p><p>1V2_LDO</p><p>11V8_LDO 1VCC_2V5D VCC_5VD</p><p>65V_IN 1</p><p>FB5MCP0603F300</p><p>1</p><p>1</p><p>22</p><p>FB6MCP0603F300</p><p>1</p><p>1</p><p>22FB7</p><p>MCP0603F300</p><p>1</p><p>1</p><p>22FB8</p><p>MCP0603F300</p><p>11</p><p>2</p><p>2</p><p>FB9</p><p>MCP0603F300</p><p>1</p><p>1</p><p>22</p><p>TP1SMD TP2SMD</p><p>TP4</p><p>SMD</p><p>TP6</p><p>SMD</p><p>TP5SMD</p><p> </p><p>上电顺序逻辑电路如下，上电逻辑，+5V 输入时_DCDC3拉高→VDCDC3输出VCC_1V3D →拉高EN_DCDC2→VDCDC2输出VCC_1V8D →拉高EN_DCDC1→VDCDC1输出VCC_3V3D.</p><p>VCC_1V8D</p><p>EN_DCDC2</p><p>R107</p><p>1K/1% 1/10W</p><p>R108</p><p>4.7K /5% 1/10W</p><p>R109</p><p>4.7K /5% 1/10W</p><p>Q1</p><p>MMBT3904LT1G SOT-23-3</p><p>321</p><p>VCC_1V3D VCC_5VD</p><p>POWER SEQUENCEING GENERATION</p><p> </p><p>VCC_1V3D→VCC_1V8D→VCC_3V3D</p><p>Q2</p><p>MMBT3904LT1G SOT-23-3</p><p>321</p><p>Q3</p><p>MMBT3904LT1G SOT-23-3</p><p>3</p><p>21</p><p>Q4</p><p>MMBT3904LT1G SOT-23-3</p><p>3</p><p>21</p><p>EN_DCDC1R111</p><p>1K/1% 1/10W</p><p>R110</p><p>4.7K /5% 1/10W</p><p>VCC_5VD</p><p>R112</p><p>4.7K/5% 1/10W</p><p> </p><p>b) FPGA 供电</p><p>FPGA 推荐供电电源参数如下表:</p><p> </p><!--/p16--><!--p17--><p>VCCIO 采用两种电平供电，为LVDS 口供电的Bank1,2,3,5,6采用2.5V 供电；其他Bank 采用3.3V 供电。电源芯片使用AS1301；</p><p> </p><p>内核供电</p><p>VCC_3V3D</p><p>+</p><p>C30010uF/16V/A</p><p>C9222pF</p><p>TP8SMD</p><p>R14559K 1%VDD_1V2D</p><p>R14659K 1%</p><p>C934.7uF</p><p>L5</p><p>CDRH3D14-4R7</p><p>U11AS1301IN</p><p>4</p><p>EN 1</p><p>FB</p><p>5</p><p>LX</p><p>3</p><p>G N D</p><p>2</p><p>FB11MCP0603F300</p><p>1</p><p>1</p><p>2</p><p>2</p><p> </p><p>LVDS 总线供电</p><p> </p><p>+</p><p>C29910uF/16V/A</p><p>TP7SMD</p><p>C8622pF</p><p>R89187K 1%VCC_2V5D</p><p>R9659K 1%</p><p>C914.7uF</p><p>+3V3</p><p>L4</p><p>CDRH3D14-4R7</p><p>U10AS1301IN</p><p>4</p><p>EN 1</p><p>FB</p><p>5</p><p>LX</p><p>3</p><p>G N D</p><p>2</p><p>FB10MCP0603F300</p><p>1</p><p>1</p><p>2</p><p>2</p><p>POWER FOR LVDS BUS OF FPGA</p><p> </p><p>3.2.2.</p><p>4. 可靠性设计（性能，EMC ）：</p><p>a)静电防护：无</p><p>b)快速脉冲群防护：无 c)浪涌防护：无</p><p>3.2.2.5. 成本估计：</p><p>约380元</p><!--/p17--><!--p18--><p>3.2.3.时钟模块</p><p>3.2.3.1. 功能：</p><p>为系统提供实时时钟。断电情况下该时钟能保持3年以上。</p><p>3.2.3.2. 接口描述：</p><p>时钟芯片通过SPI总线与CPU相连。</p><p>3.2.3.3. 设计原理：</p><p>断电时钟保持时间T=1200mAh*30%/(550nA)=654545小时=74年</p><p>注：假设电池容量下降到70%时时钟芯片不能正常工作，1200mAh 为电池容量。</p><p>系统上电时，(3.3-0.6)>(3.6-0.6-0.6),VCC_3.3V给时钟芯片供电，仅当系统失电时3.6V 电池才会给时钟芯片供电，D3为了防止3.6V给3.3V系统供电。</p><!--/p18--><!--p19--><p>3.2.3.</p><p>4. 可靠性设计</p><p>本部分在公司以往各产品中使用效果良好，时钟精确度高。</p><p>3.2.3.5. 成本估计</p><p>10元</p><p>3.2.</p><p>4.无线通讯</p><p>3.2.</p><p>4.1. 功能</p><p>1、GPRS/CDMA通讯：在终端与主站之间通过公网或者专网建立无线通讯，进行数据</p><p>交换；</p><p>2、GPS通讯：通过GPS进行终端定位；</p><p>3、短距离无线通讯：本地调试用。</p><p>3.2.</p><p>4.2. 接口描述</p><p>1、GPRS/CDMA模块：</p><p>CPU通过UART与GPRS/CDMA模块进行数据通讯，通过4个GPIO控制GPRS/CDMA 模块的运行及网络灯指示。</p><p>2、GPS通讯模块接口：</p><p>因主CPU串口有限（只有3路，2路用作232/485通讯、剩下1路用作GPRS/CDMA</p><!--/p19--><!--p20--><p>通讯），故用软串口与GPS模块进行通讯，外加两个GPIO控制GPS模块的复位及唤醒。下图为软串口框图。</p><p>3、短距离无线通讯：</p><p>因主CPU串口有限（只有3路，2路用作232/485通讯、剩下1路用作GPRS/CDMA 通讯），故用软串口与短距离无线模块进行通讯，外加两个GPIO控制短距离无线模块的复位及睡眠。</p><p>3.2.</p><p>4.3. 原理</p><p>硬件采用插板结构，与主板分离，保持主板不动更换不同通讯模块，支持cdma，gprs 通信模块。各模块对主板的接口统一定义。</p><!--/p20--><!--rset--><h2>软件详细设计说明书模板</h2><p>New Project 1: 详细设计说明书</p><p>1. 前言 2. 摘要 3. 系统详细需求分析 3.1. 详细需求分析 3.1.1. 详细功能需求分析 3.1.2. 详细性能需求分析 3.1.3. 详细信息需求分析 3.1. 4. 详细资源需求分析 3.1.5. 详细组织需求分析 3.1.6. 详细系统运行环境及限制条件需求分析3.1.7. 信息要求 3.1.8. 性能要求 3.2. 接口需求分析 3.2.1. 系统接口需求分析 3.2.2. 现有软、硬件资源接口需求分析</p><p>3.2.3. 引进软、硬件资源接口需求分析 4. 总体方案设计 4.1. 系统总体结构 4.1.1. 系统组成、逻辑结构 4.1.2. 应用系统结构 4.1.3. 支撑系统结构 4.1.4. 系统集成 4.1. 5. 系统工作流程 4.2. 分系统详细界面划分 4.2.1. 应用分系统与支撑分系统的详细界面划分 4.2.2. 应用分系统之间的界面划分 5. 应用分系统详细设计 5.1. XX分系统详细需求分析 5.1.1. 功能详细需求分析 5.1.2. 性能详细需求分析</p><p>5.1.3. 信息详细需求分析 5.1.4. 限制条件详细分析 5.2. XX分系统结构设计及子系统划分5.3. XX分系统功能详细设计 5.4. 分系统界面设计 5.4.1. 外部界面设计 5.4.2. 内部界面设计 5.4.3. 用户界面设计 6. 数据库系统设计 6.1. 设计要求 6.2. 信息模型设计 6.3. 数据库设计 6.3.1. 数据访问频度和流量 6.3.2. 数据库选型 6.3.3. 异构数据库的连接与数据传递方式</p><h2>软件设计文档国家标准 概要设计说明书(GB8567——88)</h2><p>1引言 (2) 1.1编写目的 (2) 1.2背景 (2) 1.3定义 (2) 1.4参考资料 (2) 2总体设计 (2) 2.1需求规定 (2) 2.2运行环境 (2) 2.3基本设计概念和处理流程 (3) 2.4结构 (3) 2.5功能器求与程序的关系 (3) 2.6人工处理过程 (3) 2.7尚未问决的问题 (3) 3接口设计 (3) 3.1用户接口 (3) 3.2外部接口 (3) 3.3内部接口 (4) 4运行设计 (4) 4.1运行模块组合 (4) 4.2运行控制 (4) 4.3运行时间 (4) 5系统数据结构设计 (4) 5.1逻辑结构设计要点 (4) 5.2物理结构设计要点 (4) 5.3数据结构与程序的关系 (4) 6系统出错处理设计 (5) 6.1出错信息 (5) 6.2补救措施 (5) 6.3系统维护设计 (5)</p><p>概要设计说明书 1引言 1.1编写目的 说明编写这份概要设计说明书的目的，指出预期的读者。 1.2背景 说明： a.待开发软件系统的名称； b.列出此项目的任务提出者、开发者、用户以及将运行该软件的计算站（中心）。 1.3定义 列出本文件中用到的专门术语的定义和外文首字母组词的原词组。 1.4参考资料 列出有关的参考文件，如： a.本项目的经核准的计划任务书或合同，上级机关的批文； b.属于本项目的其他已发表文件； c.本文件中各处引用的文件、资料，包括所要用到的软件开发标准。列出这些文件的 标题、文件编号、发表日期和出版单位，说明能够得到这些文件资料的来源。 2总体设计 2.1需求规定 说明对本系统的主要的输入输出项目、处理的功能性能要求，详细的说明可参见附录C。 2.2运行环境 简要地说明对本系统的运行环境（包括硬件环境和支持环境）的规定，详细说明参见附录C。</p><h2>硬件设计文档规范 -硬件模板</h2><p>SUCHNESS 硬件设计文档 型号：GRC60定位终端 编号： 机密级别：绝密机密内部文件 部门：硬件组 拟制：XXXX年 XX月 XX日 审核：年月日 标准化：年月日 批准：年月日</p><p>文档修订历史记录</p><p>目录 1系统概述 (3) 2系统硬件设计 (3) 2.1硬件需求说明书 (3) 2.2硬件总体设计报告 (3) 2.3单板总体设计方案 (3) 2.4单板硬件详细设计 (3) 2.5单板硬件过程调试文档 (3) 2.6单板硬件测试文档 (4) 3系统软件设计 (4) 3.1单板软件详细设计 (4) 3.2单板软件过程调试报告 (4) 3.3单板系统联调报告 (4) 3.4单板软件归档详细文档 (4) 4硬件设计文档输出 (4) 4.1硬件总体方案归档详细文档 (4) 4.2硬件信息库 (5) 5需要解决的问题 (5) 6采购成本清单 (5)</p><p>1系统概述 2系统硬件设计 2.1、硬件说明书 硬件需求说明书是描写硬件开发目标，基本功能、基本配置，主要性能指标、运行环境，约束条件以及开发经费和进度等要求，它的要求依据是产品规格说明书和系统需求说明书。它是硬件总体设计和制订硬件开发计划的依据，具体编写的内容有：系统工程组网及使用说明、硬件整体系统的基本功能和主要性能指标、硬件分系统的基本功能和主要性能指标以及功能模块的划分等 2.2、硬件总体设计报告 硬件总体设计报告是根据需求说明书的要求进行总体设计后出的报告，它是硬件详细设计的依据。编写硬件总体设计报告应包含以下内容：系统总体结构及功能划分，系统逻辑框图、组成系统各功能模块的逻辑框图，电路结构图及单板组成，单板逻辑框图和电路结构图，以及可靠性、安全性、电磁兼容性讨论和硬件测试方案等 2.3、单板总体设计方案 在单板的总体设计方案确定后出此文档，单板总体设计方案应包含单板版本号，单板在整机中的位置、开发目的及主要功能，单板功能描述、单板逻辑框图及各功能模块说明，单板软件功能描述及功能模块划分、接口简单定义与相关板的关系，主要性能指标、功耗和采用标准 2.4、单板硬件详细设计 在单板硬件进入到详细设计阶段，应提交单板硬件详细设计报告。在单板硬件详细设计中应着重体现：单板逻辑框图及各功能模块详细说明，各功能模块实现方式、地址分配、控制方式、接口方式、存贮器空间、中断方式、接口管脚信号详细定义、时序说明、性能指标、指示灯说明、外接线定义、可编程器件图、功能模块说明、原理图、详细物料清单以及单板测试、调试计划。有时候一块单板的硬件和软件分别由两个开发人员开发，因此这时候单板硬件详细设计便为软件设计者提供了一个详细的指导，因此单板硬件详细设计报告至关重要。尤其是地址分配、控制方式、接口方式、中断方式是编制单板软件的</p><h2>硬件原理详细说明书(模板)</h2><p>文件名称：硬件原理说明书（模板） 文件编号：A09-Q4-000073 版本号/修改码：A 文件密级：秘密 文件状态：CFC 受控标识：受控 拟制/日期：赵万坤 2009年6月9日审核/日期：张玉波 2009年6月9日 张玉波虞日跃徐毓军丛俊杰王弢贺保国 会签： 董春禄刘旭青李剑任龄钟启明 批准/日期：史洪源 2009年6月16日</p><p>修订页 本版本与旧文件（版本）的关系 无</p><p>文件名称：XXX模块硬件原理说明书 文件编号：XXX-C11-XXXXXX 项目名称：XXXXX 项目编号：XXXXXX 物料编码：XXXXXXXXXX 版本号：X/XX 文件密级：秘密 文件状态：CFC 受控标识：受控 拟制：XXXXX 年月日审核：XXXXX 年月日会签： 批准：XXXXXXX 年月日 文件发放范围：生产制造部</p><p>修订页 II / 17</p><p>目录 1 设计依据 (1) 2 规范性引用文件 (1) 3 产品功能 (1) 4 技术指标 (1) 5 接口说明 (1) 6 硬件原理说明 (2) 6.1 硬件原理框图 (2) 6.2 电路原理分析 (2) 6.2.1单通道原理 (3) 6.2.2过压保护 (4) 6.2.3AD转换 (5) 6.2.4光耦速度分析 (5) 6.2.5温漂估算 (5) 6.2.6电源分析 (6) 6.3 可编程逻辑设计说明 (6) 6.3.1管脚定义 (6) 6.3.2资源分配 (7) 6.3.3逻辑分析 (7) 6.4 板级程序资源说明 (8) 6.4.1单片机的管脚定义 (8) 6.4.2资源分配 (9) 6.5 降额设计 (10) 6.6 MTBF计算（可选） (10) 6.7 FMEA分析 (10) 6.8 时序分析（有此部分时必须） (10) 6.9 绝缘耐压分析（有此部分时必须） (10) 7 关键信号列表 (11) 8 测试点 (11) 9 配套明细表 (11) 10 电路原理图 (11) 11 可编程器件逻辑图 (11) 12 制版文件光绘图 (11) 13 设计参考资料 (12) 14 附录 (12)</p><h2>FTU硬件详细设计说明书</h2><p>FTU硬件详细设计说明书 产品线：配电终端 产品类别： 产品型号： 产品版本： 文件状态文档版本 作者 完成日期 编制部门硬件开发部</p><p>批准：审核：初审：编写：</p><p>1.引言 (4) 1.1.前言 (4) 1.2.文档术语 (4) 1.3.参考文档 (4) 2.开发环境 (4) 3.硬件详细设计 (5) 3.1.系统架构 (5) 3.2.主板 (5) 3.2.1.主板硬件框图 (6) 3.2.2.模块1：CPU核心板 (6) 3.2.3.模块2：时钟模块 (18) 3.2.4.模块3：无线通讯 (19) 3.2.5.模块6 以太网接口 (24) 3.2.6.RS232/RS485电路 (26) 3.2.7.SD卡模块电路 (27) 3.2.8.直流量采集模块 (28) https://www.wendangku.net/doc/1910956949.html,B HOST接口 (30) 3.3.遥控遥信板 (31) 3.3.1.硬件框图 (31) 3.3.2.遥信电路模块 (31) 3.3.3.遥控电路模块 (33) 3.4.遥测板 (34) 3.4.1.遥测板框图 (34) 3.4.2.遥测电路模块 (34) 3.4.3.电源模块 (38) 3.4.4. (40) 3.4.5.元器件总成本： (40) 3.5.硬件测试方法 (40) 4.FPGA逻辑设计 (41) 4.1.子板逻辑 (41) 4.1.1.架构概述 (41) 4.2.主板逻辑 (44) 5.结构工艺设计 (44) 5.1.外观设计................................................................................. 错误！未定义书签。 5.1.1.外形结构......................................................................... 错误！未定义书签。 5.1.2.铭牌................................................................................. 错误！未定义书签。 5.1.3.终端内部结构................................................................. 错误！未定义书签。 5.2.组屏方案................................................................................. 错误！未定义书签。 5.3.其他......................................................................................... 错误！未定义书签。 5.4 (44)</p><h2>硬件设计说明书—模板分析</h2><p>项目名称： 项目编号： 文件名称： 文件编号： 版本号： 拟制：年月日审核：年月日会签： 批准：年月日 XXXXXXXXXX公司</p><p>修订页</p><p>目录 1设计依据 (1) 2参考文档 (1) 3定义、符号、缩略语 (1) 4产品功能 (1) 5技术指标 (1) 6接口说明 (2) 6.1连接器定义 (2) 6.2指示灯定义 (2) 7硬件原理说明 (2) 7.1硬件原理框图 (2) 7.2元件选型 (2) 7.2.1元器件选型基本原则 (3) 7.2.2电容选型 (3) 7.2.3电感选型 (3) 7.2.4过压防护器件选型 (3) 7.2.5连接器选型 (3) 7.3原理分析 (4) 7.4时序分析 (4) 7.5EMC设计分析 (4) 7.6可编程逻辑设计说明 (4) 7.7降额设计 (4) 7.8MTBF计算 (4) 7.9FMEA分析 (4) 8测试点 (4) 9配套明细表 (4) 10电路原理图 (4) 11制版文件光绘图 (5) 12附录 (5)</p><p>1设计依据 2参考文档 3定义、符号、缩略语 4产品功能 5技术指标 表1 技术指标</p><p>6接口说明 6.1连接器定义 表2 连接器信号定义 6.2指示灯定义 7硬件原理说明 7.1硬件原理框图 7.2元件选型 包括元器件的选型分析和选用的说明和电路分析。</p><p>7.2.1元器件选型基本原则 （1）所有元器件均为工业级。 （2）所有元器件的选用最少需满足GJB/Z 35-93《元器件降额设计准则》中降额等级的要求。 7.2.2电容选型 表？电容型号列表 7.2.3电感选型 表？电感选型列表 7.2.4过压防护器件选型 表？过压防护器件列表 7.2.5连接器选型 表？欧式连接器性能指标</p><h2>公司OA系统概要设计说明书</h2><p>[天泰投资集团办公自动化] 概要设计说明书 王伟 2013年7月</p><p>概要设计说明书 引言 1.1编写目的 信息化是当今世界经济和社会发展的大趋势。推进办公系统的信息化建设，对于提高现代化管理水平，提高工作效率，都具有重要意义。为了适应国际形势和公司发展的需要，必须加快办公系统信息化的发展。 对于天泰投资集团，如何充分、快捷、有效地利用企业外的大量信息，为企业的发展服务，提高企业的工作效率，是企业需要充分考虑的问题之一。随着企业规模的扩大以及服务容和办公设施的现代化，这种情况日益突出。同时为了提高单位的日常办公效率，减轻手工劳动强度，使单位的日常运营纳入高效而快捷的轨道，就必须利用现代的信息手段。现代的信息技术优势在于对信息的处理高效而精确，可以充分实现信息的共享和传输，及时地反映企业办公的变动情况，完善办公调度，提高企业服务质量，进而实现企业经营管理的信息化、科学化。 充分利用现代的信息技术，是提高企业竞争力的必要手段。天泰投资集团计划建设的办公自动化系统将以先进的信息技术为依托，通过建立全局八个部门的信息网络，全面提高办公效率，并做到信息传输自动化、公共服务远程化、公文交换无纸化、管理决策网络化，实现全局办公系统全面信息化。 本说明书给出天泰公司办公自动化系统的设计说明，包括最终实现的软件必须满足的功能、性能、接口和用户界面、附属工具程序的功能以及设计约束等。 目的在于： ?为编码人员提供依据；</p><p>?为修改、维护提供条件； ?项目负责人将按计划书的要求布置和控制开发工作全过程； ?项目质量保证组将按此计划书做阶段性和总结性的质量验证和确认。 本说明书的预期读者包括： ?项目开发人员，特别是编码人员； ?软件维护人员； ?技术管理人员； ?执行软件质量保证计划的专门人员； ?参与本项目开发进程各阶段验证、确认以及负责为最后项目验收、鉴定提供相应报告的有关人员。 ?合作各方有关部门的负责人；项目组负责人和全体参加人员。 1.2定义 本项目开发的软件，约定： 中文全称：天泰投资集团办公自动化系统 中文别称： OA 英文全称： OA 本报告用到的术语符合国家标准《软件工程术语（GB/T11475-1995）》。 参考资料 与本文直接相关的国家标准包括：（中国标准 1996年） GB8566-1995 软件生存期过程 GB8567-88 计算机软件产品开发文件编制指南 GB9385-88 计算机软件需求说明编制指南</p><h2>硬件详细设计说明书</h2><p>[项目名称] [模块名称] (详细设计说明书) [V1.0(版本号)] 编写单位：______________________ 拟制人：______________________ 审核人：______________________ 批准人：______________________ 编写日期：xxxx年xx月xx</p><p>目录 1引言 ..................................................................................................................................... - 3 - 1.1编写目的.................................................................................................................. - 3 - 1.2背景.......................................................................................................................... - 3 - 1.3定义.......................................................................................................................... - 3 - 1.4参考资料.................................................................................................................. - 3 -2硬件设计.............................................................................................................................. - 3 - 2.1功能.......................................................................................................................... - 3 - 2.2性能.......................................................................................................................... - 3 - 2.3输入.......................................................................................................................... - 4 - 2.4输出.......................................................................................................................... - 4 - 2.5电路模块设计.......................................................................................................... - 4 - 2.5.1模块A........................................................................................................... - 4 - 2.5.2模块B........................................................................................................... - 4 - 2.5.3模块C........................................................................................................... - 4 - 2.6各个模块之间的关系图.......................................................................................... - 4 - 2.7完整电路图................................................................................. 错误！未定义书签。3单片机软件设计.................................................................................................................. - 4 - 3.1需求概述.................................................................................................................. - 4 - 3.2软件结构.................................................................................................................. - 4 -4程序描述.............................................................................................................................. - 5 - 4.1功能.......................................................................................................................... - 5 - 4.2性能.......................................................................................................................... - 5 - 4.3输入项...................................................................................................................... - 5 - 4.4输出项...................................................................................................................... - 5 - 4.5算法.......................................................................................................................... - 5 - 4.6流程逻辑.................................................................................................................. - 5 - 4.7接口.......................................................................................................................... - 5 - 4.8存储分配.................................................................................................................. - 5 - 4.9注释设计.................................................................................................................. - 5 - 4.10限制条件.................................................................................................................. - 5 - 4.11测试计划.................................................................................................................. - 5 - 4.12尚未解决的问题...................................................................................................... - 5 -</p><h2>硬件设计流程</h2><p>硬件设计流程 一、硬件设计 １．1单板设计需求 单板设计之前需要明确单板的设计需求。单板的功能属性。单板的设计目的，使用场合,具体需求包括: 1.单板外部接口的种类，接口的数量，电气属性即电平标准。 2.单板内部的接口种类，电气属性。 3.单板外部输入电源大小 4.单板的尺寸 5.单板的使用场合,防护标准 若设计中需要用到CPU，需要确定设计中需要用到的FLASH大小和需求的内存的大小和ＣPU的处理能力。单板设计需求中需要明确单板的名字和版本并且要以文档的形式表现出来，是后续单板设计和追溯的主要依据。 单板设计需求完成之后,需要召开项目评审会，需要对设计需求说明中各类需求逐个确认。当各类需求均满足设计需要时则进入下一步。 １.2 单板设计说明 单板需求明确后,需要开始编写单板设计说明。其中需要包括单板设计所需要的各种信息如： 1.单板设计详细方案，需要具体到用到什么芯片,什么接口。 2.器件选型，器件选型需要满足设计的需求。 3.单板功耗、单板选型之后需要确定单板的功耗，为单板散热和电源设计提供依据 4.电源设计、电源设计需要包含单板中需要用到的各类电源。若相同的电源需要做隔离 的需要做需要详细指出。 5.时钟设计，单板若是用到多种时钟，则需要描述时钟的设计方法，时钟拓扑。 6.单板的实际尺寸 7.详细描述各个功能模块给出详细的设计方法 8.详细描述各接口的设计方法和接口的电气属性。 若设计模块有多种设计方法,选择在本设计中最佳的设计方案。若软件对单板中用到的器件有独特的要求，需要明确指出（如对某些制定管脚的使用情况）。除了各个功能模块之外单板设计说明中需要详细描述接口的防护方法。设计说明需要以文档的形式给出，是单板设计过程中重要的文档,其中需要包括单板的名称和单板的版本。如果有条件单板设计说明完成后项目中进行评审。 1.3原理图设计 设计说明完成之后就要开始单板的原理图设计,单板设计说明是单板原理图设计的重要依据。原理图设计之气需要确定单板设计用用到的各个器件原理图库中是否具有原理图符号,如果没有需要提前绘制。新绘制的原理图符号需要反应器件的电气属性,器件型号，最好包含品号信息，绘制完成之后将其放到相应的库中,原理图设计需要包含: 1.各个器件接口的正确电气连接。 2.原理图中的各个器件需要有单独的位号。 3.原理图中需要包含安装孔和定位孔。 4.原理图中的兼容设计或者在实际应用中不需要焊接的器件需要在原理图中明确标出。 原理图的名字需要和单板的名字一致。考虑到单板上所用器件可能会有较长的采购周</p><h2>概要设计说明书</h2><p>XXX项目 概要设计说明书 文档修订记录 1. 引言 术语和缩写 本文用到的术语符合国家标准《软件工程术语( GB/T11475-1995)?与本文直接相关的国家标准包括：(中国标准出版社1996年) GB8566-1995软件生存期过程 GB8567-88 计算机软件产品幵发文件编制指南</p><p>GB8567-88 计算机软件数据库设计说明编制指南 GB/T11457-1995 软件工程术语 参考资料 设计约束 （1）需求约束 本系统应当遵循的标准或规范。 硬件、操作系统、数据库等基础架构条件描述，如能在普通PC机、windows 操作系统上运行。 页面简单、操作方便快捷。 具有较高的正确性、健壮性、可靠性、效率（性能）、易用性、清晰性、 安全性、可扩展性、兼容性、可移植性。 （2）隐含约束 用户必须具备一定的计算机使用能力 IE版本在或之上 中央处理器CPU主频800MHZ^上，内存最小128MB硬盘最小10G,以及必要的 网络设备。 设计策略 1. 扩展策略 XXX系统的软件设计采用模块化体系结构，新功能的引入不影响原有的功能模块，具有良好的可扩展性。 2. 复用策略 信息查询、统计汇总设计考虑部分通用化设计，便于复用。 3. 安全性</p><p>系统中涉及到敏感信息，系统应具备统一、完善的多级安全机制，以保证系统的安全性。 4 ?易用性 系统应提供友好的操作界面，便于用户的操作和管理。 5.灵活性 业务本身具有较多的灵活性，在系统设计时，设计上要充分考虑到灵活性。 2. 总体设计 设计规定 1、所有的数据库命名都是以模块的缩写加上具体表的英文词汇组成，这样能够统一数据库表的命名，也能够更好的规范数据库表命名。 2、所有数据库的设计，都采用Ratio nal Rose进行，并且采用面向对象的设计方法，首先进行对象实体的设计，最后将对象持久化到数据库中，所有的表和表之间的关联（ER图）都采用标准的Rose设计工具进行，这样能够将整个系统的设计和数据库设计有机的结合起来。 3、界面风格：管理界面做到美观大方、风格统一，并有一些提示信息指导用户操作使用。尽量使用选择框、下拉框等选择操作界面，方便用户的使用。 4、消息提示：中文提示，言简意赅。 运行环境 服务器操作系统：UNIX DB服务器 数据库软件的名称：Oracle 数据库软件的版本：9i 客户端操作系统：Microsoft Windows 2000/ XP ; CPU 1G;内存：256M硬盘：剩余＞1G</p><h2>硬件设计需求说明书(完整版)</h2><p>实用文档 文档名称文档范围 硬件需求说明书内部公开 文档编号共12 页 DD301 硬件需求说明书 拟制焦少波日期2016-12-01 评审人日期 批准日期 免费共享</p><p>标准文案</p><p>实用文档 修订记录 日期修订版本描述作者2016-12-01 1.0.0 初稿完成焦少波</p><p>实用文档 目录 硬件需求说明 书 .............................................................................. . (1) 1 引 言 ........................................................................... (6) 1.1 文档目 的 ...................................................................... (6) 1.2 参考资 料 ...................................................................... (6) 2 概 述 ........................................................................... (7) 2.1 产品描 述 ...................................................................... (7) 2.2 产品系统组 成 ...................................................................... (7) 2.2.1 XXX 分系 统 .................................................................... (7) 2.2.2 XXX 分系 统 .................................................................... (7) 2.3 产品研制要 求 ...................................................................... (7) 3 硬件需求分 析 .......................................................................... (7) 3.1 硬件组 成 ...................................................................... (7) 3.1.1 XXX 分系 统 .................................................................... (8) 3.1.2 XXX 分系 统 .................................................................... (8) 3.2 系统硬件布 局 ...................................................................... (8) 3.2.1 XXX 设备布 局 ................................................................... (8) 3.2.2 XXX 设备布 局 ................................................................... (8) 3.3 系统主要硬件组 合 ...................................................................... (8) XXX 硬件模块需</p><h2>概要设计说明书</h2><p>XXX项目 概要设计说明书</p><p>文档修订记录</p><p>1.引言 1.1术语和缩写 本文用到的术语符合国家标准《软件工程术语（GB/T11475-1995）》。 与本文直接相关的国家标准包括：（中国标准出版社 1996年） GB8566-1995 软件生存期过程 GB8567-88 计算机软件产品开发文件编制指南 GB8567-88 计算机软件数据库设计说明编制指南 GB/T11457-1995 软件工程术语 1.2参考资料 1.3设计约束 （1）需求约束 ?本系统应当遵循的标准或规范。 ?硬件、操作系统、数据库等基础架构条件描述，如能在普通PC机、windows操作 系统上运行。 ?页面简单、操作方便快捷。 ?具有较高的正确性、健壮性、可靠性、效率（性能）、易用性、清晰性、安全性、 可扩展性、兼容性、可移植性。 （2）隐含约束 ?用户必须具备一定的计算机使用能力 ?IE版本在5.0或5.0之上 ?中央处理器CPU主频800MHZ以上，内存最小128MB，硬盘最小10G，以及必要的 网络设备。 1.4设计策略 1．扩展策略 XXX系统的软件设计采用模块化体系结构，新功能的引入不影响原有的功能模块，具有</p><p>良好的可扩展性。 2．复用策略 信息查询、统计汇总设计考虑部分通用化设计，便于复用。 3．安全性 系统中涉及到敏感信息，系统应具备统一、完善的多级安全机制，以保证系统的安全性。 4．易用性 系统应提供友好的操作界面，便于用户的操作和管理。 5．灵活性 业务本身具有较多的灵活性，在系统设计时，设计上要充分考虑到灵活性。 2.总体设计 2.1设计规定 1、所有的数据库命名都是以模块的缩写加上具体表的英文词汇组成，这样能够统一数据库表的命名，也能够更好的规范数据库表命名。 2、所有数据库的设计，都采用Rational Rose进行，并且采用面向对象的设计方法，首先进行对象实体的设计，最后将对象持久化到数据库中，所有的表和表之间的关联(ER图)都采用标准的Rose设计工具进行，这样能够将整个系统的设计和数据库设计有机的结合起来。 3、界面风格：管理界面做到美观大方、风格统一，并有一些提示信息指导用户操作使用。尽量使用选择框、下拉框等选择操作界面，方便用户的使用。 4、消息提示：中文提示，言简意赅。 2.2运行环境 2.2.1软件平台 ●服务器操作系统：UNIX ●DB服务器 数据库软件的名称：Oracle 数据库软件的版本：9i ●客户端操作系统：Microsoft Windows 2000/ XP； ●CPU：1G；内存：256M；硬盘：剩余>1G 2.2.2开发环境的配置</p><h2>单板硬件详细设计报告模板</h2><p>****产品详细设计报告 目录 1概述 6 1.1 背景 6 1.2 产品功能描述 6 1.3 产品运行环境说明 6 1.4 重要性能指标 6 1.5 产品功耗 6 1.6 必要的预备知识(可选) 6 2 产品各单元详细说明 6 2.1 产品功能单元划分和功能描述 6 2.2 单元详细描述 7 2.2.1 单元1 7</p><p>2.2.2 单元2 7 2.2.3 单元N (8) 2.3 产品各单元间配合描述 8 2.3.1 总线设计 8 2.3.2 时钟设计 8 2.3.3 产品上电、休眠、复位设计 8 2.3.4 各单元间的时序关系 9 2.3.5 产品整体可测试性设计 9 2.3.6 软件加载方式说明 9 3 产品电源设计说明 9 3.1 产品供电原理框图 9 3.2 产品电源各功能模块详细设计 9 4 产品接口说明 10 4.1 产品单元内部接口 10 4.2 对外接口说明 10 4.3 软件接口 10 4.4 调测接口 11</p><p>5 产品可靠性、可维护性设计说明 11 5.1 产品可靠性设计 11 5.1.1 关键器件及相关信息 11 5.1.2 关键器件可靠性设计说明 11 5.1.3 关键信号时序要求 12 5.1.4 信号串扰、毛刺、过冲及保障措施： 12 5.1.5 其他重要信号及相关处理方案 12 5.1.6 机械应力 12 5.1.7 可加工性 12 5.1.8 电应力 12 5.1.9 环境应力 12 5.1.10 温度应力 13 5.2 产品可维护性设计说明 13 6 EMC、ESD、防护及安规设计说明 13 6.1 产品电源、地的分配图 13 6.2 关键器件和关键信号的EMC设计 13 6.3 防护设计 13</p><h2>硬件设计说明书</h2><p>生物医学工程学院硬件设计说明书 年级：2015级 专业：生物医学工程 学生姓名：陆俊林 学号：2015 201521121032 20152 学生姓名：张慧 学号：201521120132 2017 年 5 月26 日</p><p>一．实习目的 （1）学习并掌握常用电子元件的辨识及其使用； （2）学习并掌握MSP430单片机基本原理、IAR for MSP430开发软件的使用； （3）按照图纸使用电烙铁焊接电子元件，组装一台单片机系统，并掌握其调试方法。 （4）提高实践操作能力，动手能力。 （5）学习并掌握MSP430单片机C程序设计方法。 二．实习器材和材料（常用工具及器件） 1.核心板器材及焊接顺序</p><p>2.扩展板器材及焊接顺序</p><p>三．实习内容 1．电子实训用电安全及常识 （1）安全用电知识是关于如何预防用电事故及保障人身、设备安全的知识。在电子装焊调试中，要使用各种工具、电子仪器等设备，同时还要接触危险的高电压，如果不掌握必要的安全知识，操作中缺乏足够的警惕，就可能发生人身、设备事故。 因此，必须在了解触电对人体的危害和造成触电原因的基础上，掌握一些安全用电知识，做到防患于未然。 （2）人体触电，当通过电流的时间越长，愈易造成心室颤动，生命危险性就愈大。 据统计，触电1-5min内急救，90%有良好的效果，10分钟内60%救生率，超过15分钟希望甚微。 （3）触电保护器的一个主要指标就是额定断开时间与电流乘积小于30mAs。实</p><p>际产品一般额定动作电流30 mA，动作时间0.1s，故小于30 mAs可有效防止触电事故。 （4）双相触电是指当人体同时接触电网的两根相线，电流从一相导体通过人体流入另一相导体，构成一个闭合回路，从而发生触电，这种触电形式称为双相触电，如图2-2所示。两相触电加在人体上的电压为线电压(380V) ，因此不论电网的中性点接地与否，其触电的危险性都最大。 （5）目前我国触电保护装置有电压型和电流型两大类。触电保护装置在对人身安全的保护作用方面远比接地、接零保护优越，并且效果显著，已得到广泛应用。 （6）电压型:用于中性点不直接接地的低压供电系统中 （7）电流型:用于中性点直接接地的低压供电系统中 2．焊接基本步骤及安装注意事项（以贴片焊接练习板和直流稳压电源焊接组装为例） (1)、右手持电烙铁。根据情况左手持焊锡丝或者用尖嘴钳或镊子夹持无件或导线。焊接前，电烙铁要充分预热,烙铁头刃面上要带一定量焊锡。 (2)、将烙铁头刃面紧贴在焊点处。电烙铁与水平面大约成45度角左右。左手向下送锡，右手送烙铁。送锡时间决定锡量大小，烙铁停留时间决定加热时间。当焊锡、烙铁头在无件引脚根部焊盘处相接触后，烙铁头在焊点处停留的时间应根据焊盘大小拄制在0.5～2秒钟。 (3)、抬开烙铁头。待焊点处的锡冷却凝固。 3．认识MSP430单片机系统的主要硬件资源 MSP430单片机AD输入接口电源 JIAG接入口复位按钮IO扩展口 CR1220 3V电池RS232串口USB接口 LED灯（8个）LED数码管（4个）一个蜂鸣器 4*4矩阵键盘红外遥控接口24C16串行EEPROM DS1320时钟芯片DS18B20单总线数字温度氧传感器 nR905接口nRF24101接口SD卡接口 LCD1602字符型液晶接口LCD12864图形液晶接口步进电机接口</p><h2>硬件概要设计说明书</h2><p>XXX板（卡）硬件概要设计说明书 文件编号： 版本号： 拟制人：日期： 审核人：日期： 批准人：日期： 湖北众友科技实业股份有限公司</p><p>目录与索引 1.引言 (4) 1.1编写目的 (4) 1.2背景 (4) 1.3缩略语 (4) 1.4参考资料 (4) 2.原理说明 (4) 2.1硬件功能详细列表 (4) 2.2性能说明 (4) 2.3原理框图及描述 (4) 3.硬件概要设计 (5) 3.1 XXX1 电路设计 (5) 3.1.1原理图及功能简述 (5) 3.1.2信号说明 (5) 3.1.3时序关系 (6) 3.2XXX2电路设计 (6) 3.2.1原理图及功能简述 (6) 3.2.2信号说明 (6) 3.2.3时序关系 (6) 3.3XXXN电路设计 (6) 3.3.1原理图及功能简述 (6) 3.3.2信号说明 (6) 3.3.3时序关系 (6) 3.4外部接口设计 (6) 3.5复位电路设计 (6) 3.6EPLD设计 (6) 3.7可测试性设计 (7) 3.8可制造性设计 (7) 4.物理资源分配表 (7) 5.出线列表 (7) 6.器件列表 (8) 7.作用说明 (8) 8.成本估算 (8) 9.附录 (8)</p><p>1.引言 1.1编写目的 [说明编写这份文档的目的，指出预期的读者。] 1.2背景 [列出本项目的任务提出者、开发者、用户。] 1.3缩略语 [列出本文件中用到的专门术语的定义和外文首字母组词的原词组。] 1.4参考资料 [列出有关的参考资料。] 2.原理说明 2.1 硬件功能详细列表 描述本板需要实现的功能 2.2 性能说明 描述本板需要达到的性能 2.3 原理框图及描述 描述本板详细的原理框图及对板内各部分（模块）的功能说明。</p></div>
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