4时序逻辑电路习题解答
4 时序逻辑电路习题解答62
自我测验题
1．图T4.1所示为由或非门构成的基本SR锁存器，输入S、R的约束条件是。A．SR=0B．SR=1C．S+R=0D．S+R=1
Q
G
22
Q
R
S
图T4.1 图T4.2
2．图T4.2所示为由与非门组成的基本SR锁存器，为使锁存器处于“置1”状态，其R
S?应为。
A．R
S?=00C．R
S?=10D．R
S?=11
3．SR锁存器电路如图T4.3所示，已知X、
Y波形，判断Q的波形应为A、B、C、D 中的。假定锁存器的初始状态为0。
X
Y
X
Y
A
B
C
D
不定
不定
（a）(b)
图T4.3
4．有一T触发器，在T=1时，加上时钟脉冲，则触发器。
A．保持原态B．置0C．置1D．翻转
5．假设JK触发器的现态Q n=0，要求Q n+1=0，则应使。
A．J=×，K=0B．J=0，K=×C．J=1，K=×D．J=K=1
6．电路如图T4.6所示。实现A
Q
Q n
n+
=
+1的电路是。
4 时序逻辑电路习题解答 63
A A
A A
A ．
B ．
C ．
D ．
图T4.6
7．电路如图T4.7所示。实现n n Q Q =+1的电路是 。
CP
CP
CP
A ．
B ．
C ．
D ．
图T4.7
8．电路如图T4.8所示。输出端Q 所得波形的频率为CP 信号二分频的电路为 。
1A ． B ． C ．
D ．
图T4.8
9．将D 触发器改造成T 所示电路中的虚线框内应是 。
T
Q
图T4.9
A ．或非门
B ．与非门
C ．异或门
D ．同或门 10．触发器异步输入端的作用是 。 A ．清0 B ．置1 C ．接收时钟脉冲 D ．清0或置1 11．米里型时序逻辑电路的输出是 。
4 时序逻辑电路习题解答64
A．只与输入有关
B．只与电路当前状态有关
C．与输入和电路当前状态均有关
D．与输入和电路当前状态均无关
12．摩尔型时序逻辑电路的输出是。
A．只与输入有关
B．只与电路当前状态有关
C．与输入和电路当前状态均有关
D．与输入和电路当前状态均无关
13．用n只触发器组成计数器，其最大计数模为。
A．n B．2n C．n2D．2 n
14．一个5位的二进制加计数器，由00000状态开始，经过75个时钟脉冲后，此计数
B．01100C．01010D．00111
15．图T4.15所示为某计数器的时序图，由此可判定该计数器为。
图T4.15
16．电路如图T4.16所示，假设电路中各触发器的当前状态Q2Q1Q0为100，请问在时钟作用下，触发器下一状态Q2 Q1 Q0为。
2
A．101B．100C．011D．000
4 时序逻辑电路习题解答 65
17．电路图T4.17所示。设电路中各触发器当前状态Q 2 Q 1 Q 0为110，请问时钟CP 作用下，触发器下一状态为 。
图T4.17
A ． 101
B ．010
C ．110
D ．111
18．电路如图T4.18所示， 74LS191具有异步置数的逻辑功能的加减计数器，其功能表如表T4.18所示。已知电路的当前状态Q 3 Q 2 Q 1 Q 0为1100，
请问在时钟作用下，电路的下一状态Q 3 Q 2 Q 1 Q 0为 。
图T4.18
A ． 1100
B ． 1011
C ． 1101
D ． 0000
表T4.18 74LS191功能表
19．下列功能的触发器中， 不能构成移位寄存器。
A ．SR 触发器
B ．JK 触发器
C ．
D 触发器 D ．T 和T ＇触发器。 20．图T4.20所示电路的功能为 。
4 时序逻辑电路习题解答 66
CP
图T4.22
A ．并行寄存器
B ．移位寄存器
C ．计数器
D ．序列信号发生器
21．4位移位寄存器，现态Q 0Q 1Q 2Q 3为1100，经左移1位后其次态为 。 A ．0011或1011 B ．1000或1001 C ．1011或1110 D ．0011或1111 22．现欲将一个数据串延时4个CP 的时间，则最简单的办法采用 。
A ．4位并行寄存器
B ．4位移位寄存器
C ． 4进制计数器
D ．4位加法器 23．一个四位串行数据，输入四位移位寄存器，时钟脉冲频率为1kHz ，经过 可转换为4位并行数据输出。
A ．8ms
B ．4ms
C ．8μs
D ．4μs
24．由3级触发器构成的环形和扭环形计数器的计数模值依次为 。 A ．8和8 B ．6
和3 C ．6和8 D ．3
和6
习 题
1．由或非门构成的基本SR 锁存器如图P4.1所示，已知输入端S 、R 的电压波形，试画出与之对应的Q 和Q 的波形。
S
R Q
Q
S
R
1
G 2
G
图P4.1
解：
4 时序逻辑电路习题解答 67
Q
Q
R
S
2．由与非门构成的基本SR 锁存器如图P4.2所示，已知输入端 S 、R 的电压波形，试画出与之对应的Q 和Q 的波形。
Q
Q
Q
Q
S R
2
G
图P4.2
解：
Q
Q
S
R
3
．已知双门锁存器如图P4.3所示，试写出该锁存器的特性方程。
Q
A
Q
B
R
S
Q
Q
图P4.3 图P4.4
解：先写出电路特性表。
4 时序逻辑电路习题解答 68
卡诺图
100011110A
BQ n
01
1101
1
1
1
Q n+1
B A Q Q ++=+n 1n
4．写出图P4.4所示锁存器的特性方程 解： CP =0时；R D =S D =0，Q n+1=Q n
CP =1时；S R R =D ，S D =S ，??
?
??=+=+0D D D D 1R S Q R S
Q n n
5．钟控SR 锁存器符号如图P4.5（a ）所示，设初始状态为0，如果给定CP 、S 、R 的
波形如图P4.5（b ）所示，试画出相应的输出Q 波形。
Q
Q CP S R Q
（a ） （b ）
图P4.5
解：
CP S R Q
6．（1）分析图P4.6（a ）所示由CMOS 传输门构成的钟控D 锁存器的工作原理。
4 时序逻辑电路习题解答 69
Q
CP G 2Q
D
图P4.6（a ）
（2）分析图P4.6（b ）所示主从D 触发器的工作原理。
Q
D
图P4.6（b ）
（3）有如图P4.6（c ）所示波形加在图P4.6（a ）（b ）所示的锁存器和触发器上，画出它们的输出波形。设初始状态为0。
CP D
图P4.6（c ）
解：（1）图所示是用两个非门和两个传输门构成的钟控D 锁存器。当CP =1时，C =0、C =1，TG 1导通，TG 2断开，数据D 直接送到Q 和Q 端，输出会随D 的改变而改变。但G 1、G 2没有形成正反馈，不具备锁定功能，此时称电路处于接收数据状态；CP 变为低电平0时，C =1，C =0，TG 1断开，TG 2导通， G 1、G 2形成正反馈，构成双稳态电路。由于G 1、G 2输入端存在的分布电容对逻辑电平有短暂的保持作用，因此，电路输出状态将锁定在CP 信号由1变0前瞬间D 信号所确定的状态。
（2）由两个D 锁存器构成的主从D 触发器，采用上升沿触发方式，原理分析可参考4.2.1节有关内容。
（3）D 锁存器输出波形图
CP D Q
4 时序逻辑电路习题解答70
D触发器输出波形图
CP
D
Q
7．图P4.7（a）所示的为由D锁存器和门电路组成的系统，锁存器和门电路的开关参数如下：
锁存器传输延时t pd（DQ）=15ns，t pd（CQ）=12ns，建立时间t SU=20ns；保持时间t H=0ns。
与门的传输延迟时间t pdAND=16ns，或门的传输延迟时间t pdOR=18ns，异或门的传输延迟时间t pdXOR=22ns。
（1）求系统的数据输入建立时间t SUsys；
（2）系统的时钟及数据输入1的波形如图P4.7（b）所示。假设数据输入2和数据输入3均恒定为0，请画出Q的波形，并标明Q对于时钟及数据输入1的延迟。
数据输入1
时钟输入
控制输入
数据输入1
时钟
数据输入2
数据输入3
（a）（b）
图P4.7
解：（1）系统的数据输入建立时间t SUsys=或门的传输延迟+异或门的传输延迟+锁存器的建立时间-与门的传输延迟=t pdOR+t pdXOR+ t SU- t pdAND =18ns+22ns+20ns-16 ns =44ns。
（2）
数据输入1
时钟
8．有一上升沿触发的JK触发器如图P4.8（a）所示，已知CP、J、K信号波形如图P4.8（b）所示，画出Q端的波形。（设触发器的初始态为0）
4 时序逻辑电路习题解答 71
Q Q
J CP K
Q
（a ） （b ）
图P4.8
解：
Q
K J CP
9． 试画出如图P4.9所示时序电路在一系列CP 信号作用下，Q 0、Q 1、Q 2的输出电压波形。设触发器的初始状态为Q =0。
Q 0
Q 1
Q 2
CP
图P4.9
解：先画Q 0波形，再画Q 1波形，最后画Q 2波形。
CP
0Q 1Q 2
Q
10．有一简单时序逻辑电路如图P4.10所示，试写出当C = 0和C =1时，电路的状态方程Q n +1，并说出各自实现的功能。
4 时序逻辑电路习题解答 72
C
X
图P4. 10
解：当C =0时，J =X ，K=X
n n n n n Q X Q X Q K Q J Q +=+=+1 为T 触发器
当C =1时， J =X X K = X Q K Q J Q n n n =+=+1 为D 触发器
11．用上升沿D 触发器和门电路设计一个带使能EN 的上升沿D 触发器，要求当EN =0时，时钟脉冲加入后触发器也不转换；当EN =1时，当时钟加入后触发器正常工作，注：触发器只允许在上升沿转换。
解：当EN =0 ，Q n+1=Q n ；当EN =1，Q n+1=D ，则
D EN Q EN Q n n ?+?=+11，令D EN Q EN D n ?+?=1即可。
12．由JK 触发器和D 触发器构成的电路如图P4.12（a ）所示，各输入端波形如图P4.12（b ），当各个触发器的初态为0时，试画出Q 0和Q 1端的波形，并说明此电路的功能。
B
A Q 0Q 1
A
B
（a ）
（b ）
图P4.12
解：
B A Q 0Q 1
根据电路波形，它是一个单发脉冲发生器，A 可以为随机信号，每一个A 信号的下降沿后；Q 1端输出一个脉宽周期的脉冲。
4 时序逻辑电路习题解答 73
13．时序电路如图P4.13（a ）所示。给定CP 和A 的波形如图P4.13（b ）所示，画出Q 1、Q 2、Q 3的波形，假设初始状态为0。
A
CP
（a ）
A CP Q 1Q 2Q 3
（b ） 图P4.13
解：n n Q Q 111=+ ，n Q R 31=，n n n n Q Q Q Q 23112=+，n
n n n Q Q Q Q 32113=+
A CP Q 1Q 2Q 3
14．分析图P4.14示电路，要求：
（1）写出JK 触发器的状态方程；
（2）用X 、Y 、Q n 作变量，写出P 和Q n+1的函数表达式； （3）列出真值表，说明电路完成何种逻辑功能。
X
Y P
CP
4 时序逻辑电路习题解答 74
P4.14
解：（1）n n n n n n n YQ XQ XY Q Y X Q XY Q K Q J Q ++=++=+=+)(1
（3）串行加法器
15．试分析如图P4.15同步时序逻辑电路，并写出分析过程。
图P4.15
解：（1）写出驱动方程
n
n Q K Q J 2
020==
n
n Q K Q J 0
101==
n
n n Q K Q Q J 2
2102==
（2）写出状态方程
n n n n n Q Q Q Q Q 020210+=+，n n n n n Q Q Q Q Q 101011+=+，n n n n Q Q Q Q 21012=+
2Q 1Q 0
Q
4 时序逻辑电路习题解答 75
（5）自启动校验，能够自启动
（6）结论：具有自启动能力的同步五进制加法计数器。
16．同步时序电路如图P4.16所示。
（1）试分析图中虚线框电路，画出Q 0、Q 1、Q 2波形，并说明虚线框内电路的逻辑功能。
（2）若把电路中的Y 输出和置零端D R 连接在一起，试说明当X 0X 1X 2为110时，整个电路的逻辑功能。
图P4.16
解：（1）写出每级触发器的状态方程
n n n n Q Q Q Q 012
1
2
=+
，n n n n n Q Q Q Q Q 01011
1
+=+，n
n n Q Q Q 021
=+
分析后，其状态转换图为：
2Q 1
Q 3Q 所以波形图为：
CP 0Q 1Q 2
Q
电路是一个同步五进制可以自启动的加法计数器
4 时序逻辑电路习题解答 76
（2）()()()231201Q X Q X Q X Y ⊕+⊕+⊕=， 当X 1X 2X 3=110时，
210Q Q Q Y ++=，
当Q 2Q 1Q 0出现011状态时，0==Y R D 使计数器的状态清0，故此种情况下，整个电路功能为一个三进制加法计数器。
17．试用D 触发器设计一个同步五进制加法计数器，要求写出设计过程。 解：
（1）状态转换图
2Q 1
Q 3Q
（3）求状态方程
n
Q 21
2+n Q 00100
×
×
n
n Q Q 0
1n
Q 21
1+n Q 01010
×
×
n
n Q Q 0
1n
Q 210+n Q 10010
×
×
n
n Q Q 010*********
000111100001111001
01
×
×
×
n n n Q Q Q 0112=+ n n n n n Q Q Q Q Q 010111+=+ n
n n Q Q Q 0
210=+ （4）驱动方程
n n Q Q D 012=，n n Q Q D 011⊕=，n n Q Q D 020=
（5）逻辑图
4 时序逻辑电路习题解答 77
CP
（6）自启动检验。
18．设计三相步进电机控制器：工作在三相单双六拍正转方式，即在CP 作用下控制三个线圈A 、B 、C 按以下方式轮流通电。
解：将A 、B 、C 分别由三个触发器（Q 2、Q 1、Q 0）的输出，则可画出状态转换图：
2Q 1Q 0
Q
根据状态转换图列出状态真值表
（3）求状态方程
n
Q 21
2+n Q ×1001
n n n n n Q Q Q Q Q 011212+=+n
n Q Q 0
1n
Q 21
1+n Q 001
n
n Q Q 0
1n
Q 210+n Q 0
110
n
n n n Q Q Q Q 01210+=+n
n Q Q 0
10001111001
0001111001
0001111001
1
11
10
×
××
n n n n n Q Q Q Q Q 010211+=+××
（4）逻辑图
4 时序逻辑电路习题解答 78
2
A
B
C
（4）仿真结果
19．表P4.19为循环BCD 码的编码表，试用JK 触发器设计一个循环BCD 码十进制同步加法计数器，并将其输出信号用与非门电路译码后控制交通灯：红灯R 、绿灯G 和黄灯Y 。要求一个工作循环为：红灯亮30秒，黄灯亮10秒，绿灯亮50秒，黄灯亮10秒。要求写出设计过程，并画出CP 、R 、G 和Y 的波形图。写出设计过程并用QuartusII 软件仿真。
表P4.19 循环BCD 码
4 时序逻辑电路习题解答79
解：（1
（2）求状态方程
4 时序逻辑电路习题解答 80
n
3Q 000011
1
1××××0
1
××000110
11n
2
Q n 1Q n
Q 1n 3+Q 101101001
n 2
+Q n 3Q 000110
0××××0
××000110
11n
2
Q n
1Q n 0Q 10110100
n
n n n n n n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 3
0102320130233213）（++=++=+ n
n n n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q 23201301233212+=+=+
1n 1+Q 1
n 0
+Q n 3Q 011111
1××××0
××000110
11n
2
Q n 1Q n 0
Q 10110100n 3Q 110001
1
0××××0
××000110
11n
2
Q n
1Q n
0Q 10110100
n
n n n n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q 1
30103013130111）（++=++=+ n
n n n n n
n
n n n n n n
n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 0
12313
012313
1231310）（）（+++=+=+
（3）驱动方程
n Q J 23=，n
n n n Q Q Q Q K 01023+= n
n n Q Q Q J 0132=，n Q K 32= n
n Q Q J 0
31=，n n Q Q K 301= n
n n n n Q Q Q Q Q J 123130+=，n n n n n Q Q Q Q Q K 12313
0+= （4）电路图
4 时序逻辑电路习题解答 81
CP
（5）自启动校验
从状态表可知，无效状态通过几个CP 脉冲以后能够进入有效循环，所以能够自启动。 （6）译码电路设计 真值表
表达式 n
3Q 111000
0××××0
××000110
11n
2
Q n 1Q n
Q 10110100n
3Q 000011
1
1××××0
1
××000110
11n 2
Q n 1Q n
Q 10110100n 3Q 000100
0××××1
××000110
11n
2
Q n
1Q n
0Q 10110100R G Y
0313Q Q Q Q R += 13032Q Q Q Q Q G ++= 0130123Q Q Q Q Q Q Q Y +=
仿真波形
实验五--时序逻辑电路实验报告
实验五时序逻辑电路(计数器和寄存器)-实验报告 一、实验目的 1．掌握同步计数器设计方法与测试方法。 2．掌握常用中规模集成计数器的逻辑功能和使用方法。 二、实验设备 设备：THHD-2型数字电子计数实验箱、示波器、信号源 器件：74LS163、74LS00、74LS20等。 三、实验原理和实验电路 1．计数器 计数器不仅可用来计数，也可用于分频、定时和数字运算。在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。 2．(1) 四位二进制（十六进制）计数器74LS161（74LS163） 74LSl61是同步置数、异步清零的4位二进制加法计数器，其功能表见表5.1。 74LSl63是同步置数、同步清零的4位二进制加法计数器。除清零为同步外，其他功能与74LSl61相同。二者的外部引脚图也相同，如图5.1所示。 表5.1 74LSl61（74LS163）的功能表 清零预置使能时钟预置数据输入输出 工作模式R D LD EP ET CP A B C D Q A Q B Q C Q D 0 ××××（）××××0 0 0 0 异步清零 1 0 ××D A D B D C D D D A D B D C D D同步置数 1 1 0 ××××××保持数据保持 1 1 ×0 ×××××保持数据保持 1 1 1 1 ××××计数加1计数3．集成计数器的应用——实现任意M进制计数器 一般情况任意M进制计数器的结构分为3类，第一类是由触发器构成的简单计数器。第二类是由集成二进制计数器构成计数器。第三类是由移位寄存器构成的移位寄存型计数器。第一类，可利用时序逻辑电路的设计方法步骤进行设计。第二类，当计数器的模M较小时用一片集成计数器即可以实现，当M较大时，可通过多片计数器级联实现。两种实现方法：反馈置数法和反馈清零法。第三类,是由移位寄存器构成的移位寄存型计数器。 4．实验电路： 十进制计数器 同步清零法 同步置数法
(完整版)时序逻辑电路习题与答案
第12章时序逻辑电路 自测题 一、填空题 1．时序逻辑电路按状态转换情况可分为时序电路和时序电路两大类。 2．按计数进制的不同，可将计数器分为、和N进制计数器等类型。 3．用来累计和寄存输入脉冲个数的电路称为。 4．时序逻辑电路在结构方面的特点是：由具有控制作用的电路和具记忆作用电路组成。、 5．、寄存器的作用是用于、、数码指令等信息。 6．按计数过程中数值的增减来分，可将计数器分为为、和三种。 二、选择题 1．如题图12.1所示电路为某寄存器的一位，该寄存器为 。 A、单拍接收数码寄存器； B、双拍接收数码寄存器； C、单向移位寄存器； D、双向移位寄存器。 2．下列电路不属于时序逻辑电路的是。 A、数码寄存器； B、编码器； C、触发器； D、可逆计数器。 3．下列逻辑电路不具有记忆功能的是。 A、译码器； B、RS触发器； C、寄存器； D、计数器。 4．时序逻辑电路特点中，下列叙述正确的是。 A、电路任一时刻的输出只与当时输入信号有关； B、电路任一时刻的输出只与电路原来状态有关； C、电路任一时刻的输出与输入信号和电路原来状态均有关； D、电路任一时刻的输出与输入信号和电路原来状态均无关。 5．具有记忆功能的逻辑电路是。 A、加法器； B、显示器； C、译码器； D、计数器。 6．数码寄存器采用的输入输出方式为。 A、并行输入、并行输出； B、串行输入、串行输出； C、并行输入、串行输出； D、并行输出、串行输入。 三、判断下面说法是否正确，用“√"或“×"表示在括号 1．寄存器具有存储数码和信号的功能。( ) 2．构成计数电路的器件必须有记忆能力。( ) 3．移位寄存器只能串行输出。( ) 4．移位寄存器就是数码寄存器，它们没有区别。( ) 5．同步时序电路的工作速度高于异步时序电路。( ) 6．移位寄存器有接收、暂存、清除和数码移位等作用。（） 思考与练习题 12.1.1 时序逻辑电路的特点是什么? 12.1.2 时序逻辑电路与组合电路有何区别? 12.3.1 在图12.1电路作用下，数码寄存器的原始状态Q3Q2Q1Q0=1001，而输入数码
东南大学 数字电路实验 第4章_时序逻辑电路
东南大学电工电子实验中心 实验报告 课程名称：数字逻辑电路设计实践 第 4 次实验 实验名称：基本时序逻辑电路 院（系）：信息科学与工程学院专业：信息工程姓名：学号： 实验室: 实验组别： 同组人员：无实验时间： 评定成绩：审阅教师：
时序逻辑电路 一、实验目的 1.掌握时序逻辑电路的一般设计过程； 2.掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求； 3.掌握时序逻辑电路的基本调试方法； 4.熟练使用示波器和逻辑分析仪观察波形图，并会使用逻辑分析仪做状态分析。 二、实验原理 1.时序逻辑电路的特点（与组合电路的区别）： ——具有记忆功能，任一时刻的输出信号不仅取决于当时的输出信号，而且还取决于电路原来的值，或者说还与以前的输入有关。 2.时序逻辑电路的基本单元——触发器（本实验中只用到D触发器） 触发器实现状态机（流水灯中用到） 3.时序电路中的时钟 1)同步和异步（一般都是同步，但实现一些任意模的计数器时要异步控制时钟端） 2)时钟产生电路（电容的充放电）：在内容3中的32768Hz的方波信号需要自己通过 电路产生，就是用到此原理。 4.常用时序功能块 1)计数器（74161） a)任意进制的同步计数器：异步清零；同步置零；同步置数；级联 b)序列发生器 ——通过与组合逻辑电路配合实现（计数器不必考虑自启动） 2)移位寄存器（74194） a)计数器（一定注意能否自启动） b)序列发生器（还是要注意分析能否自启动） 三、实验内容 1.广告流水灯 a.实验要求 用触发器、组合函数器件和门电路设计一个广告流水灯，该流水等由8个LED组成，工作时始终为1暗7亮，且这一个暗灯循环右移。 ①写出设计过程，画出设计的逻辑电路图，按图搭接电路。 ②将单脉冲加到系统时钟端，静态验证实验电路。 ③将TTL连续脉冲信号加到系统时钟端，用示波器和逻辑分析仪观察并记录时钟脉冲 CLK、触发器的输出端Q2、Q1、Q0和8个LED上的波形。 b．实验数据 ①设计电路。 1）问题分析 流水灯的1暗7亮对应8个状态，故可采用3个触发器实现；而且题目要求输出8个信号控制8个灯的亮暗，故可以把3个触发器的输出加到3-8译码器的控制端，对应的8个译码器输出端信号控制8个灯的亮暗。
《时序逻辑电路》练习题及答案
《时序逻辑电路》练习题及答案 [6.1] 分析图P6-1时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。 图P6-1 [解] 驱动方程：311Q K J ==， 状态方程：n n n n n n n Q Q Q Q Q Q Q 13131311⊕=+=+； 122Q K J ==， n n n n n n n Q Q Q Q Q Q Q 12212112 ⊕=+=+； 33213Q K Q Q J ==，， n n n n Q Q Q Q 12313 =+； 输出方程：3Q Y = 由状态方程可得状态转换表，如表6-1所示；由状态转换表可得状态转换图，如图A6-1所示。电路可以自启动。 表6-1 n n n Q Q Q 123 Y Q Q Q n n n 111213+++ n n n Q Q Q 123 Y Q Q Q n n n 1112 13+++ 0 00 00 1 010 01 1 0010 0100 0110 1000 100 10 1 110 11 1 000 1 011 1 010 1 001 1 图A6-1 电路的逻辑功能：是一个五进制计数器，计数顺序是从0到4循环。 [6.2] 试分析图P6-2时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入逻辑变量。
图P6-2 [解] 驱动方程：21 Q A D =， 21 2Q Q A D = 状态方程：n n Q A Q 21 1 =+， )(122112n n n n n Q Q A Q Q A Q +==+ 输出方程：21Q Q A Y = 表6-2 由状态方程可得状态转换表，如表6-2所示；由状态转换表 可得状态转换图，如图A6-2所示。 电路的逻辑功能是：判断A 是否连续输入四个和四个以上“1” 信号，是则Y=1，否则Y=0。 图A6-2 [6.3] 试分析图P6-3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，检查电路能否自启动。 图P6-3 [解] 321Q Q J =，11=K ； 12Q J =，312Q Q K =； 23213Q K Q Q J ==， =+11n Q 32Q Q ·1Q ； 211 2 Q Q Q n =++231Q Q Q ； 3232113Q Q Q Q Q Q n +=+ Y = 32Q Q 电路的状态转换图如图A6-3所示，电路能够自启动。 图A6-3 [6.4] 分析图P6-4给出的时序电路，画出电路的状态转换图，检查电路能否自启动，说明电路实现的功能。A 为输入变量。 n n Q AQ 12 Y Q Q n n 1 112++ 000 00 1 010 01 1 100 11 1 110 10 1 010 100 110 00 1 11 1 100 010 000
时序逻辑电路习题解答
5-1 分析图所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。 CLK Z 图 题 5-1图 解：从给定的电路图写出驱动方程为： 0012 10 21()n n n n n D Q Q Q D Q D Q ?=??=?? =?? e 将驱动方程代入D 触发器的特征方程D Q n =+1 ，得到状态方程为： 10012110 12 1()n n n n n n n n Q Q Q Q Q Q Q Q +++?=??=??=??e 由电路图可知，输出方程为 2 n Z Q = 根据状态方程和输出方程，画出的状态转换图如图题解5-1(a ）所示，时序图如图题解5-1(b ）所示。 题解5-1(a ）状态转换图
1 Q 2/Q Z Q 题解5-1(b ）时序图 综上分析可知，该电路是一个四进制计数器。 5-2 分析图所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入变量。 Y A 图 题 5-2图 解：首先从电路图写出驱动方程为： () 0110101()n n n n n D AQ D A Q Q A Q Q ?=? ?==+?? 将上式代入触发器的特征方程后得到状态方程 () 1011 10101()n n n n n n n Q AQ Q A Q Q A Q Q ++?=? ?==+?? 电路的输出方程为： 01n n Y AQ Q = 根据状态方程和输出方程，画出的状态转换图如图题解5-2所示
Y A 题解5-2 状态转换图 综上分析可知该电路的逻辑功能为： 当输入为0时，无论电路初态为何，次态均为状态“00”，即均复位； 当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。 5-3 已知同步时序电路如图(a)所示，其输入波形如图 (b)所示。试写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。 X (a) 电路图 1234CLK 5678 X (b)输入波形 图 题 5-3图 解：电路的驱动方程、状态方程和输出方程分别为： 0010110001101101 1, ,n n n n n n n n n n J X K X J XQ K X Q X Q XQ X Q XQ Q XQ XQ XQ Y XQ ++?==??==???=+=?? ?=+=+?= 根据状态方程和输出方程，可分别做出11 10,n n Q Q ++和Y 的卡诺图，如表5-1所示。由此 做出的状态转换图如图题解5-3（a)所示，画出的时序图如图题解5-3（b ）所示。
数字逻辑电路实验报告
数字逻辑电路 实验报告 指导老师: 班级: 学号: 姓名： 时间： 第一次试验一、实验名称：组合逻辑电路设计
二、试验目的： 1、掌握组合逻辑电路的功能测试。 2、验证半加器和全加器的逻辑功能。 3、、学会二进制数的运算规律。 三、试验所用的器件和组件： 二输入四“与非”门组件3片，型号74LS00 四输入二“与非”门组件1片，型号74LS20 二输入四“异或”门组件1片，型号74LS86 四、实验设计方案及逻辑图： 1、设计一位全加/全减法器，如图所示： 电路做加法还是做减法是由M决定的，当M=0时做加法运算，当M=1时做减法运算。当作为全加法器时输入信号A、B和Cin分别为加数、被加数和低位来的进位，S 为和数，Co为向上的进位；当作为全减法时输入信号A、B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上位的借位。 （1）输入/输出观察表如下： （2）求逻辑函数的最简表达式 函数S的卡诺图如下：函数Co的卡诺如下： 化简后函数S的最简表达式为： Co的最简表达式为：
（3）逻辑电路图如下所示： 2、舍入与检测电路的设计： 用所给定的集成电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大于或等于5是，电路的输出F1=1;其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如图所示： （1）输入/输出观察表如下： B8 B4 B2 B1 F2 F1 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 1 1 0 0 0 1 0 0 1 0 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 0 1 0 1 1 0 1 0 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 1 1 1
时序逻辑电路实验报告
时序逻辑电路实验报告 一、实验目的 1. 加深理解时序逻辑电路的工作原理。 2. 掌握时序逻辑电路的设计方法。 3. 掌握时序逻辑电路的功能测试方法。 二、实验环境 1、PC机 2、Multisim软件工具 三、实验任务及要求 1、设计要求： 要求设计一个计数器完成1→3→5→7→9→0→2→4→6→8→1→…的循环计数（设初值为1），并用一个数码管显示计数值（时钟脉冲频率为约1Hz）。 2、实验内容： （1）按要求完成上述电路的功能。 （2）验证其功能是否正确。 四、实验设计说明（简述所用器件的逻辑功能，详细说明电路的设计思路和过程） 首先根据题目要求（即要完成1到9的奇数循环然后再0到8的偶数循环）画出真值表，如下图。画出真值表后，根据真值表画出各次态对应的卡诺图，如下图。然后通过化简卡诺图，得到对应的次态的状态方 程；
然后开始选择想要用于实现的该电路的器件，由于老师上课时所用的例题是用jk触发器完成的，我觉得蛮不错的，也就选择了同款的jk触发器；选好器件之后，根据状态方程列出jk触发器的驱动方程。然后根据驱动方程连接好线路图，为了连接方便，我也在纸上预先画好了连接图，以方便照着连接。接下来的工作就是在multisim上根据画好的草图连接器件了，然后再接上需要的显示电路，即可完成。
五、实验电路（画出完整的逻辑电路图和器件接线图）
六、总结调试过程所遇到的问题及解决方法，实验体会 1、设计过程中遇到过哪些问题？是如何解决的？ 在设计过程中最大的问题还是忘记设计的步骤吧，因为老师是提前将实验内容已经例题讲解给我们听的，而我开始实验与上课的时间相隔了不短的时间，导致上课记下来的设计步骤忘得七七八八，不过好在是在腾讯课堂上得网课，有回放，看着回放跟着老师的思路走一遍后，问题也就迎刃而解了，后面的设计也就是将思路步骤走一遍而已，没再遇到什么困难。 2、通过此次时序逻辑电路实验，你对时序逻辑电路的设计是否有更清楚的认识？若没有，请分析原因；若有，请说明在哪些方面更加清楚。 通过这次时序逻辑电路实验，我最大的感触就是实验设计的思路与步骤一定要清晰，思路与步骤的清晰与否真的是造成实验设计是否困难的最重要的因素。清晰的话，做起实验来如同顺水推舟，毫不费力，不清晰的话则如入泥潭，寸步难行。
实验三时序逻辑电路
实验三时序逻辑电路 学习目标： 1、掌握时序逻辑电路的一般设计过程 2、掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求 3、掌握时序逻辑电路的基本调试方法 4、熟练使用示波器和逻辑分析仪观察波形图 实验内容： 1、广告流水灯（第 9 周课内验收）用触发器、组合函数器件和门电路设计一个广告流水灯，该流水灯由 8 个 LED 组成，工作时始终为 1 暗 7 亮，且这一个暗灯循环右移。 (1) 写出设计过程，画出设计的逻辑电路图，按图搭接电路 (2) 将单脉冲加到系统时钟端，静态验证实验电路 (3) 将 TTL 连续脉冲信号加到系统时钟端，用示波器观察并记录时钟脉冲 CP、触发器的输出端 Q2、Q1、 Q0 和 8 个 LED 上的波形。 2、序列发生器（第 10 周课内实物验收计数器方案）分别用 MSI 计数器和移位寄存器设计一个具有自启动功能的 01011 序列信号发生器 (1) 写出设计过程，画出电路逻辑图 (2) 搭接电路，并用单脉冲静态验证实验结果 (3) 加入 TTL 连续脉冲，用示波器观察观察并记录时钟脉冲 CLK、序列输出端的波形。 3、4 位并行输入-串行输出曼切斯特编码电路（第10周课内验收，基础要求占70%，扩展要求占30%） 在电信与数据存储中, 曼彻斯特编码（Manchester coding），又称自同步码、相位编码（phase encoding，PE），它能够用信号的变化来保持发送设备和接收设备之间的同步，在以太网中，被物理层使用来编码一个同步位流的时钟和数据。曼彻斯特编码用电压的变化来分辨 0 和 1，从高电平到低电平的跳变代表 0，而从低电平到高电平的跳变代表 1。信号的保持不会超过一个比特位的时间间隔。即使是 0 或 1 的序列，信号也将在每个时间间隔的中间发生跳变。这种跳变将允许接收设备的时钟与发送设备的时钟保持一致，图 3.1 为曼切斯特编码的例子。 设计一个电路，它能自动加载 4 位并行数据，并将这4位数据逐个串行输出（高位在前），每个串行输出位都被编码成曼切斯特码，当 4 位数据全部传输完成后，重新加载新数据，继续传输，如图 3.2 所示。
实验五时序逻辑电路实验报告
实验五时序逻辑电路（计数器和寄存器）-实验报告一、实验目的 1掌握同步计数器设计方法与测试方法。 2 ?掌握常用中规模集成计数器的逻辑功能和使用方法。 二、实验设备 设备：THHD-2型数字电子计数实验箱、示波器、信号源 器件：74LS163、74LS00、74LS20 等。 三、实验原理和实验电路 1计数器 计数器不仅可用来计数，也可用于分频、定时和数字运算。在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。 2. （1）四位二进制（十六进制）计数器74LS161 （74LS163） 74LS161是同步置数、异步清零的4位二进制加法计数器，其功能表见表。 74LS163是同步置数、同步清零的4位二进制加法计数器。除清零为同步外，其他功能与74LS161相同。二者的外部引脚图也相同，如图所示。 3.集成计数器的应用一一实现任意M进制计数器
Eft CR IK rh th Ih ET 7-I1A C1M /( 制扭环计数 同步清零法器 同步置数法 般情况任意M 进制计数器的结构分为 3类，第一类是由触发器构成的简单计数器。 第 二类是 由集成二进制计数器构成计数器。第三类是由移位寄存器构成的移位寄存型计数器。 第一类，可利用时序逻辑电路的设计方法步骤进行设计。 第二类，当计数器的模 M 较小时用 一片集成计数器即可以实现，当 M 较大时，可通过多片计数器级联实现。两种实现方法：反 馈置数法和反馈清零法。第三类，是由移位寄存器构成的移位寄存型计数器。 4?实验电路： 十进制计数器 1
图74LS161 (74LS163)外部引脚图 四、实验内容及步骤 1 .集成计数器实验 （1）按电路原理图使用中规模集成计数器74LS163和与非门74LS00,连接成一个同步置数或同步清零十进制计数器，并将输出连接至数码管或发光二极管。然后使用单次脉冲作为触发输入，观察数码管或发光二极管的变化，记录得到电路计数过程和状态的转换规律。 （2）根据电路图，首先用D触发器74LS7474构成一个不能自启的六进制扭环形计数器，同样将输出连接至数码管或发光二极管。然后使用单次脉冲作为触发输入，观察数码管或发光二 极管的变化，记录得到电路计数过程和状态的转换规律。注意观察电路是否能自启，若不能自启，则将电路置位有效状态。接下来再用D触发器74LS7474构成一个能自启的六进制扭环 形计数器，重复上述操作。 2?分频实验 依据实验原理图用74LS163及74LS00组成一个具有方波输出的六分频电路。选择适当时钟输入方式及频率（CP接连续波脉冲），用双踪示波器观察并记录时钟与分频输出信号的时序波形。 五、实验结果及数据分析 1 .集成计数实验同步清零和同步置数的十进制加一计数器状态转换过程分别如下所示: 0000 ： 0001 ： 0010 ： 0011 ； 0100 爲00*卄庇爲爲卄yh 六进制扭环形计数器的状态转换过程如下:
时序逻辑电路练习题
一、填空题 1. 基本RS触发器，当R、S都接高电平时，该触发器具有____ ___功能。 2．D 触发器的特性方程为___ ；J-K 触发器的特性方程为______。 3．T触发器的特性方程为。 4．仅具有“置0”、“置1”功能的触发器叫。 5．时钟有效边沿到来时，输出状态和输入信号相同的触发器叫____ _____。 6. 若D 触发器的D 端连在Q端上，经100 个脉冲作用后，其次态为0，则现态应为。7．JK触发器J与K相接作为一个输入时相当于触发器。 8. 触发器有个稳定状态，它可以记录位二进制码，存储8 位二进制信息需要个触发器。 9．时序电路的次态输出不仅与即时输入有关，而且还与有关。 10. 时序逻辑电路一般由和两部分组成的。 11. 计数器按内部各触发器的动作步调，可分为___ ____计数器和____ ___计数器。 12. 按进位体制的不同，计数器可分为计数器和计数器两类；按计数过程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。13．要构成五进制计数器，至少需要级触发器。 14．设集成十进制（默认为8421码）加法计数器的初态为Q4Q3Q2Q1＝1001，则经过5个CP脉冲以后计数器的状态为。 15．欲将某时钟频率为32MHz的CP变为16MHz的CP，需要二进制计数器个。 16. 在各种寄存器中，存放N 位二进制数码需要个触发器。 17. 有一个移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二进制数乘上十进制数4，则需将该移位寄存器中的数移位，需要个移位脉冲。 18．某单稳态触发器在无外触发信号时输出为0态，在外加触发信号时，输出跳变为1态，因此其稳态为态，暂稳态为态。 19．单稳态触发器有___ _个稳定状态，多谐振荡器有_ ___个稳定状态。 20．单稳态触发器在外加触发信号作用下能够由状态翻转到状态。 21．集成单稳态触发器的暂稳维持时间取决于。 22. 多谐振荡器的振荡周期为T=tw1+tw2，其中tw1为正脉冲宽度，tw2为负脉冲宽度，则占空比应为____ ___。
时序逻辑电路试题
第五章时序电路 一、选择题 1．同步计数器和异步计数器比较，同步计数器的显著优点是。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟C P控制。 2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。 A.4 B.5 C.9 D.20 3．下列逻辑电路中为时序逻辑电路的是。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 4.N个触发器可以构成最大计数长度（进制数）为的计数器。 A.N B.2N C.N2 D.2N 5.N个触发器可以构成能寄存位二进制数码的寄存器。 A.N-1 B.N C.N+1 D.2N 6．五个D触发器构成环形计数器，其计数长度为。 A.5 B.10 C.25 D.32 7．同步时序电路和异步时序电路比较，其差异在于后者。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 8．一位8421B C D码计数器至少需要个触发器。 A.3 B.4 C.5 D.10 9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同 步二进制计数器，最少应使用级触发器。 A.2 B.3 C.4 D.8 10．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。 A.1 B.2 C.4 D.8 11．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。 A.2 B.6 C.7 D.8 E.10 12．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z 的脉冲，欲构成此分频器至少需要个触发器。 A.10 B.60 C.525 D.31500
时序逻辑电路课后习题答案
第9章 习题解答 9.1 题9.1图所示电路由D 触发器构成的计数器，试说明其功能，并画出与CP 脉冲对应的各输出端波形。 Q CP 题9.1图 解：(1)写方程 时钟方程：0CP CP =；10CP Q =；21CP Q = 驱动方程：00n D Q =；11n D Q =；22n D Q = 状态方程：0100n n Q D Q CP +==↑；11110n n Q D Q Q +==↑；2122 1n n Q D Q Q +==↑ (2)列状态转换表 （3）画状态转换图 111 210210n n n n n n CP Q Q Q Q Q Q +++0 0 0 0 1 1 11 1 1 1 1 1 02 1 1 0 1 0 13 1 0 1 1 0 04 1 0 0 0 1 15 0 1 1 0 1 06 0 1 0 0 0 17 0 0 1 0 0 0 (4)画波形图 CP 2Q 1Q 0 Q (5)分析功能 该电路为异步三位二进制减法计数器。
9.6 已知题9.6图电路中时钟脉冲CP 的频率为1MHz 。假设触发器初状态均为0，试分析电路的逻辑功能，画出Q 1、Q 2、Q 3的波形图，输出端Z 波形的频率是多少？ CP 题9.6图 解：(1)写方程 时钟方程：123CP CP CP CP === 驱动方程：113n n D Q Q =；212n n D Q Q =⊕；312n n D Q Q = 状态方程： 11113n n n Q D Q Q CP +==↑;12212n n n Q D Q Q CP +==⊕↑;13312n n n Q D Q Q CP +==↑ 输出方程：3n Z Q = (2)列状态转换表 （3）画状态转换图 111321321n n n n n n CP Q Q Q Q Q Q Z +++0 0 0 0 0 0 1 01 0 0 1 0 1 0 02 0 1 0 0 1 1 03 0 1 1 1 0 0 04 1 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 0 0 1 0 1 1 1 0 0 1 0 1 (4)画波形图 (5)分析功能 该电路为能够自启动的同步5进制加法计数器。Z 波形的频率为200K. CP 2Q 1 Q 0Q Z
实验二 时序逻辑电路的设计[1]
实验二 时序逻辑电路的设计 一、实验目的： 1、 掌握时序逻辑电路的分析方法。 2、 掌握VHDL 设计常用时序逻辑电路的方法。 3、 掌握时序逻辑电路的测试方法。 4、 掌握层次电路设计方法。 5、 理解时序逻辑电路的特点。 二、实验的硬件要求： 1、 EDA/SOPC 实验箱。 2、 计算机。 三、实验原理 1、时序逻辑电路的定义 数字逻辑电路可分为两类：组合逻辑电路和时序逻辑电路。组合逻辑电路中不包含记忆单元（触发器、锁存器等），主要由逻辑门电路构成，电路在任何时刻的输出只和当前时刻的输入有关，而与以前的输入无关。时序电路则是指包含了记忆单元的逻辑电路，其输出不仅跟当前电路的输入有关，还和输入信号作用前电路的状态有关。 2、同步时序逻辑电路的设计方法 同步时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。同步时序电路的设计过程： （1）根据给定的逻辑功能建立原始状态图和原始状态表。 ①明确电路的输入条件和相应的输出要求，分别确定输入变量和输出变量的数目和符号； ②找出所有可能的状态和状态转换之间的关系； ③根据原始状态图建立原始状态表； （2）状态化简---求出最简状态图。 合并等价状态，消去多余状态的过程称为状态化简。 等价状态：在相同的输入下有相同的输出，并转换到同一个次态去的两个状态称为等价状态。 （3）状态编码（状态分配）。 给每个状态赋以二进制代码的过程。 根据状态数确定触发器的个数，n n M 221-≤∠（M 为状态数；n 为触发器的个数）。 （4）选择触发器的类型。 （5）求出电路的激励方程和输出方程。 （6）画出逻辑图并检查自启动能力。 3、时序逻辑电路的特点及设计时的注意事项 ①时序逻辑电路与组合逻辑电路相比，输出会延时一个时钟周期。 ②时序逻辑电路一般容易消除“毛刺”。 ③用VHDL 描述时序逻辑电路时，一般只需将时钟信号和异步控制（如异步复位）信号作为敏感信号。
[VIP专享]EDA 实验2简单分频时序逻辑电路设计 实验报告
时序电路设计 实验目的: 1．掌握条件语句在简单时序模块设计中的使用。 2．学习在Verilog模块中应用计数器。 实验环境: Windows 7、MAX+PlusⅡ10等。 实验内容: 1．模为60的8421BCD码加法计数器的文本设计及仿真。 2．BCD码—七段数码管显示译码器的文本设计及仿真。 3．用For语句设计和仿真七人投票表决器。 4．1/20分频器的文本设计及仿真。 实验过程: 一、模为60的8421BCD码加法计数器的文本设计及仿真： （1）新建文本：选择菜单File下的New，出现如图5.1所示的对话框，在框中选中“Text Editor file”，按“OK”按钮，即选中了文本编辑方式。 图5.1 新建文本 （2）另存为Verilog编辑文件，命名为“count60.v”如图5.2所示。 （3）在编辑窗口中输入程序，如图5.3所示。
图5.2 另存为.V编辑文件图5.4 设置当前仿真的文本设计 图5.3 模为60的8421BCD码加法计数器的设计代码
（4）设置当前文本：在MAX+PLUS II中，在编译一个项目前，必须确定一个设计文件作为当前项目。按下列步骤确定项目名：在File菜单中选择Project 中的Name选项，将出现Project Name 对话框：在Files 框内，选择当前的设计文件。选择“OK”。如图5.4所示。 （5）打开编译器窗口：在MAX—plusⅡ菜单内选择Compiler 项，即出现如图5.5的编译器窗口。 图5.5 编译器窗口 选择Start即可开始编译，MAX+PLUS II编译器将检查项目是否有错，并对项目进行逻辑综合，然后配置到一个Altera 器件中，同时将产生报告文件、编程文件和用于时间仿真用的输出文件。 （6）建立波形编辑文件：选择菜单File下的New选项，在出现的New对话框中选择“Waveform Editor File”，单击OK后将出现波形编辑器子窗口。 （7）仿真节点插入：选择菜单Node下的Enter Nodes from SNF选项，出现如图5.6所示的选择信号结点对话框。按右上侧的“List”按钮，在左边的列表框选择需要的信号结点，然后按中间的“=>”按钮，单击“OK”，选中的信号将出现在波形编辑器中。 图5.6 仿真节点插入
第9章-时序逻辑电路-习题解答
第九章习题参考答案 9-1 对应于图 9-1a 逻辑图，若输入波形如图9-54所示，试分别画出原态为0和原态为1对应时刻得Q 和Q 波形。 图9-54 题9-1图 解 得到的波形如题9-1解图所示。 9-2 逻辑图如图9-55所示，试分析它们的逻辑功能，分别画出逻辑符号，列出逻辑真值表，说明它们是什么类型的触发器。 解 对于（a ）：由图可写出该触发器的输出与输入的逻辑关系式为： ???? ?+=+=Q S Q Q R Q D D （9-1） 原态为0： 原态为1： 题9-1解图
a ） b) 图9-55 题9-2图 下面按输入的不同组合，分析该触发器的逻辑功能。 (1) D R ＝1、D S ＝0 若触发器原状态为0，由式(9-1)可得Q ＝0、Q ＝1；若触发器原状态为l ，由式(9-1)同样可得Q ＝0、Q ＝1。即不论触发器原状态如何，只要D R ＝1、D S ＝0，触发器将置成0态。 (2) D R =0、D S ＝l 用同样分析可得知，无论触发器原状态是什么，新状态总为：Q ＝1、Q ＝0，即触 发器被置成1态。 (3) D R =D S ＝0 按类似分析可知，触发器将保持原状态不变。 (4) D R ＝D S ＝1 两个“与非”门的输出端Q 和Q 全为0，这破坏了触发器的逻辑关系，在两个输入 信号同时消失后，由于“或非”门延迟时间不可能完全相等，故不能确定触发器处于何种状态。因此这种情况是不允许出现的。 逻辑真值表如表9-1所示，这是一类用或非门实现的基本RS 触发器，逻辑符号如题9-2（a ）的逻辑符号所示。 对于（b ）：此图与（a ）图相比，只是多加了一个时钟脉冲信号，所以该逻辑电路在CP ＝1时的功能与（a ）相同，真值表与表9-1相同；而在CP ＝0时相当于（a ）中（3）的情况，触发器保持原状态不变。逻辑符号见题9-2（b ）逻辑符号。这是一类同步RS 触发器。 D R D S Q 1 0 0 0 1 1 0 不变 表9-1 题9-2（a ）真值表
时序逻辑电路实验报告
时序逻辑实验报告（时序逻辑实验报告1）。实验目的1。掌握同步计数器的设计方法和测试方法。2掌握常用积分计数器的逻辑功能和使用方法。第二，lshd数字信号盒。该计数器不仅可用于计数，还可用于分频、定时和数字运算。在实际工程应用中，很少使用小型触发器构成计数器，而直接使用中型集成计数器。2（1）四位二进制计数器74ls161?74lsl61是具有同步设置和异步清除功能的4位二进制加法计数器。其功能表如下表所示。74ls163是一个4位二进制加法计数器，具有同步设置和同步清除功能。其他函数与74lsl61相同，区别在于删除是同步的。此图显示两个管脚的外部示意图。表74lsl61功能表3。应用集成计数器实现了正常情况下的任意一种计数器。任何玛丽计数器的结构都可以分为三种类型。第一种类型是由触发器组成的简单计数器。第二种类型由一个集成的二进制计数器组成。第三种类型是移位寄存器，它由移位寄存器组成。在第一类中，您可以使用顺序逻辑电路进行设计。在第二类中，当计数器的模数m较小时，可以通过积分计数器来实现。当m较大时，可以通过级联多个计数器来实现。实现方法有两种：反馈设置法和反馈清除法。第三种类型是移位寄存器计数器，它由移位寄存器
组成。4实验电路：十进制计数器同步清除法、同步设定法、六边形回路输出、六边形分频电路图74ls161外部引脚图4。实验内容及步骤?1。综合计数器实验?根据电路图，使用介质集成计数器74ls163和“与非门74ls00”连接十进制计数器的同步设置或同步清零，输出连接到数码管或LED。然后以单个脉冲作为触发输入，观察数码管或发光二极管的变化，记录电路的计数过程和状态转换规律。根据电路图，用D触发器74ls7474构成一个六边形扭环计数器，输出端还连接到数码管或发光二极管上。然后用单个脉冲作为触发输入，观察数码管或LED的变化，记录电路计数过程和状态转换规律。注意观察电路是否能自动启动，否则不能将电路设置为有效状态。接下来，使用D触发器74ls7474形成自启动六边形扭环计数器，并重复上述操作。2分频实验根据实验原理图，由74ls163和74ls00组成方波输出六分频电路。选择合适的时钟输入方式和频率，用双轨示波器观察并记录时钟和分频输出信号的时序波形。5实验结果及数据分析1。同步清除十进制数加一。状态转换过程如下：分频实验成功实现了六频输出，输出波形为跟随：。实验总结和改进实验比较成功。通过这次测试，掌握了同步计数器的设计方法和
时序逻辑电路练习题
时序逻辑电路习题 班级 姓名 学号 一、 单选题 1．时序逻辑电路在结构上（ ） A ．必须有组合逻辑电路 B ．必须有存储电路 C ．必有存储电路和组合逻辑电路 D ．以上均正确 2．同步时序逻辑电路和异步时序逻辑电路的区别在于异步时序逻辑电路（ ） A ．没有触发器 B ．没有统一的时钟脉冲控制 C ．没有稳定状态 D ．输出只与内部状态有关 3．图示各逻辑电路中，为一位二进制计数器的是（ ） 4．从0开始计数的N 进制增量计数器，最后一个计数状态为 （ ） A ．N B ．N+1 C ．N-1 D ．2N 5．由 n 个触发器构成的计数器，最多计数个数为（ ） A ．n 个 B ．2n 个 C ．n 2个 D ．2n 个 6．若构成一个十二进制计数器，所用触发器至少（ ） 。 A ．12个 B ．3个 C ．4个 D ．6个 7．4个触发器构成的8421BCD 码计数器，其无关状态的个数为（ ） A ．6个 B ．8个 C ．10个 D ．不定 _A B C D
8．异步计数器如图示，若触发器当前状态Q 3 Q 2 Q 1为110，则在时钟作用下，计数器的下一状态为（ ） A ．101 B ．111 C ．010 D ．000 9．下列器件中，具有串行—并行数据转换功能的是（ ） A ．译码器 B ．数据比较器 C ．移位寄存器 D ．计数器 10．异步计数器如图示，若触发器当前状态Q 3 Q 2 Q 1为011，则在时钟作用下，计数器的下一状态为（ ） A ．100 B ．110 C ．010 D ． 000 11．由4位二进制计数器74LS161构成的任意进制计数器电路如图示，计数时的最小状态是（ ） A ．0000 B ．1111 C ．0001 D ．0110 12．由4位二进制计数器74LS161构成的任意进制计数器电路如图示，计数器的有效状态数为（ ） A ．16 B ．8 C ．10 D ．12 二、填空题 1．时序逻辑电路在任一时刻的稳定输出不仅与当时的输入有关，而且还与 有关。 2．时序逻辑电路在结构上有两个特点：其一是包含由触发器等构成的 电路，其二是内部存在 通路。 3．时序逻辑电路的 “现态” 反映的是 时刻电路状态变化的结果，而 “次态” 则反映的 是 时刻电路状态变化的结果。 1 R _
第5章 时序逻辑电路习题解答分析
5-1 分析图5.77所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。 CLK Z 图5.77 题 5-1图 解：从给定的电路图写出驱动方程为： 0012 1021()n n n n n D Q Q Q D Q D Q ?=??=?? =?? 将驱动方程代入D 触发器的特征方程D Q n =+1 ，得到状态方程为： 10012 11012 1()n n n n n n n n Q Q Q Q Q Q Q Q +++?=??=??=?? 由电路图可知，输出方程为 2 n Z Q = 根据状态方程和输出方程，画出的状态转换图如图题解5-1(a ）所示，时序图如图题解5-1(b ）所示。 题解5-1(a ）状态转换图
1 Q 2/Q Z Q 题解5-1(b ）时序图 综上分析可知，该电路是一个四进制计数器。 5-2 分析图5.78所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入变量。 Y A 图5.78 题 5-2图 解：首先从电路图写出驱动方程为： () 0110101()n n n n n D AQ D A Q Q A Q Q ?=? ?==+?? 将上式代入触发器的特征方程后得到状态方程 () 1011 10101()n n n n n n n Q AQ Q A Q Q A Q Q ++?=? ?==+?? 电路的输出方程为： 01n n Y AQ Q = 根据状态方程和输出方程，画出的状态转换图如图题解5-2所示
Y A 题解5-2 状态转换图 综上分析可知该电路的逻辑功能为： 当输入为0时，无论电路初态为何，次态均为状态“00”，即均复位； 当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。 5-3 已知同步时序电路如图5.79(a)所示，其输入波形如图5.79 (b)所示。试写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。 X (a) 电路图 1234CLK 5678 X (b)输入波形 图5.79 题 5-3图 解：电路的驱动方程、状态方程和输出方程分别为： 0010110001101101 1, ,n n n n n n n n n n J X K X J XQ K X Q X Q XQ X Q XQ Q XQ XQ XQ Y XQ ++?==??==???=+=?? ?=+=+?= 根据状态方程和输出方程，可分别做出11 10,n n Q Q ++和Y 的卡诺图，如表5-1所示。由此 做出的状态转换图如图题解5-3（a)所示，画出的时序图如图题解5-3（b ）所示。
数字电路 时序逻辑电路——计数器实验实验报告
肇 庆 学 院 电子信息与机电工程 学院 数字电路 课 实验报告 12电气(1) 班姓名 王园园 学号 2 实验日期2014年5 月26 日 实验合作者:李俊杰 老师评定 实验题目:时序逻辑电路——计数器实验 一、实验目的 (一)掌握由集成触发器构成计数器的方法。 (二)熟悉中规模集成计数器74LS161计数器的逻辑功能及使用方法。 (三)学习中规模集成计数器74LS192计数器的逻辑功能及使用方法。 (四)学习计数器清零端与置数端的功能、同步与异步的概念。 二、实验仪器: DZX-1型电子学综合实验装置 UT52万用表 芯片74LS00 74LS161 74LS192 三、实验内容 图5-1 74LS161构成N 进制计数器目标电路图 图5-2 74LS161引脚排列图 输入 输出 CR CP LD CT P CT T D 3D 2D 1D 0 n n n n Q Q Q Q 0123 C0 0 x x x x x 0 0 0 0 1 0 x x d 3d 2d 1d 0 d 3d 2d 1d 0 CO= CT T Q Q Q Q n n n 123 1 1 1 1 x 计数 CO=n n n n Q Q Q Q 0123 1 x 1 0 x x 保持 CO= CT T Q Q Q Q n n n 123 1 x 1 x x 保持 用十六进制同步加法计数器74LS161构成N 进制计数器的设计(异步清零,同步置数)
1.按图5-1接好。从CP端输入时钟脉冲。 2.将M端接高电平,并把计数结果记录下来。如下表5-2 3.将M端接低电平,并把计数结果记录下来。 4.如果将清零端与置数端接线交换,重复2、3步骤,计数器的N分别等于多少？ 答:2,3步骤N都为16 接线交换后,LD=1输入无效。加法计数器计数溢出后CO=1 => CR=0触发异步清零,然后CO=0 => CR=1,计数器重新从零开始加法计数,所以N=15