触发器同步练习

同步练习

一、填空题

1.具有两个稳定状态并能接收、保持和输出送来的信号的电路叫。

2.1级触发器可以记忆二进制信息，1位二进制信息有2种状态。

3.主从结构的触发器主要用来解决。

4.集成触发器有、和3种结构。

5.触发器功能的表示方法有、、和

。

6.主从结构的JK触发器存在。

7.由与非门构成的基本RS触发器约束条件是。

Q。

8.试填写如表5.7所示的JK触发器特性表中的1+n

Q。

9．试填写如表5.8所示的RS触发器特性表中的1+n

10．边沿JK触发器解决了主从JK触发器的问题。11.根据在CP控制下，逻辑功能的不同，常把时钟触发器分为、、、和5种类型。

12.JK触发器的特性方程为。

13.既克服了空翻现象，又无一次变化问题的常用集成触发器有和

两种。

14.维持－阻塞D触发器是在CP 触发，其特性方程为。

15.主从JK触发器克服了钟控电平触发器的毛病，但存在有

问题。

16.同步式时钟触发器是高电平触发方式，它存在 毛病。

17.主从型触发器的一次变化问题是指在CP ＝1期间，主触发器可能且仅能 而带来的问题。

18.N 级触发器可以记忆 种不同的状态。

19．把JK 触发器转换为T ‘触发器的方法是 。

20．把D 触发器转换为T ‘触发器的方法是 。

二、单向选择题

1.主从JK 触发器是（ ）。

①．在CP 上升沿触发 ②．在CP 下降沿触发

③．在CP ＝1的稳态下触发 ④．与CP 无关的

2.已知RS 是或非门构成的基本RS 触发器的输入端，则约束条件为（ ）。

①．RS ＝0 ②．R ＋S ＝1

③．RS ＝1 ④．R ＋S ＝0

3.已知R 、S 是2个与非门构成的基本RS 触发器输入端，则约束条件为（ ）。

①．R ＋S ＝1 ②．R ＋S ＝0

③．RS ＝1 ④．RS ＝0

4.若JK 触发器的原状态为0，欲在CP 作用后仍保持为0状态，则激励函数JK 的值应是（ ）。 ①．J ＝1，K ＝1 ②．J ＝0，K ＝0

③．J ＝0，K ＝d ④．J ＝d ，K ＝d

5．下列电路中，只有（ ）不能实现n

n Q Q =+1

6.T 触发器特性方程（ ）。 ①．n n n Q T TQ Q +=+1 ②．n n Q T Q =+1 ③．n n n Q T Q T Q +=+1 ④．n n Q T Q

=+1 7.如下各触发器电路中，能实现A Q Q n n +=+1功能的电路是（ ）。

8.维持－阻塞D 触发器是（ ）

①．下降沿触发 ②．上升沿触发

③．高电平触发 ④．低电平触发

9．用8级触发器可以记忆（ ）种不同的状态。

①．8 ②．16

③．128 ④．256

10．存在约束条件的触发器是（ ）。

①．基本RS 触发器 ②．D 锁存器

③．JK 触发器 ④．D 触发器

11.存在一次变化问题的触发器是（ ）。

①．基本RS 触发器 ②．D 锁存器

③．主从JK 触发器 ④．边沿JK 触发器

12.当集成维持－阻塞D 型触发器的异步置0端0 D R 时，则触发器的次态（ ）。 ①．与CP 和D 有关 ②．与CP 和D 无关

③．只与CP 有关 ④．只与D 有关

三、应用题

1. 触发器电路的逻辑符号如图所示，输入波形如图所示，其中FF1是由与非门构成的

基本RS 触发器，FF2是由或非门构成的基本RS 触发器，根据A 、B 输入波形画出,,,,2211Q Q Q Q 的输出波形。设触发器初态无为0。

A B

2. 电路及输入波形如下图所示，其中1FF 是D 触发器，2FF 是维持-阻塞D 触发器，根据CP 和D 的输入波形画出1Q 和2Q 的输出波形；设触发器的初态均为0。（注：触发器Flip-Flop,简称FF ）

3.电路及输入波形如图5.16所示，其中FF1是主从JK 触发器，FF2是边沿JK 触发器，根据CP 和JK 的输入波形画出1Q 和2Q 的输出波形。设触发器的初态均为0。

4. 电路及输入波形如图

5.17所示，其中FF1维持－阻塞D 触发器，FF2是边沿JK 触发器，根据CP 和AB 的输入波形画出1Q 和2Q 的输出波形。设触发器的初态均为0。

触发器的电路结构与动作特点

的电路结构与动作特点 由两个与非门互耦而成的RS锁存器【图4.2.2（a）】是各种触发器的基本单元电路，它有两个低电平有效的数据输入端(S--：置位输入；R--：复位输入)和一对互补的数据输出端(Q和Q--)。Q=1,Q--=0时，锁存器处于置位状态；Q=0,Q--=1时，锁存器处于复位状态。S--和 R--有四种组合，如果S--无效，R--无效，锁存器的状态将与初态相同；如果S--有效，R--无效，锁存器的状态将为Q=1,Q--=0；如果S--无效，R--有效，锁存器的状态将为Q=0,Q--=1；如果S--有效，R--有效，锁存器的状态将是不确定的。如何理解最后一种输入组合呢？ 图4.2.2 用与非门组成的基本RS触发器 （a）电路结构 RS锁存器可以（并且只可以）存储一个二进制位，要么存储1，要么存储0。如果我们想存储1，就在 S--端加上一个负脉冲。所谓的负脉冲，就是一个由高电平跳变到低电平，然后再由低电平跳变到高电平的信号。当 S--由高电平跳变到低电平时，S--=0，R--=1，Q=1,Q--=0，锁存器的状态为1；当 S--由低电平跳变到高电平时，S--=1，R--=1，锁存器的状态保持不变，仍为1。换句话说，负脉冲到来时，锁存器的状态为1；负脉冲消失后，锁存器维持这个一状态。同理，如果我们想存储0，我们就在 R--端加上一个负脉冲。那么，同时在 S--端和 R--端加上负脉冲是什么意思呢？难道既要存储1，又要存储0？显然，这种要求在逻辑上是矛盾的，也是无法实现的。我们不可能提出这种无理要求。那么，这种输入组合又是怎么出现的呢？哇！一定是干扰（或噪声）

在作怪！干扰的存在，可能会使锁存器误动作。假如我们要存储“1”，我们就在S--端加上一个负脉冲P1当P1到来时，S--=0，R--=1，Q=1,Q--=0。如果P1结束前，在 R--端出现一个干扰脉冲P2，那 么我们有S--＝0，R--＝0，Q=1, Q--=1，问题就发生了。问题发生后，我们可就三种简单的情况进行分析。若P2比P1先消失，我们有 S--＝0，R--＝1，Q=1, Q--=0。在这种情况下，锁存器的状态为“1”；若P1比P2先消失，我们将有S--＝1，R--＝0，Q=1, Q--=0，在这种情况下，锁存器的状态为“0”；还有一种情况是P2与P1同时消失，我们将有S--＝1，R--＝1, 因为此前Q=1, Q--=1，所以每个与非的输入都是全“1”，由于这两个与非门的传输延迟时间不同，因此工作速度稍快一些的与非门输出率先为“0”，这将使另一个与非门的输出保持为“1”。由于干扰脉冲的出现和消失是随机的，我们无法预知P2与P1哪个先消失。由于器件参数的离散性，我们也无法预知那个与非门的传输时间较短。所以，锁存器的状态将是不定的。 RS锁存器的用途之一是构成“防抖动电路”。我们知道，数据通常经过机械开关输入数字系统。机械开关动作时，触点将会抖动。抖动是指开关的两个触点要经历一个常达数毫秒的接通、断开，再接通、再断开，循环往复，直至最后接通的过程。数毫秒的振荡在数字系统中是不可接受的。假如开关接通表示“1”，断开表示“0”，我们将开关接通是期望输入一个“1”，结果却输入拉一连串的“1”和“0”。

集成触发器及其应用电路设计

华中科技大学 电子线路设计、测试与实验》实验报告 实验名称：集成运算放大器的基本应用 院（系）：自动化学院 地点：南一楼东306 实验成绩： 指导教师：汪小燕 2014 年6 月7 日

、实验目的 1）了解触发器的逻辑功能及相互转换的方法。 2）掌握集成JK 触发器逻辑功能的测试方法。 3）学习用JK 触发器构成简单时序逻辑电路的方法。 4）熟悉用双踪示波器测量多个波形的方法。 （5）学习用Verliog HDL描述简单时序逻辑电路的方法，以及EDA技术 、实验元器件及条件 双JK 触发器CC4027 2 片； 四2 输入与非门CC4011 2 片； 三3 输入与非门CC4023 1 片； 计算机、MAX+PLUSII 10.2集成开发环境、可编程器件实验板及专用电缆 三、预习要求 （1）复习触发器的基本类型及其逻辑功能。 （2）掌握D触发器和JK触发器的真值表及JK触发器转化成D触发器、T触发器、T 触发器的基本方法。 （3）按硬件电路实验内容（4）（5），分别设计同步3 分频电路和同步模4 可逆计数器电路。 四、硬件电路实验内容 （1）验证JK触发器的逻辑功能。 （2）将JK触发器转换成T触发器和D触发器，并验证其功能。 （3）将两个JK触发器连接起来，即第二个JK触发器的J、K端连接在一起， 接到第一个JK触发器的输出端Q两个JK触发器的时钟端CP接在一起，并输入1kHz 正方波，用示波器分别观察和记录CP Q、Q的波形（注意它们之间的时序关系），理解2分频、4分频的概念。 （4）根据给定的器件，设计一个同步3分频电路，其输出波形如图所示。然后组装电路，并用示波器观察和记录CP Q、Q的波形。 （5）根据给定器件，设计一个可逆的同步模4 计数器，其框图如图所示。图中，M为控制变量，当M=0时，进行递增计数，当M=1时，进行递减计数；Q、 Q为计数器的状态输出，Z为进位或借位信号。然后组装电路，并测试电路的输入、输出

基本门电路实验报告处理

43121556423156实验三：基本门电路及触发器 实 验 室： 实验台号： 日 期： 2016.10.7 专业班级： 姓 名： 学 号： 一、 实验目的 1.了解TTL 门电路的原理，性能好使用方法，验证基本门电路逻辑功能。 2.掌握门电路的设计方法。 3.验证J-K 触发器的逻辑功能。 4.掌握触发器转换的设计方法。 二、实验内容 （一）验证以下门电路的逻辑关系 1. 用与非门（00）实现与门逻辑关系：F=AB 2. 异或门（86）： (二):门电路的设计(二选一) 1.用74LS00和74LS86 设计半加器. 2.用TTL 与非门设计一个三人表决电路。 A B C 三个裁判，当表决某个提案时，多数人同意提案为通过。 （1为同意，0为不同意） 要求：用74LS00和 74LS10芯片。 （三）验证JK 触发器的逻辑关系 1．J-K 触发器置位端、复位端及功能测试。 图3-1 JK 触发器(74LS112)和D 触发器(74LS74) 2、设计J-K 触发器转化成D 触发器的电路 利用与非门和J-K 触发器设计并测试逻辑功能。 B A B A B A F ⊕=+=n n n n n n n B A B A B A S ⊕=+=' n n n B A C ='

A B F 三、实验原理图 图3-2与门电路 图3-3 异或门电路 图3-4半加器 四、实验结果及数据处理 1． 直接在实验原理图上标记芯片的引脚。 2． 写出实验结果。 （1）与门、异或门实验结果表（用数字万用表测量高低电平1、0的电压值。） （2）半加器实验结果 (3) 表决电路结果 =1A B F

触发器总结(特制材料)

触发器是时序逻辑电路中具有记忆功能的单元电路。其种类繁多，从逻辑功能来分，有：RS 触发器、JK 触发器、D 触发器、T 触发器、T ′触发器等；不同功能的触发器其输入、输出间的逻辑关系不同，这可以由触发器的功能表、特性方程状态转换图、驱动表来表示。从结构来分，有：基本触发器、TTL 主从触发器、CMOS 主从边沿触发器、维持阻塞边沿触发器等。不同结构的触发器其触发特点不同，这可以由触发器的逻辑符号表示。在波形分析时，要特别注意触发器的触发特点，才可以画出正确的工作波形。 名称 基本RS RS JK 符号 R S Q Q 1S 1R C1CP Q Q Q 1K Q 1J CP C1 功能表 R S Q n+1 0001101 1不定Q n 10 0110n+1 1 0Q 1 0S R 不定 Q n 10 Q 10n+1 1 1000Q 1 n 0 1J K n Q 特性方程 n 1n RQ S Q +=+ R +S =1 n 1n Q R S Q +=+ RS =0 n n 1n Q K Q J Q +=+ 状态转换图 无 1 S =×=0R =× =0S R S =1=0 R S R =0=1 1J K =× =0J K ＝1=× =1=×=0=×K J K J 0 驱动表 无 1S 0n Q 1 0R 0×1 000 1 01×Q 10n+1 1 0Q 01 00n+1 1 Q K J n 10×1×××10 触发特点 电位触发，低电平有效 CP 脉冲后沿触发 CP 脉冲后沿触发

名称 D T T ′ 符号 Q Q C11D CP Q C1Q 1J CP 1K T CP Q C1Q 11J 1K 功能表 D n+1 Q 0011 1 T 0n+1 Q Q n n Q 0n+1 1 Q Q n 1 特性方程 Q n +1=D n n 1n Q T Q T Q +=+ n 1n Q Q =+ 状态转换图 D D D =0 =0 D =1 =1 1 =1 T T 01=0 =1 =0 T T 无 驱动表 0n Q 1D Q 101 n+1 1 00011 1 T Q 01n 1 0Q 0 110001 n+1 无 触发特点 CP 脉冲前沿触发 （边沿） CP 脉冲后沿触发 （边沿） CP 脉冲后沿触发 （边沿） 画触发器的工作波形时的要点： （1）触发器的翻转时刻——CP 脉冲的触发沿。 （2）触发器的翻转方向——CP 触发沿前一瞬间的输入变量。

数电实验触发器及其应用

数电实验触发器及其应用 数字电子技术实验报告 实验三: 触发器及其应用 一、实验目的: 1、熟悉基本RS触发器，D触发器的功能测试。 2、了解触发器的两种触发方式（脉冲电平触发和脉冲边沿触发）及触发特点 3、熟悉触发器的实际应用。 二、实验设备: 1 、数字电路实验箱; 2、数字双综示波器; 3、指示灯; 4、74LS00、74LS74。 三、实验原理: 1、触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序 电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即“0”和“ 1 ”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。触发器有集成触发器和门电路（主要是“与非门” ）组成的触发器。 按其功能可分为有RS触发器、JK触发器、D触发器、T功能等触发器。触发方式有电平触发和边沿触发两种。 2、基本RS触发器是最基本的触发器，可由两个与非门交叉耦合构成。 基本RS触发器具有置“ 0”、置“ 1”和“保持”三种功能。基本RS触发器

也可以用二个“或非门”组成，此时为高电平触发有效。 3、D触发器在CP的前沿发生翻转，触发器的次态取决于CP脉冲上升沿n+1来到之前D端的状态，即Q = D。因此，它具有置“ 0”和“T两种功能。由于在CP=1期间电路具有阻塞作用，在CP=1期间，D端数据结构变RS化，不会影响触发器的输出状态。和分别是置“ 0”端和置“ 1” DD 端，不需要强迫置“ 0”和置“ 1”时，都应是高电平。74LS74(CC4013, 74LS74(CC4042均为上升沿触发器。以下为74LS74的引脚图和逻辑图。 馬LD 1CP 1云IQ LQ GM) 四、实验原理图和实验结果： 设计实验： 1、一个水塔液位显示控制示意图，虚线表示水位。传感器A、B被水浸沿时

D触发器原理D触发器电路图

边沿D 触发器: 负跳沿触发的主从触发器工作时,在正跳沿前加入输入信号。如果在CP 高电平期间输入端出现干扰信号,那么就有可能使触发器的状态出错。而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。这样,输入端受干扰的时间大大缩短,受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。 电路结构: 该触发器由6个与非门组成,其中G1与G2构成基本RS触发器。 D触发器工作原理: SD 与RD 接至基本RS 触发器的输入端,分别就是预置与清零端,低电平有效。当SD=0且RD=1时,不论输入端D为何种状态,都会使Q=1,Q=0,即触发器置1;当SD=1且RD=0时,触发器的状态为0,SD与RD通常又称为直接置1与置0端。我们设它们均已加入了高电平,不影响电路的工作。工作过程如下: 1、CP=0时,与非门G3与G4封锁,其输出Q3=Q4=1,触发器的状态不变。同时,由于Q3至Q5与Q4至Q6的反馈信号将这两个门打开,因此可接收输入信号D,Q5=D,Q6=Q5=D。 2、当CP由0变1时触发器翻转。这时G3与G4打开,它们的输入Q3与Q4的状态由G5与G6的输出状态决定。Q3=Q5=D,Q4=Q6=D。由基本RS触发器的逻辑功能可知,Q=D。 3、触发器翻转后,在CP=1时输入信号被封锁。这就是因为G3与G4打开后,它们的输出Q3与Q4的状态就是互补的,即必定有一个就是0,若Q3为0,则经G3输出至G5输入的反馈线将G5封锁,即封锁了D通往基本RS 触发器的路径;该反馈线起到了使触发器维持在0状态与阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。Q4为0时,将G3与G6封锁,D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维持在1状态的作用,称作置1维持线;Q4输出至G3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。因此,该触发器常称为维持-阻塞触发器。总之,该触发器就是在CP正跳沿前接受输入信号,正跳沿时触发翻转,正跳沿后输入即被封锁,三步都就是在正跳沿后完成,所以有边沿触发器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能力与更高的工作速度。功能描述

触发器及其应用实验报告 - 图文-

实验报告 一、实验目的和任务 1. 掌握基本RS、JK、T和D触发器的逻辑功能。 2. 掌握集成触发器的功能和使用方法。 3. 熟悉触发器之间相互转换的方法。 二、实验原理介绍 触发器是能够存储1位二进制码的逻辑电路,它有两个互补输出端,其输出状态不仅与输入有关,而且还与原先的输出状态有关。触发器有两个稳定状态,用以表示逻辑状态"1"和"0飞在二定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态,它是一个具有记忆功能的二进制信息存储器件,是构成各种时序电路的最基本逻辑单元。 1、基本RS触发器 图14-1为由两个与非门交叉祸合构成的基本RS触发器,它是无时钟控制低电平直接触发的触发器。 基本RS触发器具有置"0"、置"1"和保持三种功能。通常称s为置"1"端,因为 s=0时触发器被置"1"; R为置"0"端,因为R=0时触发器被置"0"。当S=R=1时状态保持,当S=R=0时为不定状态,应当避免这种状态。

基本RS触发器也可以用两个"或非门"组成,此时为高电平有效。 S Q S Q Q 卫R Q (a(b 图14-1 二与非门组成的基本RS触发器 (a逻辑图(b逻辑符号 基本RS触发器的逻辑符号见图14-1(b,二输入端的边框外侧都画有小圆圈,这是因为置1与置。都是低电平有效。 2、JK触发器 在输入信号为双端的情况下,JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器,是下降边沿触发的边沿触发器。引脚逻辑图如图14-2所示;JK触发器的状态方程为: Q,,+1=J Q"+K Q 3 5

J Q CLK K B Q 图14-2JK触发器的引脚逻辑图 其中,J和IK是数据输入端,是触发器状态更新的依据,若J、K有两个或两个以上输入端时,组成"与"的关系。Q和Q为两个互补输入端。通常把Q=O、Q=1的状态定为触发器"0"状态;而把Q=l,Q=0 定为"}"状态。 JK触发器常被用作缓冲存储器,移位寄存器和计数器。 CC4027是CMOS双JK触发器,其功能与74LS112相同,但采用上升沿触发,R、S端为高电平

基本门电路及触发器 电子版实验报告

J CP K S D R D Q Q S D R D D CP Q Q 43121556423156实验三：基本门电路及触发器 实 验 室： 实验台号： 日 期： 专业班级： 姓 名： 学 号： 一、 实验目的 二、实验内容 （一）验证以下门电路的逻辑关系 1. 用与非门（00）实现与门逻辑关系：F=AB 2. 异或门（86）： (二):门电路的设计(二选一) 1.用74LS00和74LS86 设计半加器. 2.用TTL 与非门设计一个三人表决电路。 A B C 三个裁判，当表决某个提案时，多数人同意提案为通过。 （1为同意，0为不同意） 要求：用74LS00和 74LS10芯片。 （三）验证JK 触发器的逻辑关系 1．J-K 触发器置位端、复位端及功能测试。 图3-1 JK 触发器(74LS112)和D 触发器(74LS74) 2、设计J-K 触发器转化成D 触发器的电路 利用与非门和J-K 触发器设计并测试逻辑功能。 B A B A B A F ⊕=+=n n n n n n n B A B A B A S ⊕=+=' n n n B A C ='

&A B &F 三、实验原理图 图3-2与门电路 图3-3异或门电路 图3-4半加器 四、实验结果及数据处理 1． 直接在实验原理图上标记芯片的引脚。 2． 写出实验结果。 （1）与门、异或门实验结果表（用数字万用表测量高低电平1、0的电压值。） 输入 与门 异或门 A B F U o （V ） F 0 0 0 1 1 0 1 1 （2）半加器实验结果 (3) 表决电路结果 A n B n n S ' n C ' 0 0 0 1 1 0 1 1 A B C F 0 0 0 0 0 1 0 1 0 0 1 1 =1A B F

触发器实验报告

触发器实验报告 集团标准化工作小组 #Q8QGGQT-GX8G08Q8-GNQGJ8-MHHGN#

实验报告 课程名称：数字电子技术基础实验 指导老师： 周箭 成绩：__________________ 实验名称：集成触发器应用 实验类型： 同组学生姓名：__邓江毅_____ 一、实验目的和要求（必填） 二、实验内容和原 理（必填） 三、主要仪器设备（必填） 四、操作方法和实 验步骤 五、实验数据记录和处理 六、实验结果与分 析（必填） 七、讨论、心得 实验内容和原理 1、D →J-K 的转换实验 设计过程：J-K 触发器和D 触发器的次态方程如下： J-K 触发器：n n 1+n Q Q J =Q K +， D 触发器：Qn+1=D 若将D 触发器转换为J-K 触发器，则有：n n Q Q J =D K +。 实验结果： J K Qn-1 Qn 功能 0 0 0 0 保持 1 1 0 1 0 0 置0 1 0 1 1 0 1 翻转 1 0 1 0 1 置1 1 1 实验截图： 专业：电卓1501 姓名：卢倚平 学号： 日期：地点：东三404

（上：Qn ，下：CP ，J 为高电平时） 2、D 触发器转换为T ’触发器实验 设计过程：D 触发器和T ’触发器的次态方程如下： D 触发器：Q n+1= D ， T ’触发器：Q n+1=!Q n 若将D 触发器转换为T ’触发器，则二者的次态方程须相等，因此有：D=!Qn 。 实验截图： (上：Qn ，下：!Qn ）CP 为1024Hz 的脉冲。 3、J-K →D 的转换实验。 ①设计过程： J-K 触发器：n n 1+n Q Q J =Q K ， D 触发器：Qn+1=D 若将J-K 触发器转换为D 触发器，则二者的次态方程须相等，因此有：J=D ，K=!D 。 实验截图：

东北大学电子实验三基本门电路及触发器

实验三：基本门电路及触发器 实 验 室：信息学馆347 实验台号： 27 日 期： 专业班级： 机械130班 姓 名： 学 号： 2013309 一、 实验目的 1.了解TTL 门电路的原理、性能和使用方法，验证基本门电路逻辑功能。 2. 掌握门电路的设计方法。 3.验证J-K 触发器的逻辑功能。 4.掌握触发器转换的设计方法。 二、实验内容 （一）验证以下门电路的逻辑关系 1. 用与非门（00）实现与门逻辑关系：F=AB 2. 异或门（86）： (二):门电路的设计(二选一) 1.用74LS00和74LS86 设计半加器. 2.用TTL 与非门设计一个三人表决电路。 A B C 三个裁判，当表决某个提案时，多数人同意提案为通过。 （1为同意，0为不同意） 要求：用74LS00和 74LS10芯片。 B A B A B A F ⊕=+=n n n n n n n B A B A B A S ⊕=+='n n n B A C ='

&A B & F J CP K S D R D Q Q S D R D D CP Q Q 431215 5 6 42315 6 （三）验证JK 触发器的逻辑关系 1．J-K 触发器置位端、复位端及功能测试。 图3-1 JK 触发器(74LS112)和D 触发器(74LS74) 2、设计J-K 触发器转化成D 触发器的电路 利用与非门和J-K 触发器设计并测试逻辑功能。 三、实验原理图 图3-2与门电路 图3-3异或门电路 图3-4半加器 四、实验结果及数据处理 1． 直接在实验原理图上标记芯片的引脚。 =1 A B F

触发器实验报告

触发器实验报告 Prepared on 22 November 2020

实验报告 课程名称：数字电子技术基础实验 指导老师： 周箭 成绩：__________________ 实验名称：集成触发器应用 实验类型： 同组学生姓名：__邓江毅_____ 一、实验目的和要求（必填） 二、实验内容和原 理（必填） 三、主要仪器设备（必填） 四、操作方法和实 验步骤 五、实验数据记录和处理 六、实验结果与分 析（必填） 七、讨论、心得 实验内容和原理 1、D →J-K 的转换实验 设计过程：J-K 触发器和D 触发器的次态方程如下： J-K 触发器：n n 1+n Q Q J =Q K +， D 触发器：Qn+1=D 若将D 触发器转换为J-K 触发器，则有：n n Q Q J =D K +。 实验结果： J K Qn-1 Qn 功能 0 0 0 0 保持 1 1 0 1 0 0 置0 1 0 1 1 0 1 翻转 1 0 1 0 1 置1 1 1 实验截图： 专业：电卓1501 姓名：卢倚平 学号： 日期：地点：东三404

（上：Qn ，下：CP ，J 为高电平时） 2、D 触发器转换为T ’触发器实验 设计过程：D 触发器和T ’触发器的次态方程如下： D 触发器：Q n+1= D ， T ’触发器：Q n+1=!Q n 若将D 触发器转换为T ’触发器，则二者的次态方程须相等，因此有：D=!Qn 。 实验截图： (上：Qn ，下：!Qn ）CP 为1024Hz 的脉冲。 3、J-K →D 的转换实验。 ①设计过程： J-K 触发器：n n 1+n Q Q J =Q K ， D 触发器：Qn+1=D 若将J-K 触发器转换为D 触发器，则二者的次态方程须相等，因此有：J=D ，K=!D 。 实验截图：

触发器实验报告范文

触发器实验报告 一实验内容 1 搭建一个基本的RS触发器，并对其进行功能测试。写出RS的特性表。 2 对边沿D触发器74LS74的逻辑功能测试进行动态测试，填写D触发器的特性表 3 用D触发器实现四分频功能。 二实验条件 芯片74LS74, 74LS00。数字万用表，数字示波器，计算机电路基础实验箱。三实验原理 1 搭建一个基本的RS触发器，并对其进行功能测试，写出其特性表。 根据实验前的准备用两个与非门连接一个RS触发器。实验电路图如图所示： 在实验过程中，先选择一个输出为Q端，测试输入的清零和置1的特性，确定清零与置1端，然后开始测试，把握住上一输入的次态即为这一状态的现态。 结论RS触发器在一定状态下能起到保持状态的作用。 22 对边沿D触发器74LS74的逻辑功能测试进行动态测试，填写D触发器的特性表。电路图如下所示

其中选择的是动态测试法。输入为100KHz的脉冲，CLK输入是500KHz脉冲。在测试时候1PRN和1CLRN要置与高电平转态。 <1>其中测试D和Q的信号：

<4>测试D触发器清零和置1功能。 其中可以看出当置一信号有效时，输出为一直线，U=4.00V。

当清零信号有效时，输出也是一直线，U=0.00V。 3 用D触发器实现四分频功能。 电路图如图所示：其中clk输入为500KHz脉冲。 四分频功能有两个D触发器构成，原理为D触发器只有上升沿的时候采样，所

以每次脉冲经过一个D触发器周期变成原来的两倍，所以经过连个D触发器后能达到四分频的效果。 四实验总结 实验提前预习画好电路图，连接电路图的时候是比较快的，只是在测试RS触发器时候不是很理解原理所以无从下手，在老师和同学的解说下还是做好了。学更加深刻体验了D触发器的输出延迟，置一与清零的功能。 五实验评价 实验很成功。更加在之前学习数字逻辑的基础上，对RS触发器和D触发器的功能和作用有了更加深刻的理解。

东北大学电子实验三基本门电路及触发器(终审稿)

东北大学电子实验三基本门电路及触发器 公司内部档案编码：[OPPTR-OPPT28-OPPTL98-OPPNN08]

实验三：基本门电路及触发器 实 验 室：信息学馆347 实验台号： 27 日 期： 专业班级： 机械130班 姓 名： 学 号： 2013309 一、 实验目的 1.了解TTL 门电路的原理、性能和使用方法，验证基本门电路逻辑功能。 2. 掌握门电路的设计方法。 3.验证J-K 触发器的逻辑功能。 4.掌握触发器转换的设计方法。 二、实验内容 （一）验证以下门电路的逻辑关系 1. 用与非门（00）实现与门逻辑关系：F=AB 2. 异或门（86）： (二):门电路的设计(二选一) 1.用74LS00和74LS86 设计半加器. 2.用TTL 与非门设计一个三人表决电路。 A B C 三个裁判，当表决某个提案时，多数人同意提案为通过。 （1为同意，0为不同意） 要求：用74LS00和 74LS10芯片。 B A B A B A F ⊕=+=n n n n n n n B A B A B A S ⊕=+='n n n B A C ='

&A B & F J CP K S D R D Q Q S D R D D CP Q Q 431215 5 6 42315 6 （三）验证JK 触发器的逻辑关系 1．J-K 触发器置位端、复位端及功能测试。 图3-1 JK 触发器(74LS112)和D 触发器(74LS74) 2、设计J-K 触发器转化成D 触发器的电路 利用与非门和J-K 触发器设计并测试逻辑功能。 三、实验原理图 图3-2与门电路 图3-3异或门电路 图3-4半加器 四、实验结果及数据处理 1． 直接在实验原理图上标记芯片的引脚。 =1 A B F

触发器总结

一、form级别 1、WHEN-NEW-FORM-INSTANCE 当新form的时候 a、go_block('BLOCK_QUERY'); b、app_window.set_window_position('QUERY','CENTER','POHEADERSALL'); c、search;（主form传过来的PO_ID参数，打开这个form时，有缺省的where语 句，然后执行查询，最后go_block到这个form中的数据块上）。 具体： 写程序单元，在这个触发器中调用这个程序单元：SEARCH; PROCEDURE search IS ls_where varchar2(2000) :='1=1'; BEGIN ls_where :=ls_where || ' and po_id='|| :parameter.PO_ID; set_block_property('HYP_PO_HEADERS_ALL_V',default_where,ls_where); go_block('HYP_PO_HEADERS_ALL_V'); execute_Query; END; 2、QUERY-FIND 查询时，点击小手电筒时 go_block('BLOCK_QUERY'); 3、CLOSE-WINDOW 关闭窗口时 exit_form; null; 二、数据块级别 1、CLOSE-WINDOW a、go_block('HYP_PO_HEADERS_ALL_V'); 一个form中有两个数据块，一个查询，一个显示查询结果，当关掉这个数据块时，go到显示结果的数据块。 2、PRE-INSERT a、:HYP_PO_HEADERS_ALL_V.PO_NUMBER :=cux_po_pkg.get_po_number(trunc (sysdate)); 预插入：调用cux_po_pkg包中的get_po_number函数，传入当前系统时间，trunc 取消时分秒，赋值给某个项。

触发器是构成时序逻辑电路的基本单元

触发器是构成时序逻辑电路的基本单元，触发器按逻辑功能分为RS触发器、JK触发器、D触发器、T触发器和T′触发器等多种类型；按其电路结构分为主从型触发器和维持阻塞型触发器等。 1．JK触发器 （1）JK触发器符号及功能 JK触发器有两个稳定状态：一个状态是Q＝1，Q=0，称触发器处于“1”态，也叫置位状态；另一个状态是Q＝0，Q＝1，称触发器处于“0”态，也叫复位状态。JK触发器具有“置0”、“置1”、保持和翻转功能，符号如图l所示。 反映JK触发器的Q n和Q n、J、K之间的逻辑关系的状态表见表1。状态表中，Qn表示时钟脉冲来到之前触发器的输出状态，称为现态，Q n+1表示时钟脉冲来到之后的状态，称为次态。

图l JK触发器符号表1 JK触发器的状态表 JK触发器的特性方程为 JK触发器的种类很多，有双JK触发器74LS107，双JK触发器74LS114，741S112，74HC73，74HCT73等，有下降沿触发的，也有上升沿触发的。图l所示的JK触发器是下降沿触发的。

（2）双JK触发器74LS76 74LS76是有预置和清零功能的双JK触发器，引脚如图2所示，有16个引脚。功能表见表2，74LS76是下降沿触发的。 图2 74LS76引脚图表 2 74LS76的功能表 ①当R D＝0，S D＝1时

不论CP，J，K如何变化，触发器的输出为零，即触发器为“0”态。由于清零与CP脉冲无关，所以称为异步清零。 ②当R D＝1，S D＝0时 不论CP，J，K如何变化，触发器可实现异步置数，即触发器处于“1”态。 ③当R D＝1，S D＝1时 只有在CP脉冲下降沿到来时，根据J，Κ端的取值决定触发器的状态，如无CP脉冲下降沿到来，无论有无输人数据信号，触发器保持原状态不变。 2．D触发器 （1）D触发器符号及功能 D触发器具有置“0”和置“1”功能，其逻辑符号如图3所示，其逻辑功能为：在CP上升沿到来时，若D＝I，则触发器置1；若D＝0，则触发器置0，D触发器的特性方程为 D触发器的状态表见表3

D触发器的设计

目录 第一章绪论0 简介0 集成电路0 版图设计1 软件介绍1 标准单元版图设计1 标准单元版图设计的概念1 标准单元版图设计的历史1 标准单元的版图设计的优点2 标准单元的版图设计的特点2 第二章D触发器的介绍 2 简介2 维持阻塞式边沿D触发器3 电路工作过程3 状态转换图和时序图3 同步D触发器3 电路结构3 逻辑功能4 真单相时钟（TSPC）动态D触发器4 第三章工艺基于TSPC原理的D触发器设计5 电路图的设计5 创建库与视图5 基于TSPC原理的D触发器电路原理图5 创建D触发器版图6 设计步骤6 器件规格7 设计规则的验证及结果8 第四章课程设计总结9 参考文献 9 第一章绪论 简介 集成电路 集成电路（Integrated Circuit,简称IC）是20世纪60年代初期发展起来的一种新型半导体器件。它是经过氧化、光刻、扩散、外延、蒸铝等半导体制造工艺，把构成具有一定功能的电路所需的半导体、电阻、电容等元件及它们之间的连接导线全部集成在一小块硅片上，然后焊接封装在一个管壳内的电子器件。其封装外壳有圆壳式、扁平式或双列直插式等多种形式。是一种微型电子器件或部件，采

用一定的工艺，把一个电路中所需的晶体管、二极管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构；其中所有元件在结构上已组成一个整体，使电子元件向着微小型化、低功耗和高可靠性方面迈进了一大步。集成电路发明者为杰克·基尔比（基于硅的集成电路）和罗伯特·诺伊思（基于锗的集成电路）。当今半导体工业大多数应用的是基于硅的集成电路。 版图设计 版图(Layout)是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。集成电路制造厂家根据版图来制造掩膜。版图的设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。不同的工艺，有不同的设计规则。设计者只有得到了厂家提供的规则以后，才能开始设计。版图在设计的过程中要进行定期的检查，避免错误的积累而导致难以修改。很多集成电路的设计软件都有设计版图的功能，Cadence 的Virtuoso的版图设计软件帮助设计者在图形方式下绘制版图。 对于复杂的版图设计，一般把版图设计分成若干个子步骤进行： （1）划分为了将处理问题的规模缩小，通常把整个电路划分成若干个模块。（2）版图规划和布局是为了每个模块和整个芯片选择一个好的布图方案。（3）布线完成模块间的互连，并进一步优化布线结果。 （4）压缩是布线完成后的优化处理过程，他试图进一步减小芯片的面积。软件介绍 目前大部分IC 公司采用的是UNIX 系统，使用版本是SunSolaris。版图设计软件通常为Cadence ，它是一个大型的EDA 软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA设计和PCB 设计。软件操作界面人性化，使用方便，安全可靠，但价格较昂贵。 标准单元版图设计 标准单元版图设计的概念 标准单元,也叫宏单元。它先将电路设计中可能会遇到的所有基本逻辑单元的版图, 按照最佳设计的一定的外形尺寸要求, 精心绘制好并存入单元库中。实际设计ASIC电路时, 只需从单元库中调出所要的元件版图, 再按照一定的拼接规则拼接, 留出规则而宽度可调的布线通道, 即可顺利地完成整个版图的设计工作了。 基本逻辑单元的逻辑功能不同, 其版图面积也不可能是一样大小的。但这些单元版图的设计必须满足一个约束条件, 这就是在某一个方向上它们的尺寸必须是完全一致的, 比如说它们可以宽窄不一, 但它们的高度却必须是完全相等的,这就是所谓的“等高不等宽”原则。这一原则是标准单元设计法得以实施的根本保证。 标准单元版图设计的历史 随着集成电路产业迅猛的发展,工艺水平不断提高,集成电路特征尺寸循着摩尔定律不断缩小。设计芯片时需要考虑的因素越来越多,芯片设计的复杂程度也越来越高。因而尽可能复用一些已经通过工艺验证的IP核可以提高设计的效率,降低芯片设计的成本。

03实验十九 集成触发器及其应用电路设计

实验03 实验十九 集成触发器及其应用电路设计 （说明：CC4027 R D 、S D 接低电平） 1、验证JK 触发器逻辑功能 （1）特性方程 n n n Q K Q J Q +=+1 （2）功能表(特性表) （3）器件原理图 （4）状态图 2、JK 触发器转换T 和D 触发器 （1）JK 触发器转换T 触发器 a 逻辑图 b 状态图 c 特性方程 n n n Q K Q J Q +=+1 n n n Q T Q T Q +=+1 (J =K =T ) d T 触发器特性表、转换图 JK 触发器特性表 J K ==× =0 J =1 K =1 T 触发器特性表 J K ==× =0 J =1 K =1 JK 状态图 T =0 T =1 T 状态图

（2）JK 触发器转换D 触发器 a 逻辑图 b 状态图 c 特性方程 n n n Q K Q J Q +=+1 D Q n =+1 (D J = D K =) d T 触发器特性表、转换图 3、JK 触发器组成二分频、四分频电路 （1）JK 触发器的特性方程、逻辑功能表 n n n Q K Q J Q +=+1 （2）电路连接原理（逻辑）图、逻辑功能表 D 触发器逻辑图 D 触发器状态图 D =1 D 触发器特性表 JK 触发器（功能）特性表 电路功能表

（3）逻辑函数式、状态图、波形图 a 逻辑函数式 n n n n Q Q K Q J Q 000001 =+=+ (J 0=K 0=1) n n n n n n n Q Q Q Q Q K Q J Q 101011111 1 +=+=+ b 状态图 c 波形图 4、同步3分频电路 （1）JK 触发器的特性方程、逻辑功能表 n n n Q K Q J Q +=+1 （2）状态表、状态图 J 0（K 0） Q 0n+1 CP =1kH Z Q 1n+1 J 1=K 1（Q 0） J 0=K 0J =K =1 J 0=K 0=1 J 0=K 0=0 J 1=K 1J 1=K 1=1 J 1=K 1=0 JK 触发器（功能）特性表 × 0 1 × 1 × × 1 × 1 × 0 3 0 1 0 1 1 0 0 1 0 0 0 Q 1n 年 0 1 1 2 × × × 1 × Q 0n 年 Q 1n+1年 Q 0n+1年 J 1 年 K 1 J 0 年 K 0 年 同步3分频电路状态真值表

触发器的使用实验报告

实验II、触发器及其应用 一、实验目的 1、掌握基本RS、JK、D和T触发器的逻辑功能 2、掌握集成触发器的逻辑功能及使用方法 3、熟悉触发器之间相互转换的方法 二、实验原理 触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进 制信息存储器件，是构成各种时序电路的最基本逻辑单元。 1、基本RS触发器 如图1为两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常称 为置“1”段，因为=0（=1）时触发器被置为“1”；为置“0”端，因为=0 （=1）时触发器被置“0”，当==1时状态保持；==0时，触发器状态不定，应避免此种情况发生，表1为基本RS 触发器的状态表。 图1、基本RS触发器 表1、基本RS触发器功能表 输入输出 0 1 1 0 1 0 0 1 1 1 0 0 不定不定 基本RS 2、JK触发器 在输入信号为双端的情况下，JK触发器的功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器，是下降沿出发的边沿触发器。引脚功能及逻辑符号如图2所示。

图2、74LS112双JK触发器引脚排列及逻辑符号 JK触发器的状态方程为：=J+ J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或者两个以上输入端时，组成“与”的关系。和为两个互补输出端。通常把=0，=1的状态定为触发器“0” 状态；而把=1，=0定为“1”状态。下降沿触发JK触发器功能表如表2所示。 表2、JK触发器功能表 JK触发器常被用作缓冲存储器，移位寄存器和计数器。 3、D触发器 在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为=D，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双D 74LS74、四D 74LS175、六D 74LS174等。 下图为双D774LS74的引脚排列及逻辑符号。功能表如表3.

门电路和触发器

第九节门电路和触发器 电子电路通常分模拟电子电路和数字电子电路两大类。前面介绍的放大电路属于第一类，电路中的工作信号是连续变化的电信号(模拟信号)。数字电路的基本工作信号是二进制的数字信号，它在时间上和数值上是离散的，即不是连续渐变的，而且只有0和1两个基本数字，反映在电路上就是低电平和高电平两种状态。因此在稳态时，电路中的半导体器件都是工作在开、关状态。数字电路是由几种最基本的单元电路组成的。在这些基本单元中，对元件的精度要求不高，只要在工作时能够可靠地区分0和1两种状态就可以了。数字电路中研究的主要问题是输入信号的状态(0或1)和输出信号的状态(0或1)之间的关系，即所谓逻辑关系，采用的数学工具是逻辑代数。 一、逻辑代数基础 在逻辑代数中变量具有二值性，即只有两个可能的取值“0”和“1”。 （一）基本的逻辑运算 逻辑代数的基本运算有三种，即“与”运算、“或”运算和“非”运算。 1．“与”运算也称“与”关系，它可表述为：当决定一事件的所有条件都具备之后，这事件才会而且一定会发生。在现实生活中，“与”逻辑关系很多，如图8-9－1，开关 A，B控制一盏灯Z。灯亮的条件是开关A、B同时合上。假定灯亮为“1”，不亮为“0”。开关合上为“1”。断开为“0”，把灯的状态和开关所处位置之间的关系列如表8-9-1 所示。这种表称真值表(或称功能表)，其逻辑表达式为， Z=A·B 所以“与”关系也称为逻辑乘。运算规则为：0·0＝0，0·1=0，1·0＝0，1·1＝1。 2．“或”运算：在决定一事件的各个条件中，只要具备一个或一个以上的条件，这事件就会发生，这样的因果关系称“或”逻辑关系。用并联的两个开关控制一盏灯，如图 8-9-2所示只要开关A或月有一个处于合上位置灯就会亮。按前面的假定来赋值“0”、“1”，可列出真值表如表8-9-2，其逻辑表达式为Z＝A+B。所以“或”关系也称为逻辑加。运算规则为：0+0＝0，0+1＝1，1＋0＝1，1+1＝1。

数字逻辑电路学习总结

数字逻辑电路学习总结标准化文件发布号：（9312-EUATWW-MWUB-WUNN-INNUL-DDQTY-KII

数字逻辑电路学习总结 学号：、 姓名： 学院： 专业： 数字逻辑电路学习总结 经过一学期的学习，我对数字逻辑电路这门课程总结如下： 一：数字逻辑电路绪论及基础 1．数字信号与模拟信号的区别（数值和时间的连续性与不连续性） 2．数字电路特点:电路结构简单，便于集成化；工作可靠，抗干扰能力强；信息便于长期保存和加密；产品系列全，通用性强，成本低；可进行数字运算和逻辑运算。 3．数制转换（二进制、八进制、十六进制、8421BCD码） 十～二：右→左，每三位构成一位八进制，不够补0 二～八：右←左，每一位构成三位二进制

八～二：右→左，每四位构成一位十六进制，不够补0 十六～二：右→左，每一位构成一位二进制 十～8421BCD：每一位组成8421BCD码 4．二进制运算（0+0=0，0+1=1，1+1=10） 5．基本逻辑门（与门、或门、非门、与非门、或非门、异或、同或）与门：F=ABC或门：F=A+B+C非门：F|与非门：（AB）| 或非门：F=（A+B）|异或门：F=A|B+AB|=A（+）B 同或门：F=AB+A|B|=A（*）B 6．逻辑代数基本公式及定理 7．最大项与最小项（为互补关系） 8．逻辑函数化简（代数法和卡诺图法） 卡诺图包围圈尽量大，个数尽量小，要全部包围，包含2^n个方格二：组合逻辑电路 1.组合逻辑电路的分析与设计 任一时刻的输出只取决于同一时刻输入状态的组合，而与电路原有的状态无关的电路 分析：写出表达式，列出真值表，根据化简函数式说明逻辑功能 设计：列出真值表，写出逻辑函数，化简，画逻辑图 2.半加器与全加器的区别（考虑是否进位）