Verilog HDL上机指南 - 文本输入

第2章文本输入设计方法

以【题9.3】为例。用Verilog HDL语言描述一个4选1数据选择器。

首先应该建立好工作库目录，以便设计工程项目的存储。任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有文件的文件夹，此文件夹将被EDA软件默认为工作库（Work Library）。一般，不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。注意不要将文件夹设在计算机已有的安装目录中，更不要将工程文件直接放在安装目录中。在建立了文件夹后就可以将设计文件通过QuartusII的文本编辑器编辑并存盘，详细步骤如下：

1．新建一个文件夹: 首先可以利用WINDOWS资源管理器，新建一个文件夹。假设本项设计的

文件夹取名为my_design，在d盘中，路径为：d:\ my_design。注意，文件夹名不能用中文，也最好不要用数字。

2．输入源程序: 打开QuartusII，选择菜单“File”→“New”，在New窗中的“Device Design Files”

中选择编译文件的语言类型，这里选“V erilog Files”。然后在文本编译窗中键入程序。

3．文件存盘: 将文件存盘。选择“File”→“Save As”，找到已设立的文件夹d:\ my_design，存盘文

件名应该与模块名一致，即mux_4_to_1。当出现问句“Do you want to create…”时，若选“否”，可按以下

的方法进入创建工程流程；若选“是”，则直接进入创建工程流程，创建工程流程如下。

4．创建工程

在此要利用“New Preject Wizard”创建此设计工程，即令mux_4_to_1为工程，并设定此工程一些相

关的信息，如工程名、目标器件、综合器、访真器等。详细步骤如下：

（1）打开建立新工程管理窗: 选择菜单“File”→“New Preject Wizard”，即弹出工程设置对话框。

点击此框最上一栏右侧的按钮“…”，找到文件夹d:\ my_design，选中已存盘的文件mux_4_to_1（一般

应该设定顶层设计文件为工程），再点击“打开”，出现一界面。其中第一行的d:\ my_design \表示工程所

在的工作库文件夹；第二行的mux_4_to_1表示此项工程的工程名，此工程名可以取任何其它的名，也

可直接用顶层文件的实体名作为工程名，在此就是按这种方式取的名；第三行是顶层文件的实体名，这

里即为mux_4_to_1”。

（2）将设计文件加入工程中：然后点击下方的“Next” 按钮，在弹出的对话框中点击“File”栏的按钮，将此工程相关的所有Verilog 文件(如果有的话) 加入进此工程。所有此工程的文件加入的方法有两种：第1种是点击右边的“Add All”按钮，将设定的工程目录中的所有VHDL文件加入到工程文件栏中；第2

种方法是点击“…”按钮，从工程目录中选出相关Verilog 文件。

（3）选择仿真器和综合器类型: 点击“Next” 按钮，这时弹出的窗是选择仿真器和综合器类型的，如果都是选默认的“NONE”，表示都选QuartusII中自带的仿真器和综合器，因此，“NONE”。

（4）选择目标芯片: 再次点击“Next”，选择目标芯片。首先在“Family”栏选芯片系列，在此选“ACEX1K”系列，并在此栏下选“Yes”，即选择一确定目标器件。再按键“Next”，选择此系列的具体芯片：EP1K30TC144-1，按键“Next”后，弹出工程设置统计窗口。

（5）结束设置: 最后按键“Finish”，即已设定好此工程。

5．编译前设置

在对工程进行编译处理前，必须作好必要的设置。步骤如下：

1．选择目标芯片: 目标芯片的选择也可以这样来实现：选择“Assignmemts”菜单中的“settings”项，在弹出的对话框中选“Compiler Settings” 项下的Device，首先选目标芯片：EP1K30TC144-1（此芯片已

在建立工程时选定了，可改为其他芯片），也可以在“Available devices”栏分别选“Package”为：TQFP；“Pin

count”为：144；“Speed”为：1，来选芯片。6．编译7．仿真

8. 应用RTL电路图观察器

QuartusII可实现硬件描述语言或网表文件（VHDL、Verilog、BDF、TDF、EDIF、VQM）对应的RTL

电路图生成。方法如下：选择“Tools”栏的RTL项（），可以打开mux_4_to_1工程的RTL电路图。

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