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OPAMP design and simulations

Operational Amplifier Design and Simulations

I. Schematics and Specifications of the proposed CMOS OP Amp 依據所給定之規格設計一含緩衝(Buffer)之兩級式運算放大器。圖7.1為兩級運算放大器完整電路圖，圖7.2為含啟動機制之偏壓電路。表7.1為LAB 中設定之規格，依據此一規格進行設計。

圖7.1 具緩衝兩級運算放大器電路詳圖

圖7.2 含啟動機制偏壓電路

表 7.1 規格設定

Nominal Operating Conditions: 3.3V, @25C °

DC Gain dB 70≥

Phase Margin °≥50

Slew Rate

s V μ/2≥ Bias current of the Differential 、Gain 、Buffer stage A μ40、A μ120、A

μ240Bias current of the self-bias circuit

A μ5 Loading condition Max

pF 10

II. SPICE Netlist：

III. 靜態點分析：

IV. 模擬結果 (包含直流、交流、暫態分析)

Gain=81.6dB

Frequency (log) (HERTZ)

=81arg in M Phase G a i n

P h a s e

圖7.3 增益與相位邊限模擬結果

0 V

Vin+

V o u t

2.6 V

圖7.4輸入共模電壓範圍模擬結果

Vin+

V o u t

Input Offset Voltage=1.48mV

圖7.5輸入抵補電壓與輸出電壓擺幅模擬結果

Vin

V o u t

圖7.6輸出電壓擺幅模擬結果

Vin

V o u t

V Rate Slew μ/0362.5:

圖7.7 Slew Rate(迴轉率)模擬結果

Gain=81.6dB

Frequency (log) (HERTZ)

G a i n

Gain=81.2dB

Gain=81.6dB

Gain=81.4dB

圖7.8不同Corner 下增益特性模擬結果

Frequency (log) (HERTZ)

P h a s e

圖7.9不同Corner 下輸出相位模擬結果

TEMP

V b n

圖7.10不同溫度下偏壓電路提供之偏壓點模擬結果

V. 不同Corner 考量下之電路特性模擬結果比較列表 Corner Case Av )(dB Gian Unit f ?(MHz)

Phase

Margin )

(°Slew Rate )/(s V μ

Offset Voltage

TT 81.6 7.4158 81 5.0362 1.48m SS 81.2 6.9575 82 4.6595 7.54m FF 81.6 8.6596 80 5.1805 0.8m SF 81.6 7.6433 82 -------- -82.1m FS 81.4 7.2243 80 4.7699 86.1m