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半导体封装技术

随着半导体技术的发展，摩尔定律接近失效的边缘。产业链上IC 设计、

晶圆制造、封装测试各个环节的难度不断加大，技术门槛也越来越高，资

本投入越来越大。由单个企业覆盖整个产业链工艺的难度显著加大。半导

体产业链向专业化、精细化分工发展是一个必然的大趋势。

全球半导体产业整体成长放缓，产业结构发生调整，产能在区域上重新分

配。半导体产业发达地区和不发达地区将会根据自身的优势在半导体产

业链中有不同侧重地发展。封装产能转移将持续，外包封装测试行业的增

速有望超越全行业。

芯片设计行业的技术壁垒和晶圆制造行业的资金壁垒决定了，在现阶段，

封装测试行业将是中国半导体产业发展的重点。

在传统封装工艺中，黄金成本占比最高。目前采用铜丝替代金丝是一个大

的趋势。用铜丝引线键合的芯片产品出货占比的上升有助于提高封装企

业的盈利能力。

半导体封装的发展朝着小型化和多I/O 化的大趋势方向发展。具体的技术

发展包括多I/O 引脚封装的BGA 和小尺寸封装的CSP 等。WLSCP 和

TSV 等新技术有望推动给芯片封装测试带来革命性的进步。

中国本土的封装测试企业各有特点：通富微电最直接享受全球产能转移；

长电科技在技术上稳步发展、巩固其行业龙头地位；华天科技依托地域优

势享受最高毛利率的同时通过投资实现技术的飞跃。

中国本土给封装企业做配套的上游企业，如康强电子和新华锦，都有望在

封装行业升级换代的过程中提升自己的行业地位。

风险提示：全球领先的封装测试企业在中国大陆直接投资，这将加大行

业内的竞争。同时用工成本的上升将直接影响半导体封装企业的盈利能

力。

半导体封装产能持续转移

半导体封装环节至关重要

半导体芯片的大体制备流程包括芯片设计->圆晶制造->封装测试。所谓半导体

?封装（Packaging）?，是半导体芯片生产过程的最后一道工序，是将集成电路用绝缘的材料打包的技术。封装工艺主要有以下功能：功率分配（电源分配）、信号分配、散热通道、隔离保护和机械支持等。封装工艺对于芯片来说是必须的，也是至关重要的一个环节。因为芯片必须与外界隔离，以防止空气中的杂质对芯片电路的腐蚀而造成电气性能的下降。另外，封装后的芯片也更便于安装和运输。可以说封装是半导体集成电路与电路板的链接桥梁，封装技术的好坏还直接影响到芯片自身的性能和PCB 的设计与制造，

产业分工精细化

随着半导体产业的发展，?摩尔?定律持续地发酵，IC 芯片集成度以几何级数

上升，线宽大幅下降。以INTEL CPU 芯片为例，线宽已经由1978 年推出的8086 的3 μm 发展到2010 年推出Core i 7 的45nm , 对应的晶体管集成度由2.9 万只发展到7.8 亿只。产业链上IC 设计、晶圆制造、封装测试各个环节的难度不断加大，技术门槛也越来越高。同时随着技术水平的飞升和规模的扩大，产业链中的多个环节对资本投入的要求也大幅提高。由单个企业做完覆盖整个产业链工艺的难度越来越大。在这样的大环境下，产业链向专业化、精细化分工发展是一个必然的大趋势。

目前全球的半导体产业链大致可以归纳为几大类参与者：IDM 集成设备制造商；

Fabless 芯片设计商；Foundries 晶圆制造商；Packaging(Assembly&Test)封装测试商；以及Semi Equipment &Materials 半导体设备和原料供应商等。

在半导体产业发展的初期，大多数企业都覆盖集成电路制造整个产业链的全部工

序，从芯片设计到晶圆制造，到最后的封装测试。这种企业就是所谓的集成设备制

造商IDM（Integrated Device Manufacturers）。目前全球前二十大半导体厂商中，

英特尔、三星、德州仪器、东芝等都是IDM。

在2010 年全球前20 的半导体企业，虽然IDM 企业仍然占据行业的龙头地位，

但是一些专注于产业链中的单一环节的企业的地位已经显著提升。例如在前20 位企

业中出现了专注于晶圆制造的台积电TSMC 和专注于芯片设计的Qualcomm、Broadcom、MediaTek 等公司。

中国半导体封装产业长期看好

全球半导体产业增速放缓

2009 年由于全球金融危机，半导体产业滑入低谷，全球销售额2263 亿美元。

2010 年半导体市场状况非常良好，呈现非常强劲的成长。根据SIA 的最新报告，2010 年全球半导体产业销售增长31.8%, 市场达到2983 亿美元。SIA 预测全球半导体产

业将由10 年的快速暴发恢复到平稳成长，销售额在2011 年增长6.0%，市场达到

3187 亿美元，2012 年增长3.4%，市场达到3297 亿美元。

中长期来看，我们预计全球半导体产业的成长放缓。从技术层面来说，由于摩

尔定律接近极限，半导体的技术发展出现了一些瓶颈，集成度再按照几何级数来发展

越来越困难。从市场层面来分析：首先，目前电子产品中适合使用集成电路的部件已

经基本都采用了各种各样的芯片，而一些传统元器件，如被动元件，不太可能大规模

地采用集成电路技术来实现的。现在电子产品中半导体所占比重上升非常缓慢，集

成电路在电子产品中的应用率已经达到S 曲线上端的成熟期。另一个重要原因是半导

体产品的平均价格持续下跌。而且当半导体产品逐渐从企业应用产品转移到消费类产

品后，由于普通消费者对价格的敏感度较高，半导体产品的价格下跌幅度会更快一些。最后一个因素就是产能转移。由于越来越多的半导体产品的业务由发达地区向发展中

地区迁徙，也加速了价格的下跌。

在全球半导体产业整体成长放缓的大趋势下伴随的是产业结构的调整和产业链

产能在区域上的重新分配。半导体产业发达地区和不发达地区将会根据自身的优势

在半导体产业链中有不同侧重地发展。

封装产能持续转移

传统的IDM 厂商面对于半导体技术日新月异的发展步伐和对资本需求的膨胀，

自身也更倾向消减业务覆盖面而集中于自己最具有核心优势的环节，转而向那些针对

其上游或者下游环节的企业进行合作甚至扶持。

最典型的例子就是全球第二大CPU 制造商AMD 在2009 年剥离其制造业务，与

中东的石油资本合作成立圆晶制造代工企业Globalfoundreis, 并收购新加坡特许半

导体（Chartered），成为全球第三大圆晶制造代工企业。

INTEL 在产能转移上也不甘落后。目前INTEL 在全球拥有15 个芯片制造厂，其

中9 个是晶圆制造厂，6 个为封装测试厂。由于技术限制出口的原因，INTEL 仍然

将主要的晶圆厂保留在美国本土，但是INTEL 已经将全部的封装测试厂建造了美国

本土以外，其中5 个在亚洲。

日本和欧洲半导体企业在产能转移上也不输给他们的北美对手。日本企业富士

通自1997 年在中国成立合资企业从事封装业务以来，就不断转移其半导体制造业务。

到目前为止已经关闭其位于日本本土的三座封装厂之一，并计划未来将其全部日本

本土封装产能转移到中国。东芝半导体在2010 年关闭日本本土封装厂，目前晶圆制

造外包给台积电和三星，封装外包给中国大陆和台湾企业，外包比率已经达到了80%。而且飞思卡尔、赛意法等全球的知名半导体企业都已经在中国设立了芯片封装测试基地。

根据调查机构Gartner 2010 年3 月的预测，2009 年全球半导体封装测试市场

萎缩16.4%，市场规模达到380 亿美元。其中外包代工封装市场达到172 亿美元，

占比45.2%。随着2010 年全球经济的恢复，Gartner 预计半导体封装市场将强劲

反弹17.7%，市场规模达到448 亿美元，而外包代工封装市场将达到217 亿美元，增幅26.2%。预计在2010-2014 年，半导体封装市场将增长到591 亿美元，而其中外包代工市场的增速持续高于全行业，占比保持上升趋势，有望在2011、2012 年超过IDM 封装市场。

全球半导体产业在吸取了2000 年互联网泡沫破灭的教训后，已经改变了肆意投

资的策略，谨慎控制产能，积极改善财务结构，低负债经营成为业界共识。除此之外，IDM 大厂外包的进程加快，为封装产业创造出更多的机会。总体上来看，整个

产业进入一个?质变?的过程，特征为企业轻资产经营、IDM 加快外包、市场转向中国大陆等发展中地区。在未来几年年，封装产业成长超过有望超过整个半导体以及晶圆代工产业。我们预计半导体产业类精细分工和产能转移的大趋势仍让将延续，而

国内的半导体企业有望把握这一趋势而迎来一轮新的发展。

封装是中国半导体产业的重心

政策大力扶植半导体产业

整体来看，中国半导体产业相对落后于美国、日本、韩国和台湾等地区。具体

的表征有：第一，从业企业少；第二，产业链覆盖不全；第三，技术依赖进口，相对落后。针对产业落后的现状，国家也加大了政策的扶持力度。基于集成电路对于国

民经济和国家安全的高度重要性，中国政府对集成电路产业的发展给予了一贯的高度关注，并先后采取了多项优惠措施。

2000 年6 月形成的《鼓励软件产业和集成电路产业发展的若干政策》（老18 号

文）和后续的实施细则对芯片企业实施了税收优惠。2008 年1 月，财政部和国家税务总局发布了《关于企业所得税若干优惠政策的通知》，对集成电路企业所享受的所得税优惠政策进一步给予明确。2009 年2 月通过的《电子信息产业调整振兴规划》中，更是将―建立自主可控的集成电路产业体系‖作为未来国内信息产业发展的三大重

点任务之一，并在五大发展举措中明确提出―加大投入，集中力量实施集成电路升级‖。2011 年《关于进一步鼓励软件产业和集成电路产业发展的若干政策》(新18 号文件) 也顺利出台。在财税政策方面，?新18 号文?的相关优惠政策有9 条之多，比18 号文多出4 条。除继续执行原?18 号文件?确定的软件增值税优惠政策外，其它税收

优惠也得到进一步强化和完善在加紧制定当中。新政较原文件又一差异，主要还增加了投融资支持等元素，首次提出了从税收和资金方面全力促进软件产业和集成电路产业的优势企业发展壮大和兼并重组，加强产业资源整合。这将有助于行业集中度的进一步提升。

除此之外，在国家确立的十六个科级重大专项中，有两个都和半导体产业密切

相关。其中"核心电子器件、高端通用芯片及基础软件产品"（核高基）重大专项的主

要目标是：在芯片、软件和电子器件领域，追赶国际技术和产业的迅速发展，攻克高端通用芯片、基础软件和核心电子器件的关键技术。而?极大规模集成电路制造装备与成套工艺专项?（02 专项）则是专门针对提高我国集成电路制造产业的整体水平，

攻克极大规模集成电路制造核心技术。

根据国家发展规划和战略，预期未来国家还将出台更多针对集成电路产业的优

惠，这将有力地推动我国集成电路产业的健康稳步发展。

芯片设计技术投入大，壁垒高

我们仔细分析半导体产业链上下游各个工艺，各个环节之间的行业特征越来越明

显，差异越来越大。首先看轻资产的芯片设计（Fabless）业务，这是一个高度技术密集的产业。欧美、日本企业经过几十年的技术积累，现在已经基本把芯片设计的核心技术掌握在手中，并且建立了垄断的态势。

芯片设计企业需要对研发投入大量的资金。由下图所示的研发费用的占比我们可

以看出，以高通Qualcomm 为代表的芯片设计企业需要对研发保持高度的资金投入，台积电TSMC 所代表的圆晶制造企业和日月光ASE 代表的封装测试行业对研发资金的投入远远低于设计行业，而又以封装测试行业的技术投入需求最低。

晶圆制造资金投入大，难切入

再来看晶圆制造（Foundry）业务，这是一个资本和技术密集产业，但以资本密

集为主。晶圆厂的关键设备- 光刻机的价格在千万美元到亿美金级别，一个圆晶工厂的投资现在是以十亿美金的规模来计划。

同时，从技术的角度来看，未来摩尔定律持续推进的难度日益增加，研发费用

也必然逐步上升。以台积电TSMC 为例，在过去五年研发人员扩充三倍，同一期间研发支出增加两倍强。其最重要的原因就是摩尔定律接近极限而导致的技术开发难度加大。摩尔定律预测半导体的集成度每18 个月就翻番。回顾历史，摩尔定律是正确的，集成电路的线宽已经微米级别发展到纳米级别。同时晶圆制造技术的升级换代也加快，从微米级别加速进步到纳米级别，从90nm 到65nm 到目前CPU 普遍采用的45nm 技术的更新时间间隔缩短，目前已经在开展20nm 级别的制程研究中。但是现在，光学显影的方法已经发展到了极限，很难再进一步缩减晶片尺寸。未来，将需要转换到非光学显影的方法，这意味着更高的成本。

根据International Business Strategies(IBS)公司的分析，随着摩尔定律的发展，

芯片集成度的提高和线宽的减小，全球晶圆企业中能够提供相应技术的公司数目由0.13 um 技术时代的15 家萎缩到45 纳米技术时代的9 家。IBS 预计在32 纳米和22 纳米时代将分别只剩下5 家和3 家公司能提供相应技术的圆晶制造服务。?马太效应?将在晶圆制造产业显著体现。

封装测试行业最适合中国发展半导体产业

最后再来看芯片封装(Package)行业，这是一个技术和劳动力密集产业，在半导

体产业链中是劳动力最密集的。我们参考台湾本土半导体产业链中的联发科、台积电、日月光和矽品的人均创造营收指标，可以看出，专注于技术的IC 设计行业人均创造营收大约是圆晶制造行业的3 倍左右，大约是封测行业的10 倍左右。技术和资本密集的晶圆制造环节人均创造营收大约为芯片封装环节人均创造营收的3 倍左右。半导体产业这两个中下游的环节在人力成本上具有显著区别。

考虑到中国半导体产业的综合水平，我们认为半导体封装测试环节是最适合中

国企业切入全球半导体产业链的。基本逻辑也很明确，芯片设计领域技术壁垒很高，中国目前半导体产业薄弱的技术储备不具备实力去直接抢夺国际大厂商的市场，中国芯片设计企业还只能在一些小行业里从事一些比较初级的开发作业，不具备国际竞争的实力。而在晶园制造行业，一方面技术更新换代进程加快，另一方面对资金、技

术的要求较高，风险较大，行业的?马太效应?明显，目前新企业进入园晶制造行业的难度不断增大。半导体封装行业是集成电路产业链三层结构中技术要求要求最低，

同时也是劳动力最密集的一个领域，最适合中国企业借助于相对较低的劳动力优势

去切入的半导体产业的。

半导体封装测试是全球半导体企业最早向中国转移的产业。近几年来，中国封装

测试企业快速成长，国外半导体公司也向中国大举转移封装测试产能，封测业务外包

已成为国际IC 大厂的必然选择，从2007 年至今已有10 多家IDM 企业的封测工厂关闭，中国的半导体封装测试行业充满生机。封装测试行业已成为中国半导体产业的主体，占据着半壁江山，而且在技术上也开始向国际先进水平靠拢。全球封测产能向中

国转移加速，中国封测业市场继续呈增长趋势，半导体封测业面临着良好的发展机遇。根据中国半导体行业协会的统计，2010 年上半年中国集成电路产量为302.5 亿

块，行业实现销售收入666 亿元，与2009 年上半年同期增长45.1%。其中芯片设计

业销售规模达到128.47 亿元，同比增速9.8%；芯片制造业销售收入为209.21 亿元，

同比增长51%，而封装测试也销售收入规模为328.35 亿元，同比增长61.4%。根

据协会初步统计，2010 年中国集成电路产业销售额为1424 亿元，其中芯片设计业

销售383 亿元，芯片制造业销售409 亿元，封装测试行业销售额为632 亿元。封装

测试环节是我国集成电路产业链中相对成熟的环节，其产值一度占据我国集成电路产

业总产值的70%。?近年来，由于我国集成电路设计和芯片制造业的快速发展，封测

业所占比例有所下降，但仍然占据我国集成电路产业的半壁江山。随着‘摩尔定律’

日益接近其物理极限，业界越来越深刻地认识到，在‘后摩尔定律’时代，封测产业

将挑起技术进步的大梁。?反观台湾半导体产业的产值分布是以晶圆制造为重，芯

片设计和封装测试并列的局面。

我们预测未来全球的半导体行业在将呈现很明显的区域特征。欧美和日本的格

局是芯片设计>晶圆制造>封装测试，台湾的格局是晶圆制造>芯片设计>封装测试，

而中国的格局是封装测试>芯片设计>晶圆制造。

半导体封装技术浅析

根据集成电路的不同需求，可以采取不同的封装形式。目前在市面上存在多种广

泛使用的封装形式。而且这个封装模式本身也在随着技术的发展而逐渐演进。

芯片封装技术已经历经了好几代的变迁，代表性的技术指标飞速发展，包括芯

片面积与封装面积之比越来越接近，适用频率越来越高，耐温性能越来越好，以

及引脚数目增多，引脚间距减小，重量减小，可靠性提高等等。

这些变化的最根本因素来自于市场需求。从80 年代中后期开始，电子产品正朝

便携式和小型化、网络化和多媒体化发展，这种市场需求对电路组装技术提出了相应

的要求：单位体积信息的提高和单位时间信息的提高。为了满足这些要求，势必要提

高电路组装的功能密度，这就成为了促进芯片封装技术发展的最重要因素。

从封装技术的发展历程看，半导体封装技术发展包括5 个发展阶段，沿3 个趋势

发展：尺寸缩小、功能转换与性能提高、技术融合。最早出现的封装型态DIP 正在快

速萎缩，目前，全球半导体封装的主流技术正处在第三阶段的成熟期，以CSP 和BGA 等主要封装形式进行大规模生产，同时也在向第四、第五阶段发展。

未来的封装技术发展方向包含以下的一些方式：圆晶级封装（WLCSP），覆晶

封装（Flip Chip）,系统封装(SiP), 硅穿孔（Through-Silicon-Via），射频模组（RF Module），Bumping 技术的印刷（Printing）和电镀（Plating）等。

目前，发达国家在技术水平上占有优势，国际集成电路封装技术以BGA、CSP

为主流技术路线，而中国本土封测厂商产品以中、低端为主，封装形式以DIP、SOP、QFP 为主，并在向BGA、CSP 发展的道路中。提升内地集成电路企业的实力，促进

其技术升级是做强内地集成电路企业的必由之路。

封装形式演进带来工艺流程变革

半导体芯片的封装针对不同的封转方式在工艺流程设计上略有不同，现在普遍采

用的DIP、SOP 等封装都沿用下图所示的一个工艺流程，主要的工艺包含：贴膜- 打磨- 去膜- 切割- 粘贴- 键合- 压膜- 烘焙- 电镀- 印字- 引脚成型。

现在一些新的封装形式，如BGA 和CSP 系列，所采用的工艺流程、具体操作

和上图有所不同。而且随着封装技术的不断进步，整个工艺流程以及在某些环节都出现了一些变化。

键合材料之铜代替金

封装模式在发展，封装所用的材料也在进步。在半导体封装工艺过程中较为关

键的一个步骤就是引线键合工艺，也就是把芯片电极面朝上粘贴在封装基座上，用金属丝将芯片电极（Pad）与引线框架上对应的电极（Lead）通过焊接的方法连接的过程。引线键合的目的是把半导体芯片和外部封装框架电气导通，以确保电信号传递的畅通。键合的焊接方式有热压焊、超声焊和金丝球焊三种。其中最具代笔性的是金丝球焊。其主要的流程是将底座加热到300 摄氏度，把金丝穿过陶瓷或者红宝石劈刀

中毛细管，用氢气火焰将金丝端头烧成球后再用劈刀将金丝球压在电极上实现焊接键合。

金属导线材料的选择会影响到焊接质量、器材可靠性等方面。理想的材料应该

达到下面的性能要求：可与半导体材料形成良好的接触，化学性能稳定，与半导体材料间有很强的结合力，导电性能良好，容易焊接，在键合过程中可以保持一定的形状。黄金作为一种金属，它化学性能稳定，导电性能好，延展性能优异，容易加工

成丝，因此成为键合的首选材料。由于其优异的性能，目前半导体封装行业大多是采用金线键合

但是由于黄金作为贵重金属，具有明显的稀缺性，价格昂贵，导致封装成本高。

随着封装技术的发展，铜丝价格低廉，机械、电子、热学性能优异，因此被认为是金丝最好的替代品。与金丝键合工艺相比，采用铜丝键合在工艺上存在几个主要的

问题。首先是铜丝容易氧化，氧化后焊接难度大；第二是铜丝硬度高，在键合过程

中容易对芯片形成损伤；第三是形球过程中铜球表面容易形成铜氧化物；最后在封装后铜丝容易受到塑封材料中卤化物的腐蚀。

随着世界黄金价格的不断上涨，以及对铜丝物理、化学特性的实验改进，在高

密度封装要求以及半导体制造业成本的多重压力之下，铜丝键合工艺面临新的机遇。铜丝成本不到金丝成本的30%，这是绝对优势，也是推动工艺不断进步的最大动力。铜丝键合是目前半导体行业重点发展的一项新焊接技术，许多世界级半导体企业纷纷投入开发这种工艺。

根据2010 年1 月SEMI 公布的铜引线键合的调查，有41％的半导体厂商使用铜

引线键合。在铜引线键合的购买比例中，台湾占到全球的39％，菲律宾占到全球的18％，日本占3％。铜引线键合的先行者—台湾日月光ASE 表示，―采用铜引线键合的封装供货量截至2010 年9 月累计达到了10 亿个，实现了不亚于金线的质量‖。另外，台湾日月光集团预计2010 年底的累计供货量将达到20 亿个，2010 年底之前将购买4000 台铜引线键合装臵。从日月光ASE 2010 年第一季、第二季的财报上就可以明显看出铜引线键合所带来的毛利率提升效应，第二季单季获利大增36%，表现优于预期。日月光ASE 预计在2010 年，铜引线键合芯片的出货量将超过传统的金丝键合芯片。

在封装行业内，对于在采用铜引线键合技术较为领先的企业，在二级市场估值

上往往享受一定的溢价。参照同在台湾市场的日月光ASE 和矽品SPIL，我们可以

发现市场对日月光ASE 的认可度好于矽品SPIL，给予日月光ASE 一定的估值优惠。

我们理解这是市场对于日月光ASE 在铜引线键合技术方面的领先的一种肯定。

高密度、多引脚- BGA

随着电子产品向便携式、小型化、网络化和多媒体化方向的迅速发展，对电子组

装技术提出了更高的要求，新的高密度组装技术不断涌现，其中球栅阵列封装BGA （Ball Grid Array）就是一项已经进入实用化阶段的高密度组装技术，现在很多新产

品设计时大量地应用这种器件。

根据IC Insight 的统计，2005 年全球采用BGA 和CSP 封装的芯片出货大约为

200 亿颗，约占17%，而IC Insight 预计这一数字在2010 年将达到700 亿颗，占比达到39%。

BGA 技术的研究始于20 世纪60 年代，最早被美国IBM 公司采用。在20 世纪

80 年代，人们对电子电路小型化和I/O 引线数提出了较高的要求。为了适应这一需求，QFP 的引脚间距目前已从1.27mm 发展到了0.3mm。由于引脚间距不断缩小，I/O 引线数不断增加，封装体积也不断加大，给电路组装生产带来了许多困难，导致成品率

下降和组装成本的提高。另一方面由于受器件引脚框架加工精度等制造技术的限制，0.3mm 已是QFP 引脚间距的极限，这都限制了组装密度的提高。当集成电路的引脚

数目超过208 时，传统的封装方式有一定困难度。而且，当集成电路的频率超过

100MHz 时，传统的封装形式可能会产生相互干扰的现象。

BGA 的I/O 端子以圆形或柱形焊点按阵列形式分布在封装下面，引线间距大，引

线长度短，这样BGA 消除了精细间距器件中由于引线而引起的翘曲的问题。BGA 技

术的优点是可增加I/O 数和间距，消除QFP 技术的高I/0 端口数带来的生产成本和可

靠性问题。

BGA 技术的出现是IC 器件从四边引线封装到阵列焊点封装的一大进步，它实现

了器件更小、引线更多，以及优良的电性能，另外还有一些超过常规组装技术的性能

优势。这些性能优势包括高密度的I/O 接口、良好的热耗散性能，以及能够使小型元

器件具有较高的时钟频率。目前BGA 封装形式已经成为大规模集成电路设计的主流

选择。从多个封装企业的数据来看，BGA 类产品出货占比飞速上升。

BGA 封装与DIP、SOP 以及QFP 等封装的不同不仅仅是在引线外观上面，而

更多的是在从芯片设计、制造到封装的整个完整制程中。BGA 封装不仅工艺流程不

同于上述的传统形式，在材料上也大不相同。目前BGA 的封装形式有两种实现方式，一种是仍然采用金属引线键合工艺，但是没有引线框架，而是采用IC 基板（Substrate）来代替引线框架；另一种是采用倒臵芯片工艺（Flip Chip）, 在芯片上

采用凸点工艺（Bumping）而直接跳过了金属引线键合步骤。

BGA 封装形式带来的改变之一：就是采用IC 基板(IC Substrate)替代引线框架

（Lead Frame）。除了BGA 和CSP 之外的其它封装形式几乎都是采用引线框架。

引线框架封装技术已经相当成熟，应用范围也很广泛，主要是用于引线键合互连的

芯片。引线框架是芯片散热、导电的途径，也是芯片的机械物理支撑。BGA 封装形

式所采用的IC 基板实现和引线框架相同的功能，主要用以承载IC，内部布有线路用

以导通芯片与电路板之间讯号，除了承载的功能之外，IC 基板尚有保护电路、专线、设计散热途径、建立零组件模块化标准等附加功能。IC 基板制造流程与PCB 产品相近，但精密度大幅提升，且在材料设计、设备选用、后段制程与PCB 则有差异。IC

基板成为BGA 封装中关键零组件，成本占比较高。BT 树脂是BGA 封装中应用最广

的基板。在全球最主要的芯片封装企业中，采用IC 基板的产品销售已经占到绝大

部分的市场份额。

BGA 封装形式带来的改变之二：信号引出形状由传统的插针式或者压脚式变成

球体式。业内一般将满足BGA、CSP 封装要求的锡球统称为BGA 锡球，其中BGA

封装要求锡球球径介于0.30-0.76mm 之间，平均每平方英寸约植200-500 颗锡球；CSP 封装要求的锡球球径介于0.15-0.50mm 之间，平均每平方英寸约植300-500

颗。配合线路的密集型逐渐提升，锡球的粒径呈现逐步缩小的趋势。根据日本富士总研所统计，2004 年全球锡球市场规模约9609 亿粒/月（BGA +CSP 锡球），较1999 年的2309 亿粒/月，复合增长率达33%。如果按照平均每个BGA 或CSP 芯片

250-300 个引脚的话，我们预计目前全球锡球市场规模已达到大约185-21 万亿粒/年。从整个中国半导体封装材料市场来看，未来几年引线框架的市场成长已经放缓，

发展的重心主要是在IC 基板、键合金属丝以及其它封装材料上。

小型化-芯片级封装CSP

BGA 的兴起和发展尽管解决了QFP 面临的困难，但它仍然不能满足电子产品向

更加小型、更多功能、更高可靠性对电路组件的要求，也不能满足半导体集成技术发展对进一步提高封装效率和进一步接近芯片本征传输速率的要求，所以更新的封装形式-芯片级封装CSP(Chip Scale/Size Package)出现了。目前，芯片级封装并没有确

切的定义。日本电子工业协会对CSP 规定是芯片面积与封装尺寸面积之比大于80%。日本松下电子工业公司将封装每边的宽度比其芯片大1.0 毫米以内的产品称为CSP。CSP 是目前体积最小的封装之一。如果按照日本电工协会的定义，CSP 的封

装效率可以达到1:1.14，也就是说CSP 可以实现芯片面积与最后的封装面积大致等同。CSP 所用锡球直径和球中心距缩小了、更薄了，这样在相同封装尺寸时可有更多的I/0 数，使组装密度进一步提高。引脚数相同封装，CSP 的面积不到QFP 的十分

之一，只有BGA 的三分之一。与BGA 相比，同等空间下CSP 封装可以将存储容量

提高三倍。同时CSP 在相同尺寸的各类封装中，可容纳的引脚数最多。采用CSP 封装技术的内存不但体积小，同时也薄，其金属基板到散热体的最有效散热路径仅有0.2 毫米，大大提高了内存芯片在长时间运行后的可靠性，线路阻抗显著减小，芯片速度也随之得到大幅度提高。CSP 封装内存芯片的存取时间比BGA 封装内存改善

15-20%，同时抗干扰、抗噪性能也能得到大幅提升。

WLP 改变传统封装流程

晶圆级封装WLP（Wafer Level Package）是CSP 的一种实现方式，也被称为

晶圆级芯片封装WLCSP（Wafer Level Chip Scale Packaging）。不同于传统的芯片

封装方式（先切割再封测），WLCSP 技术是先在整片晶圆上进行封装和测试，然后才切割成一个个的IC 颗粒，因此封装后的体积即等同IC 裸晶的原尺寸。WLCSP 的封装方式，不仅明显地缩小芯片模块尺寸，而符合便携式移动设备对于内部设计空间的高密度需求；另一方面在效能的表现上，更提升了数据传输的速度与稳定性。

未来的封装-多系统集成

虽然最新出现的CSP 技术已经让裸芯片尺寸与封装尺寸基本相近，这样在相同封

装尺寸时可有更多的I/0 引脚数，也使电路组装密度大幅度提高，但是人们在应用中

也发现，无论采用何种封装技术，在封装后裸芯片的性能总是比未封装的要差一些。于是人们提出了多芯片组件MCM(Multi Chip Module)概念。MCM 把几块IC 芯片或CSP 组装在一块电路板上，构成功能电路板，就是多芯片组件。MCM 的出现使电

子系统实现小型化、模块化、低功耗、高可靠性提供了更有效的技术保障。

多芯片集成在MCM 技术之后的后续者就是SIP（System in a Package）。SIP

是指把构成一个完成电子系统的多个芯片封装在一起的技术，例如将移动终端中的

存储器、接口电路、甚至处理器都封装在一个芯片内，以实现电子设计的小型化。虽然有人认为SIP 和MCM 是同一个技术，但是大多数认为SIP 在封装技术上更先进，而把SIP 区别开MCM。例如，MCM 中芯片是放臵在同一层面上IC 基板上，而SIP 中芯片可以根据一定的配臵堆叠放臵。

SIP 封装技术使设备提供商把MCU、DRAM、FLASH、ASIC 和DSP，甚至被动

元件压缩进一个单一封装中，可以大大地减小系统的尺寸，也极大地缩短了产品的发布时间和周期，安装和测试也相应地简化了。采用SIP 封装的集成电路，对印刷电路板的要求也降低了，因为复杂的系统连线在芯片内部已经实现了。由于要实现水

平和垂直方向芯片的安装和连接，SIP 封装技术的难度是相当大的。一般把封装过

程中将多个芯片层叠放臵并且互相连接。SIP 由于大量使用堆叠技术也被称为3D 封

装技术。从技术难度和应用速度来看，3D 封装技术在未来10 年内将成为封装技术

的突破点和主流路径。

3D SIP 关键- TSV 技术

硅通孔TSV （Through-Silicon Via）技术是半导体集成电路产业迈向3D-SiP 时

代的关键技术。尽管3D 封装可以通过引线键合、倒装（Flip Chip，FC）凸点等各种芯片通路键合技术实现，但TSV 技术是潜在集成度最高、芯片面积/封装面积比最小、封装结构和效果最符合SiP 封装要求、应用前景最广的3D 封装技术，被誉为是继引

线键合、TAB、FC 之后的第四代封装技术，TSV 也被称为终极三维互联技术。

TSV 技术本质上并不是一种封装技术方案，而只是一种重要的工具，它允许

半导体裸片和晶圆以较高的密度互连在一起。基于这个原因，TSV 在大型IC 封

装领域中是一个重要的步骤。TSV 工艺将传统的芯片之间引线连接的方式彻底改变，通过在芯片晶圆上开凿微型导孔来实现上下的导通。采用TSV 工艺后，封装

流程就放弃了金属引线键合工艺，而增加了蚀刻和钻孔等步骤。TSV 技术一般和WLCSP 相结合，工艺流程上可以先钻孔和后钻孔。其具体的流程基本包含以下：贴膜–> 打磨–> 蚀刻–> 绝缘层处理–> 钻孔–> 溅镀–> 贴装–> 切割。

德州仪器(TI)的研究人员认为，WLCSP 正在向标准化的封装结构发展。WLCSP

可以包含WLCSP IC、MEMS IC 和无源器件的组合，并且这些器件通过硅通孔(TSV) 技术互连。下图所展示的就是一个基于TSV 的晶圆级封装芯片结构，通过TSV 工艺，将逻辑器件、MEMS 器件，甚至被动器件在晶圆级封装在一起。

根据半导体业内厂商及专业研究机构预测，从2011 年开始，TSV 技术将会渗

透到DSP、NAND Flash、DRAM、RF 等芯片领域；未来，基于TSV 技术的3D-SiP 封装将进一步应用至CPU、GPU、传感器、MEMS 等各类领域。TSV 技术将成为

3D-SiP 的主流封装技术

半导体封装技术向高端演进 (从DIP、SOP、QFP、PGA、BGA到CSP再到SIP)

半导体器件有许多封装形式，按封装的外形、尺寸、结构分类可分为引脚插入型、表面贴装型和高级封装三类。从DIP、SOP、QFP、PGA、BGA到CSP再到SIP，技术指标一代比一代先进。总体说来，半导体封装经历了三次重大革新：第一次是在上世纪80年代从引脚插入式封装到表面贴片封装，它极大地提高了印刷电路板上的组装密度；第二次是在上世纪90年代球型矩阵封装的出现，满足了市场对高引脚的需求，改善了半导体器件的性能；芯片级封装、系统封装等是现在第三次革新的产物，其目的就是将封装面积减到最小。高级封装实现封装面积最小化芯片级封装CSP。几年之前封装本体面积与芯片面积之比通常都是几倍到几十倍，但近几年来有些公司在BGA、TSOP的基础上加以改进而使得封装本体面积与芯片面积之比逐步减小到接近1的水平，所以就在原来的封装名称下冠以芯片级封装以用来区别以前的封装。就目前来看，人们对芯片级封装还没有一个统一的定义，有的公司将封装本体面积与芯片面积之比小于2的定为CSP，而有的公司将封装本体面积与芯片面积之比小于1.4或1.2的定为CSP。目前开发应用最为广泛的是FBGA和QFN等，主要用于内存和逻辑器件。就目前来看，CSP的引脚数还不可能太多，从几十到一百多。这种高密度、小巧、扁薄的封装非常适用于设计小巧的掌上型消费类电子装置。 CSP封装具有以下特点：解决了IC裸芯片不能进行交流参数测试和老化筛选的问题；封装面积缩小到BGA的1/4至1/10；延迟时间缩到极短；CSP封装的内存颗粒不仅可以通过PCB板散热，还可以从背

面散热，且散热效率良好。就封装形式而言，它属于已有封装形式的派生品，因此可直接按照现有封装形式分为四类：框架封装形式、硬质基板封装形式、软质基板封装形式和芯片级封装。多芯片模块MCM。20世纪80年代初发源于美国，为解决单一芯片封装集成度低和功能不够完善的问题，把多个高集成度、高性能、高可靠性的芯片，在高密度多层互联基板上组成多种多样的电子模块系统，从而出现多芯片模块系统。它是把多块裸露的IC芯片安装在一块多层高密度互连衬底上，并组装在同一个封装中。它和CSP封装一样属于已有封装形式的派生品。多芯片模块具有以下特点：封装密度更高，电性能更好，与等效的单芯片封装相比体积更小。如果采用传统的单个芯片封装的形式分别焊接在印刷电路板上，则芯片之间布线引起的信号传输延迟就显得非常严重，尤其是在高频电路中，而此封装最大的优点就是缩短芯片之间的布线长度，从而达到缩短延迟时间、易于实现模块高速化的目的。 WLCSP。此封装不同于传统的先切割晶圆，再组装测试的做法，而是先在整片晶圆上进行封装和测试，然后再切割。它有着更明显的优势：首先是工艺大大优化，晶圆直接进入封装工序，而传统工艺在封装之前还要对晶圆进行切割、分类；所有集成电路一次封装，刻印工作直接在晶圆上进行，设备测试一次完成，有别于传统组装工艺；生产周期和成本大幅下降，芯片所需引脚数减少，提高了集成度；引脚产生的电磁干扰几乎被消除，采用此封装的内存可以支持到800MHz的频

半导体集成电路封装技术试题汇总(李可为版)

半导体集成电路封装技术试题汇总第一章集成电路芯片封装技术 1. (P1)封装概念：狭义：集成电路芯片封装是利用（膜技术）及（微细加工技术），将芯片及其他要素在框架或基板上布置、粘贴固定及连接，引出接线端子并通过可塑性绝缘介质灌封固定，构成整体结构的工艺。广义：将封装体与基板连接固定，装配成完整的系统或电子设备，并确保整个系统综合性能的工程。 2.集成电路封装的目的：在于保护芯片不受或者少受外界环境的影响，并为之提供一个良好的工作条件，以使集成电路具有稳定、正常的功能。 3.芯片封装所实现的功能：①传递电能，②传递电路信号，③提供散热途径，④结构保护与支持。 4．在选择具体的封装形式时主要考虑四种主要设计参数：性能，尺寸，重量，可靠性和成本目标。 5.封装工程的技术的技术层次？第一层次，又称为芯片层次的封装，是指把集成电路芯片与封装基板或引脚架之间的粘贴固定电路连线与封装保护的工艺，使之成为易于取放输送，并可与下一层次的组装进行连接的模块元件。第二层次，将数个第一层次完成的封装与其他电子元器件组成一个电子卡的工艺。第三层次，将数个第二层次完成的封装组成的电路卡组合成在一个主电路版上使之成为一个部件或子系统的工艺。第四层次，将数个子系统组装成为一个完整电子厂品的工艺过程。 6.封装的分类？

按照封装中组合集成电路芯片的数目，芯片封装可分为：单芯片封装与多芯片封装两大类，按照密封的材料区分，可分为高分子材料和陶瓷为主的种类，按照器件与电路板互连方式，封装可区分为引脚插入型和表面贴装型两大类。依据引脚分布形态区分，封装元器件有单边引脚，双边引脚，四边引脚，底部引脚四种。常见的单边引脚有单列式封装与交叉引脚式封装，双边引脚元器件有双列式封装小型化封装，四边引脚有四边扁平封装，底部引脚有金属罐式与点阵列式封装。 7.芯片封装所使用的材料有金属陶瓷玻璃高分子 8.集成电路的发展主要表现在以下几个方面？ 1芯片尺寸变得越来越大2工作频率越来越高3发热量日趋增大4引脚越来越多对封装的要求：1小型化2适应高发热3集成度提高，同时适应大芯片要求4高密度化5适应多引脚6适应高温环境7适应高可靠性 9.有关名词： SIP ：单列式封装 SQP：小型化封装 MCP：金属鑵式封装 DIP：双列式封装 CSP：芯片尺寸封装 QFP：四边扁平封装 PGA：点阵式封装 BGA：球栅阵列式封装 LCCC：无引线陶瓷芯片载体第二章封装工艺流程 1.封装工艺流程一般可以分为两个部分，用塑料封装之前的工艺步骤成为前段操作，在成型之后的工艺步骤成为后段操作

半导体器件有许多封装形式

MSOP 是一种微型的SOP封装半导体器件有许多封装形式，按封装的外形、尺寸、结构分类可分为引脚插入型、表面贴装型和高级封装三类。从DIP、SOP、QFP、PGA、BGA到CSP再到SIP，技术指标一代比一代先进。总体说来，半导体封装经历了三次重大革新：第一次是在上世纪80年代从引脚插入式封装到表面贴片封装，它极大地提高了印刷电路板上的组装密度；第二次是在上世纪90年代球型矩阵封装的出现，满足了市场对高引脚的需求，改善了半导体器件的性能；芯片级封装、系统封装等是现在第三次革新的产物，其目的就是将封装面积减到最小。高级封装实现封装面积最小化芯片级封装CSP。几年之前封装本体面积与芯片面积之比通常都是几倍到几十倍，但近几年来有些公司在BGA、TSOP的基础上加以改进而使得封装本体面积与芯片面积之比逐步减小到接近1的水平，所以就在原来的封装名称下冠以芯片级封装以用来区别以前的封装。就目前来看，人们对芯片级封装还没有一个统一的定义，有的公司将封装本体面积与芯片面积之比小于2的定为CSP，而有的公司将封装本体面积与芯片面积之比小于1.4或1.2的定为CSP。目前开发应用最为广泛的是FBGA和QFN等，主要用于内存和逻辑器件。就目前来看，CSP的引脚数还不可能太多，从几十到一百多。这种高密度、小巧、扁薄的封装非常适用于设计小巧的掌上型消费类电子装置。 CSP封装具有以下特点：解决了IC裸芯片不能进行交流参数测试和老化筛选的问题；封装面积缩小到BGA的1/4至1/10；延迟时间缩到极短；CSP封装的内存颗粒不仅可以通过PCB板散热，还可以从背面散热，且散热效率良好。就封装形式而言，它属于已有封装形式的派生品，因此可直接按照现有封装形式分为四类：框架封装形式、硬质基板封装形式、软质基板封装形式和芯片级封装。多芯片模块MCM。20世纪80年代初发源于美国，为解决单一芯片封装集成度低和功能不够完善的问题，把多个高集成度、高性能、高可靠性的芯片，在高密度多层互联基板上组成多种多样的电子模块系统，从而出现多芯片模块系统。它是把多块裸露的IC芯片安装在一块多层高密度互连衬底上，并组装在同一个封装中。它和CSP封装一样属于已有封装形式的派生品。多芯片模块具有以下特点：封装密度更高，电性能更好，与等效的单芯片封装相比体积更小。如果采用传统的单个芯片封装的形式分别焊接在印刷电路板上，则芯片之间布线引起的信号传输延迟就显得非常严重，尤其是在高频电路中，而此封装最大的优点就是缩短芯片之间的布线长度，从而达到缩短延迟时间、易于实现模块高速化的目的。 WLCSP。此封装不同于传统的先切割晶圆，再组装测试的做法，而是先在整片晶圆上进行封装和测试，然后再切割。它有着更明显的优

半导体封装技术

随着半导体技术的发展，摩尔定律接近失效的边缘。产业链上IC 设计、晶圆制造、封装测试各个环节的难度不断加大，技术门槛也越来越高，资本投入越来越大。由单个企业覆盖整个产业链工艺的难度显著加大。半导体产业链向专业化、精细化分工发展是一个必然的大趋势。全球半导体产业整体成长放缓，产业结构发生调整，产能在区域上重新分配。半导体产业发达地区和不发达地区将会根据自身的优势在半导体产业链中有不同侧重地发展。封装产能转移将持续，外包封装测试行业的增速有望超越全行业。芯片设计行业的技术壁垒和晶圆制造行业的资金壁垒决定了，在现阶段，封装测试行业将是中国半导体产业发展的重点。在传统封装工艺中，黄金成本占比最高。目前采用铜丝替代金丝是一个大的趋势。用铜丝引线键合的芯片产品出货占比的上升有助于提高封装企业的盈利能力。半导体封装的发展朝着小型化和多I/O 化的大趋势方向发展。具体的技术发展包括多I/O 引脚封装的BGA 和小尺寸封装的CSP 等。WLSCP 和 TSV 等新技术有望推动给芯片封装测试带来革命性的进步。中国本土的封装测试企业各有特点：通富微电最直接享受全球产能转移；长电科技在技术上稳步发展、巩固其行业龙头地位；华天科技依托地域优势享受最高毛利率的同时通过投资实现技术的飞跃。中国本土给封装企业做配套的上游企业，如康强电子和新华锦，都有望在封装行业升级换代的过程中提升自己的行业地位。风险提示：全球领先的封装测试企业在中国大陆直接投资，这将加大行业内的竞争。同时用工成本的上升将直接影响半导体封装企业的盈利能力。半导体封装产能持续转移半导体封装环节至关重要半导体芯片的大体制备流程包括芯片设计->圆晶制造->封装测试。所谓半导体 ?封装（Packaging）?，是半导体芯片生产过程的最后一道工序，是将集成电路用绝缘的材料打包的技术。封装工艺主要有以下功能：功率分配（电源分配）、信号分配、散热通道、隔离保护和机械支持等。封装工艺对于芯片来说是必须的，也是至关重要的一个环节。因为芯片必须与外界隔离，以防止空气中的杂质对芯片电路的腐蚀而造成电气性能的下降。另外，封装后的芯片也更便于安装和运输。可以说封装是半导体集成电路与电路板的链接桥梁，封装技术的好坏还直接影响到芯片自身的性能和PCB 的设计与制造，产业分工精细化随着半导体产业的发展，?摩尔?定律持续地发酵，IC 芯片集成度以几何级数上升，线宽大幅下降。以INTEL CPU 芯片为例，线宽已经由1978 年推出的8086 的3 μm 发展到2010 年推出Core i 7 的45nm , 对应的晶体管集成度由2.9 万只发展到7.8 亿只。产业链上IC 设计、晶圆制造、封装测试各个环节的难度不断加大，技术门槛也越来越高。同时随着技术水平的飞升和规模的扩大，产业链中的多个环节对资本投入的要求也大幅提高。由单个企业做完覆盖整个产业链工艺的难度越来越大。在这样的大环境下，产业链向专业化、精细化分工发展是一个必然的大趋势。目前全球的半导体产业链大致可以归纳为几大类参与者：IDM 集成设备制造商；

半导体器件封装概述

1 半导体器件封装概述电子产品是由半导体器件(集成电路和分立器件)、印刷线路板、导线、整机框架、外壳及显示等部分组成，其中集成电路是用来处理和控制信号，分立器件通常是信号放大，印刷线路板和导线是用来连接信号，整机框架外壳是起支撑和保护作用，显示部分是作为与人沟通的接口。所以说半导体器件是电子产品的主要和重要组成部分，在电子工业有“工业之米"的美称。我国在上世纪60年代自行研制和生产了第一台计算机，其占用面积大约为100 m2以上，现在的便携式计算机只有书包大小，而将来的计算机可能只与钢笔一样大小或更小。计算机体积的这种迅速缩小而其功能越来越强大就是半导体科技发展的一个很好的佐证，其功劳主要归结于：(1)半导体芯片集成度的大幅度提高和晶圆制造(Wafer fabrication)中光刻精度的提高，使得芯片的功能日益强大而尺寸反而更小；(2)半导体封装技术的提高从而大大地提高了印刷线路板上集成电路的密集度，使得电子产品的体积大幅度地降低。半导体组装技术(Assembly technology)的提高主要体现在它的封装型式(Package)不断发展。通常所指的组装(Assembly)可定义为：利用膜技术及微细连接技术将半导体芯片(Chip)和框架(Leadframe)或基板(Sulbstrate)或塑料薄片(Film)或印刷线路板中的导体部分连接以便引出接线引脚，并通过可塑性绝缘介质灌封固定，构成整体立体结构的工艺技术。它具有电路连接，物理支撑和保护，外场屏蔽，应力缓冲，散热，尺寸过度和标准化的作用。从三极管时代的插入式封装以及20世纪80年代的表面贴装式封装，发展到现在的模块封装，系统封装等等，前人已经研究出很多封装形式，每一种新封装形式都有可能要用到新材料，新工艺或新设备。驱动半导体封装形式不断发展的动力是其价格和性能。电子市场的最终客户可分为3类：家庭用户、工业用户和国家用户。家庭用户最大的特点是价格便宜而性能要求不高；国家用户要求高性能而价格通常是普通用户的几十倍甚至几千倍，主要用在军事和航天等方面；工业用户通常是价格和性能都介于以上两者之间。低价格要求在原有的基础上降低成本，这样材料用得越少越好，一次性产出越大越好。高性能要求产品寿命长，能耐高低温及高湿度等恶劣环境。半导体生产厂家时时刻刻都想方设法降低成本和提高性能，当然也有其它的因素如环保要求和专利问题迫使他们改变封装型式。 2 封装的作用封装(Package)对于芯片来说是必须的，也是至关重要的。封装也可以说是指安装半导体集成电路芯片用的外壳，它不仅起着保护芯片和增强导热性能的作用，而且还是沟通芯片内部世界与外部电路的桥梁和规格通用功能的作用。封装的主要作用有： (1)物理保护。因为芯片必须与外界隔离，以防止空气中的杂质对芯片电路的腐蚀而造成电气性能下降，保护芯片表面以及连接引线等，使相当柔嫩的芯片在电气或热物理等方面免受外力损害及外部环境的影响；同时通过封装使芯片的热膨胀系数与框架或基板的热膨胀系数相匹配，这样就能缓解由于热等外部环境的变化而产生的应力以及由于芯片发热而产生的应力，从而可防止芯片损坏失效。基于散热的要求，封装越薄越好，当芯片功耗大于2W时，在封装上需要增加散热片或热沉片，以增强其散热冷却功能；5～1OW 时必须采取强制冷却手段。另一方面，封装后的芯片也更便于安装和运输。 (2)电气连接。封装的尺寸调整(间距变换)功能可由芯片的极细引线间距，调整到实装基板的尺寸间距，从而便于实装操作。例如从以亚微米(目前已达到0．1 3μm以下)为特征尺寸的芯片，到以10μm为单位的芯片焊点，再到以100μm为单位的外部引脚，最后剑以毫米为单位的印刷电路板，都是通过封装米实

半导体封装前沿技术

最新封装技术与发展芯片制作流程封装大致经过了如下发展进程：结构方面：DIP 封装(70 年代)->SMT 工艺(80 年代LCCC/PLCC/SOP/QFP)->BGA 封装(90 年代)->面向未来的工艺(CSP/MCM) 材料方面：金属、陶瓷－>陶瓷、塑料－>塑料；引脚形状：长引线直插－>短引线或无引线贴装－>球状凸点；装配方式：通孔插装－>表面组装－>直接安装封装技术各种类型一．TO 晶体管外形封装 TO （Transistor Out-line）的中文意思是“晶体管外形”。这是早期的封装规格，例如TO-92，TO-92L，TO-220，TO-252 等等都是插入式封装设计。近年来表面贴装市场需求量增大，TO 封装也进展到表面贴装式封装。 TO252 和TO263 就是表面贴装封装。其中TO-252 又称之为D-PAK，TO-263 又称之为D2PAK。D-PAK 封装的MOSFET 有3 个电极，栅极（G）、漏极（D）、源极（S）。其中漏极（D）的引脚被剪断不用，而是使用背面的散热板作漏极（D），直接焊接在PCB 上，一方面用于输出大电流，一方面通过PCB 散热。所以PCB 的D-PAK 焊盘有三处，漏极（D）焊盘较大。

二．DIP 双列直插式封装 DIP(DualIn－line Package)是指采用双列直插形式封装的集成电路芯片，绝大多数中小规模集成电路(IC)均采用这种封装形式，其引脚数一般不超过100 个。封装材料有塑料和陶瓷两种。采用DIP 封装的CPU 芯片有两排引脚，使用时，需要插入到具有DIP 结构的芯片插座上。当然，也可以直接插在有相同焊孔数和几何排列的电路板上进行焊接。DIP 封装结构形式有：多层陶瓷双列直插式DIP，单层陶瓷双列直插式DIP，引线框架式DIP （含玻璃陶瓷封接式，塑料包封结构式，陶瓷低熔玻璃封装式）等。 DIP 封装具有以下特点： 1.适合在PCB (印刷电路板)上穿孔焊接，操作方便。 2. 比TO 型封装易于对PCB 布线。 3.芯片面积与封装面积之间的比值较大，故体积也较大。以采用40 根I/O 引脚塑料双列直插式封装(PDIP)的CPU 为例，其芯片面积/封装面积=(3×3)/(15.24×50)=1:86，离1 相差很远。（PS:衡量一个芯片封装技术先进与否的重要指标是芯片面积与封装面积之比，这个比值越接近1 越好。如果封装尺寸远比芯片大，说明封装效率很低，占去了很多有效安装面积。）用途：DIP 是最普及的插装型封装，应用范围包括标准逻辑IC，存贮器LSI，微机电路等。Intel 公司早期CPU，如8086、80286 就采用这种封装形式，缓存(Cache )和早期的内存芯片也是这种封装形式。三．QFP 方型扁平式封装 QFP(Plastic Quad Flat Pockage)技术实现的CPU 芯片引脚之间距离很小，管脚很细，一般大规模或超大规模集成电路采用这种封装形式，其引脚数一般都在100 以上。基材有陶瓷、金属和塑料三种。引脚中心距有1.0mm、0.8mm、0.65mm、0.5mm、0.4mm、0.3mm 等多种规格。其特点是： 1.用SMT 表面安装技术在PCB 上安装布线。 2.封装外形尺寸小，寄生参数减小，适合高频应用。以0.5mm 焊区中心距、208 根I/O 引脚QFP 封装的CPU 为例，如果外形尺寸为28mm×28mm，芯片尺寸为10mm×10mm，则芯片面积/封装面积=(10×10)/(28×28)=1:7.8，由此可见QFP 封装比DIP 封装的尺寸大大减小。 3.封装CPU 操作方便、可靠性高。 QFP 的缺点是：当引脚中心距小于0.65mm 时，引脚容易弯曲。为了防止引脚变形，现已出现了几种改进的QFP 品种。如封装的四个角带有树指缓冲垫的BQFP(见右图)；带树脂保护环覆盖引脚前端的GQFP；在封装本体里设置测试凸点、放在防止引脚变形的专用夹具里就可进行测试的TPQFP 。用途：QFP 不仅用于微处理器（Intel 公司的80386 处理器就采用塑料四边引出扁平封装），门陈列等数字逻辑LSI 电路，而且也用于VTR 信号处理、音响信号处理等模拟LSI 电路。四．SOP 小尺寸封装 SOP 器件又称为SOIC(Small Outline Integrated Circuit)，是DIP 的缩小形式，引线中心距为1.27mm，材料有塑料和陶瓷两种。SOP 也叫SOL 和DFP。SOP 封装标准有SOP-8、SOP-16、SOP-20、SOP-28 等等，SOP 后面的数字表示引脚数，业界往往把“P”省略，叫SO （Small Out-Line ）。还派生出SOJ （J 型引脚小外形封装）、TSOP （薄小外形封装）、VSOP （甚小外形封装）、SSOP （缩小型SOP ）、TSSOP （薄的缩小型SOP ）及SOT （小外形晶

半导体元器件封装技术

SMT工艺技术基础：半导体元器件封装技术摘要：摘要：SMT工艺控制的主要目的就是有一个良好的焊接效果。工艺控制水平是影响焊接的关键因素，设计和材料则直接影响焊接效果 ... 摘要：SMT工艺控制的主要目的就是有一个良好的焊接效果。工艺控制水平是影响焊接的关键因素，设计和材料则直接影响焊接效果。本文主要涉及焊接材料的相关知识，如PCB的表面材料及其处理工艺，元器件的引脚材料等。焊接与2个表面焊接是用熔融的填充金属使结合点表面润湿且在两个金属部件之间形成冶金的键合，填充金属的熔点要低于450度。英文名字叫做Soldering，意为“用在接触处熔化的非铁填充金属(诸如黄铜和钎焊料之类，其熔点低于基体金属的熔点)来焊接金属”。对于较高温度熔点的填充金属，焊接工艺被规类为硬铅焊。每每谈到焊接工艺，尤其在选择Flux时，我们首先要考虑两个表面：管脚表面和焊盘表面。一般很少有人去关心管脚表面的材料究竟是什么样一种东西，因为大部分元器件都是供应商大批量生产和供货的，元器件的焊接部位采用什么样的表面处理工艺大部分由元器件制造商来决定，而PCB组装厂很难对其进行严格的控制。而且，针对不同的PCB组装厂来定制元器件管脚表面的处理工艺是不划算的，当然除了特殊情况。因此，对于SMT工艺工程师和来料检测人员来讲，应该把关注的重点放在元器件的可焊性上，尤其是来料检测人员必须确保元器件的可焊性。而PCB就完全不一样了，因为每一个产品的PCB都是量身定作的，设计人员和工艺工程师可以决定让PCB制造厂采用哪种合适的材料和PCB表面处理工艺，并对焊盘的可焊性进行严格要求和控制。更为重要的是，为了把PCB组装缺陷降到最低，设计人员必须明确规定采用那些可焊性好的材料来处理焊盘表面，以及他们的具体的技术规格；是来料检测人员则要对来料的可焊性进行严格检查。常用的几种焊接金属 1、裸铜经过化学清洗的裸铜是最容易焊接的一种材料，即使采用非常柔和的助焊剂；而且裸铜的处理工艺简单经济。但是裸铜很容易氧化和失去光泽，从而导致可焊性急剧下降，除非在回流焊炉中有强劲的Flux（松香基）保护铜表面。如果生产中用到了裸铜表面，在使用和储藏（储藏时间要尽量短）当中必须注意裸铜的可焊性！裸铜不能储存在含有硫的环境中，如纸、纸板、印刷品，因为硫很容易使铜生锈。 2、金

半导体封装技术大全

半导体封装技术大全 1、BGA(ball grid array) 球形触点陈列，表面贴装型封装之一。在印刷基板的背面按陈列方式制作出球形凸点用以代替引脚，在印刷基板的正面装配LSI 芯片，然后用模压树脂或灌封方法进行密封。也称为凸点陈列载体(PAC)。引脚可超过200，是多引脚LSI 用的一种封装。封装本体也可做得比QFP(四侧引脚扁平封装)小。例如，引脚中心距为1.5mm 的360 引脚BGA仅为31mm 见方；而引脚中心距为0.5mm 的30 4 引脚QFP 为40mm 见方。而且BGA不用担心QFP 那样的引脚变形问题。该封装是美国Motorola 公司开发的，首先在便携式电话等设备中被采用，今后在美国有可能在个人计算机中普及。最初，BGA的引脚(凸点)中心距为1.5mm，引脚数为225。现在也有一些LSI 厂家正在开发500 引脚的BGA。BGA的问题是回流焊后的外观检查。现在尚不清楚是否有效的外观检查方法。有的认为，由于焊接的中心距较大，连接可以看作是稳定的，只能通过功能检查来处理。美国Motorola 公司把用模压树脂密封的封装称为OMPAC，而把灌封方法密封的封装称为 GPAC(见OMPAC 和GPAC)。 2、BQFP(quad flat package with bumper) 带缓冲垫的四侧引脚扁平封装。QFP 封装之一，在封装本体的四个角设置突起(缓冲垫) 以防止在运送过程中引脚发生弯曲变形。美国半导体厂家主要在微处理器和ASIC 等电路中采用此封装。引脚中心距0.635mm，引脚数从84 到196 左右(见QFP)。 3、碰焊PGA(butt joint pin grid array) 表面贴装型PGA 的别称(见表面贴装型PGA)。 4、C－(ceramic) 表示陶瓷封装的记号。例如，CDIP 表示的是陶瓷DIP。是在实际中经常使用的记号。 5、Cerdip 用玻璃密封的陶瓷双列直插式封装，用于ECL RAM，DSP(数字信号处理器)等电路。带有玻璃窗口的Cerdip 用于紫外线擦除型EP ROM 以及内部带有EPROM 的微机电路等。引脚中心距2.54mm，引脚数从8 到42。在日本，此封装表示为DIP－G(G 即玻璃密封的意思)。 6、Cerquad 表面贴装型封装之一，即用下密封的陶瓷QFP，用于封装DSP 等的逻辑LSI 电路。带有窗口的Cerquad 用于封装EPROM 电路。散热性比塑料QFP 好，在自然空冷条件下可容许1. 5～ 2W 的功率。但封装成本比塑料QFP 高3～5 倍。引脚中心距有1.27mm、0.8m m、0.65mm、 0.5mm、 0.4mm 等多种规格。引脚数从32 到368。 7、CLCC(ceramic leaded chip carrier) 带引脚的陶瓷芯片载体，表面贴装型封装之一，引脚从封装的四个侧面引出，呈丁字形。带有窗口的用于封装紫外线擦除型EPRO M 以及带有EPROM 的微机电路等。此封装也称为 QFJ、QFJ－G(见QFJ)。 8、COB(chip on board) 板上芯片封装，是裸芯片贴装技术之一，半导体芯片交接贴装在印刷线路板上，芯片与基板的电气连接用引线缝合方法实现，芯片与基板的电气连接用引线缝合方法实现，并用树脂覆盖以确保可靠性。虽然COB 是最简单的裸芯片贴装技术，但它的封装密度远不如TAB 和倒片焊技术。 9、DFP(dual flat package) 双侧引脚扁平封装。是SOP 的别称(见SOP)。以前曾有此称法，现在已基本上不用。 10、DIC(dual in-line ceramic package) 陶瓷DIP(含玻璃密封)的别称(见DIP). 11、DIL(dual in-line) DIP 的别称(见DIP)。欧洲半导体厂家多用此名称。 12、DIP(dual in-line package) 双列直插式封装。插装型封装之一，引脚从封装两侧引出，封装材料有塑料和陶瓷两种。 DIP 是最普及的插装型封装，应用范围包括标准逻辑IC，存贮器LSI，微机电路等。引脚中心距2.54mm，引脚数从6 到64。封装宽度通常为15.2mm。有的把宽度为7.52m m 和10.16mm 的封装分别称为skinny DIP 和slim DIP(窄体型DIP)。但多数情况下并不加区分，只简单地统称为DIP。另外，用低熔点玻璃密封的陶瓷DIP 也称为cerdip(见cerdip)。 13、DSO(dual small out-lint) 双侧引脚小外形封装。SOP 的别称(见SOP)。部分半导体厂家采用此名称。 14、DICP(dual tape carrier package) 双侧引脚带载封装。TCP(带载封装)之一。引脚制作在绝缘带上并从封装两侧引出。由于利用的是TAB(自动带载焊接)技术，封装外形非常薄。常用于液晶显示驱动LSI，但多数为定制品。另外，0.5mm 厚的存储器LSI 簿形封装正处于开发阶段。在日本，按照E

半导体集成电路封装技术试题汇总(李可为版)

半导体集成电路封装技术试题汇总第一章集成电路芯片封装技术 1. (P1)封装概念：狭义：集成电路芯片封装是利用（膜技术）及（微细加工技术），将芯片及其他要素在框架或基板上布置、粘贴固定及连接，引出接线端子并通过可塑性绝缘介质灌封固定，构成整体结构的工艺。广义：将封装体与基板连接固定，装配成完整的系统或电子设备，并确保整个系统综合性能的工程。 2.集成电路封装的目的：在于保护芯片不受或者少受外界环境的影响，并为之提供一个良好的工作条件，以使集成电路具有稳定、正常的功能。 3.芯片封装所实现的功能：①传递电能，②传递电路信号，③提供散热途径，④结构保护与支持。4．在选择具体的封装形式时主要考虑四种主要设计参数：性能，尺寸，重量，可靠性和成本目标。 5.封装工程的技术的技术层次？第一层次，又称为芯片层次的封装，是指把集成电路芯片与封装基板或引脚架之间的粘贴固定电路连线与封装保护的工艺，使之成为易于取放

发热量日趋增大4引脚越来越多对封装的要求：1小型化2适应高发热3集成度提高，同时适应大芯片要求4高密度化5适应多引脚6适应高温环境7适应高可靠性 9.有关名词： SIP：单列式封装SQP：小型化封装MCP：金属鑵式封装 DIP：双列式封装CSP：芯片尺寸封装QFP：四边扁平封装 PGA：点阵式封装BGA：球栅阵列式封装LCCC：无引线陶瓷芯片载体第二章封装工艺流程 1.封装工艺流程一般可以分为两个部分，用塑料封装之前的工艺步骤成为前段操作，在成型之后的工艺步骤成为后段操作 2.芯片封装技术的基本工艺流程硅片减薄硅片切割芯片贴装，芯片互联成型技术去飞边毛刺切筋成型上焊锡打码等工序 3.硅片的背面减薄技术主要有磨削，研磨，化学机械抛光，干式抛光，电化学腐蚀，湿法腐蚀，

_半导体_大规模集成电路工艺流程(精)

引言随着半导体器件封装的小型化、片状化、薄型化和焊球阵列化，对半导体封装技术要求越来越高。由于封装材料复杂性的不断增加，半导体封装技术也越来越复杂，封装和工艺流程也越来越复杂。 1. （半导体）大规模集成电路封装工艺简介所谓封装就是指安装半导体集成电路芯片用的外壳，通过芯片上的接点用导线连接到封装外壳的引脚上，这些引脚又通过印刷电路板上的导线与其他器件连接，它起着安装、固定、密封，保护芯片及增强电热性能等方面的作用。 1.1 以焊接技术为基础的互连工艺以焊接技术为基础的互连工艺普遍采用叠层型三维封装结构，即把多个裸芯片（半导体）大规模集成电路工艺流程张琦1 韩团军2 １．陕西理工学院机械工程学院；２．陕西理工学院电信系或多芯片模块(MCM沿Z 轴层层叠装、互连，组成三维封装结构。叠层型三维封装的优点是工艺相对简单，成本相对较低，关键是解决各层间的垂直互连问题。根据集成功率模块的特殊性，主要利用焊接工艺将焊料凸点、金属柱等焊接在芯片的电极引出端，并与任一基板或芯片互连。目前的技术方案包括焊料凸点互连(SolderBall Interconnect和金属柱互连平行板结构(Metal Posts Interconnected Parallel PlateStructures--MPIPPS 等。

1.2以沉积金属膜为基础的互连工艺多采用埋置型三维封装结构，即在各类基板或介质中埋置裸芯片，顶层再贴装表贴元件及芯片来实现三维封装结构。其特点是蒸镀或溅射的金属膜不仅与芯片的电极相连，而且可以构成电路图形，并连至其他电路。其最大优点是能大大减少焊点，缩短引线间距，进而减小寄生参数。另外，这种互连工艺采用的埋置型三维封装结构能够增大芯片的有效散热面积，热量耗散可以沿模块的各个方向流动，有利于进一步提高集成模块的功率密度，以沉积金属膜为基础的互连工艺有薄膜覆盖技术和嵌入式封装等。 2. （半导体）大规模集成电路封装工艺流程 2.1 (半导体大规模集成电路封装前道工程 TAPE MOUNT →SAWING →DIE ATTACH →WIRE BOND T A P E M O U N T 工程是半导体ASSEMBLY 工程中的第一道工序，其目的在于将要加工的WAFER 固定，便于自动化加工。过程实质是用T AP E 从背面将WAFER 固定在RING 上。现在所用的TAPE 成卷筒状，一面有黏性，通常使用的TAPE 为蓝色，具有弹性，呈半透明状。通常使用的TAPE 缺点是随时间的增加黏性逐渐增大，一般在2～3天内加工完毕对产品没有影响。TAPE MOUNT 完成后要求在TAPE 与WAFER 间粘贴平整，如果背面存在气泡，在SAWING 时切割好的DIE 会脱离TAPE 翘起，将切割好的BLADE 损坏，同时也损坏了DIE 。因此T/M后应检查背面的粘合情况，如有少数气泡，可用指甲背面轻轻将气泡压平，若压不平，可用刀片将TAPE 划破一点，放出气泡中的空气，然后压平。气泡面积不能大于DIE 面积的1/4。 S A W I N G 工程是将W A F E R 上的CHIP 分离的过程，T/M完毕的WAFER 送至SAWING 工程，按照FAB 时形成的SCRIBE LINE 进行切割，将连在一起的CHIP 分开，形成每片IC 的核心。

半导体封装划片工艺及优化_一_

在一个晶圆上，通常有几百个至数千个芯片连在一起。它们之间留有80u m 至150um的间隙，此间隙被称之为划片街区（Saw Street）。将每一个具有独立电气性能的芯片分离出来的过程叫做划片或切割（Dicing Saw）。目前，机械式金刚石切割是划片工艺的主流技术。在这种切割方式下，金刚石刀片（Diamond Blade）以每分钟3万转到4万转的高转速切割晶圆的街区部分，同时，承载着晶圆的工作台以一定的速度沿刀片与晶圆接触点的切线方向呈直线运动，切割晶圆产生的硅屑被去离子水（DI water）冲走。依能够切割晶圆的尺寸，目前半导体界主流的划片机分８英寸和12英寸划片机两种。晶圆划片工艺的重要质量缺陷的描述崩角 (Chipping) 因为硅材料的脆性，机械切割方式会对晶圆的正面和背面产生机械应力，结果在芯片的边缘产生正面崩角（FSC- Front Side Chipping）及背面崩角（BSC-Back Side Chipping）。正面崩角和背面崩角会降低芯片的机械强度，初始的芯片边缘裂隙在后续的封装工艺中或在产品的使用中会进一步扩散，从而可能引起芯片断裂，导致电性失效。另外，如果崩角进入了用于保护芯片内部电路、防止划片损伤的密封环（Seal Ring）内部时，芯片的电气性能和可靠性都会受到影响。封装工艺设计规则限定崩角不能进入芯片边缘的密封圈。如果将崩角大小作为评核晶圆切割质量／能力的一个指标，则可用公式来计算晶圆切割能力指数（Cpk）（图1）。 D1、D2代表划片街区中保留完整的部分，FSC是指正面崩角的大小。依照封装工艺设计规则，D1、D2的最小值可以为0，允许崩角存在的区域宽度D为（街区宽度-刀痕宽度)/2，为D1、D2的平均值，为D1、D2的方差。依统计学原理，对于一个合格的划片工艺半导体封装划片工艺及优化(一) 王志杰飞思卡尔半导体中国有限公司而言，其切割能力指数应大于1.5。　分层与剥离（Delamination & Peeling）由于低k ILD层独特的材料特性，低k晶圆切割的失效模式除了崩角缺陷外，芯片边缘的金属层与ILD层的分层和剥离是另一个主要缺陷。对于低k晶圆切割质量评估，除了正面崩角和背面崩角以外，根据实验数据和可靠性结果，规定了下述切割质量指标： (1) 铜密封环不允许出现断裂，分层或其他任何（在200倍显微镜下）可见的损伤。 (2) 在划片街区上出现金属与ILD层的分层是允许的，只要这种分层能止步于铜密封环外。 (3) 在芯片的顶角区域的金属／ILD层不允许出现分层或损伤，唯一的例外是有封装可靠性数据证明在某种特定的芯片设计／封装结构的组合下芯片的顶角区域的损伤可以接受。影响晶圆划片质量的重要因素划片工具，材料及划片参数划片工具和材料主要包括：划片刀（Dicing blade）、承载薄膜(Mounting tape), 划片参数主要包括：切割模式、切割参数（步进速度、刀片转速、切割深度等）。对于由不同的半导体工艺制作的晶圆需要进行划片工具的选择和参数的优化，以达到最佳的切割质量和最低的切割成本。切割街区的测试图案在晶圆的制造过程中，为了获得较高的成品率、较低的制造成本和稳定的工艺制程，每一步工艺都处于严格的监控下。因此，测试图

半导体封装测试精.doc

半导体封装测试半导体生产流程由晶圆制造、晶圆测试、芯片封装和封装后测试组成。半导体封装测试是指将通过测试的晶圆按照产品型号及功能需求加工得到独立芯片的过程。目录封装过程为：来自晶圆前道工艺的晶圆通过划片工艺后，被切割为小的晶片（Die），然后将切割好的晶片用胶水贴装到相应的基板（引线框架）架的小岛上，再利用超细的金属（金、锡、铜、铝）导线或者导电性树脂将晶片的接合焊盘（Bond Pad）连接到基板的相应引脚（Lead）,并构成所要求的电路；然后再对独立的晶片用塑料外壳加以封装保护，塑封之后，还要进行一系列操作，如后固化（Post Mold Cure）、切筋和成型（Trim&Form）、电镀（Plating）以及打印等工艺。封装完成后进行成品测试，通常经过入检（Incoming）、测试（Test）和包装（Packing）等工序，最后入库出货。典型的封装工艺流程为：划片装片键合塑封去飞边电镀打印切筋和成型外观检查成品测试包装出货。

半导体器件有许多封装形式，按封装的外形、尺寸、结构分类可分为引脚插入型、表面贴装型和高级封装三类。从DIP、SOP、QFP、PGA、BGA 到CSP再到SIP，技术指标一代比一代先进。总体说来，半导体封装经历了三次重大革新：第一次是在上世纪80年代从引脚插入式封装到表面贴片封装，它极大地提高了印刷电路板上的组装密度；第二次是在上世纪90年代球型矩阵封装的出现，满足了市场对高引脚的需求，改善了半导体器件的性能；芯片级封装、系统封装等是现在第三次革新的产物，其目的就是将封装面积减到最小。芯片级封装CSP 几年之前封装本体面积与芯片面积之比通常都是几倍到几十倍，但近几年来有些公司在BGA、TSOP的基础上加以改进而使得封装本体面积与芯片面积之比逐步减小到接近1的水平，所以就在原来的封装名称下冠以芯片级封装以用来区别以前的封装。就目前来看，人们对芯片级封装还没有一个统一的定义，有的公司将封装本体面积与芯片面积之比小于2的定为CSP，而有的公司将封装本体面积与芯片面积之比小于1.4或1.2的定为CSP。目前开发应用最为广泛的是FBGA和QFN等，主要用于内存和逻辑器件。就目前来看，CSP的引脚数还不可能太多，从几十到一百多。这种高密度、小巧、扁薄的封装非常适用于设计小巧的掌上型消费类电子装置。 CSP封装具有以下特点：解决了IC裸芯片不能进行交流参数测试和老化筛选的问题；封装面积缩小到BGA的1/4至1/10；延迟时间缩到极短；CSP封装的内存颗粒不仅可以通过PCB板散热，还可以从背面散热，且散热效率良好。就封装形式而言，它属于已有封装形式的派生品，因此可直接按照现有封装形式分为四类：框架封装形式、硬质基板封装形式、软质基板封装形式和芯片级封装。多芯片模块MCM 20世纪80年代初发源于美国，为解决单一芯片封装集成度低和功能不够完善的问题，把多个高集成度、高性能、高可靠性的芯片，在高密度多层互联基板上组成多种多样的电子模块系统，从而出现多芯片模块系统。

半导体封装方式

半导体封装简介: 半导体生产流程由晶圆制造、晶圆测试、芯片封装和封装后测试组成。塑封之后,还要进行一系列操作,如后固化(Post Mold Cure)、切筋和成型 (Trim&Form)、电镀(Plating)以及打印等工艺。典型的封装工艺流程为: 划片装片键合塑封去飞边电镀打印切筋和成型外观检查成品测试包装出货。一、DIP双列直插式封装 1. 适合在PCB(印刷电路板)上穿孔焊接,操作方便。 2. 芯片面积与封装面积之间的比值较大,故体积也较大。二、QFP塑料方型扁平式封装和PFP塑料扁平组件式封装 QFP封装的芯片引脚之间距离很小,管脚很细,一般大规模或超大型集成电路都采用这种封装形式,其引脚数一般在100个以上。用这种形式封装的芯片必须采用SMD(表面安装设备技术)将芯片与主板焊接起来。采用SMD安装的芯片不必在主板上打孔,一般在主板表面上有设计好的相应管脚的焊点。将芯片各脚对准相应的焊点,即可实现与主板的焊接。用这种方法焊上去的芯片,如果不用专用工具是很难拆卸下来的。 PFP(Plastic Flat Package)方式封装的芯片与QFP方式基本相同。唯一的区别是QFP一般为正方形,而PFP既可以是正方形,也可以是长方形。

QFP/PFP封装具有以下特点: 1.适用于SMD表面安装技术在PCB电路板上安装布线。 2.适合高频使用。 3.操作方便,可靠性高。 4.芯片面积与封装面积之间的比值较小。三、PGA插针网格阵列封装一种名为ZIF的CPU插座,专门用来满足PGA封装的CPU在安装和拆卸上的要求。ZIF(Zero Insertion Force Socket)是指零插拔力的插座。 1. 插拔操作更方便,可靠性高。 2. 可适应更高的频率。四、BGA球栅阵列封装传统封装方式可能会产生所谓的“CrossTalk”现象,而且当IC的管脚数大于208 Pin时,传统的封装方式有其困难度。 BGA封装技术又可详分为五大类: 1.PBGA(Plasric BGA)基板:一般为2-4层有机材料构成的多层板。Intel系列CPU中,Pentium II、III、IV处理器均采用这种封装形式。