第4章_复位时钟同步和初始化_mpc83xx中文手册

第四章复位、时钟同步和初始化

本章介绍复位、时钟同步和MPC8349E设备的整体初始化，包括复位配置信号的定义及其选项。此外还介绍配置、控制和状态寄存器。注意，本书的每一章都介绍了一个部件额外的具体的初始化过程。

4.1概述

复位、时钟同步和控制信号为设备的操作提供很多选项。可以在硬复位或上电复位期间配置不同的模式和特性。大多数可配置特性由复位配置字装入设备，只有很少一部分信号用作复位序列期间的复位配置输入。

4.2外部信号说明

下面几节详细说明复位和时钟信号。

4.2.1复位信号

表4-1说明了MPC8349E的复位信号。4.4.2节“复位配置字”介绍了还作为复位配置信号的信号。

表4-1 系统控制信号——详细信号说明

4.2.2时钟信号

表4-2说明了MPC8349E的外部时钟信号。注意，某些信号对设备内的某些部件来说是特定的，虽然4.5节“时钟同步”介绍了它们的某些功能，但分别在各章中对它们进行了详细定义。

表4-2 时钟信号——详细信号说明

4.3功能说明

本节介绍复位设备的各种方法、上电复位配置和设备的时钟同步。

4.3.1复位操作

设备有数个到复位逻辑的输入：

●上电复位（/PORESET）

●外部硬复位（/HRESET）

●外部软复位（/SRESET）

●软件看门狗复位

●系统总线监控器复位

●检查停止（checkstop）复位

●JTAG复位

●软件硬复位

位状态寄存器（RSR）”中介绍的复位状态寄存器指示引起复位的最后的复位源。

4.3.1.1复位原因

表4-3介绍了复位原因。

表4-3 复位原因

4.3.1.2复位操作

复位控制逻辑确定复位的原因，必要时对其进行同步，并复位适当的内部硬件。每个复位流对设备有不同的影响:

?上电复位的影响最大，它复位整个设备，包括时钟逻辑和错误捕获寄存器。

?硬复位复位整个设备，但不包括时钟逻辑和错误捕获寄存器。

?软复位则初始化内部逻辑，但保持系统的配置。

所有复位类型都产生到e300c1核的复位。/PORESET、/HRESET和/SRESET对给定应用的影响是核将MSR[IP]的值复位为复位寄存器字高端的BMS字段中的值。参见4.4.2.12节“引导内存空间（BMS）”。

存贮器控制器、系统保护逻辑、中断控制器和I/O信号仅在硬复位时初始化。软复位初始化内部逻辑，但保持系统的配置。外部/SRESET有效向核和其余的设备产生硬复位。表4-4标识了每个复位源的复位操作。

4.3.2上电复位流

/PORESET外部信号有效启动上电复位流。在设备的外部供电稳定之后，应保持/PORESET外部有效至少32个输入时钟周期。在/PORESET无效之后，设备立即开始配置过程。设备在整个上电复位过程期间，包括配置期间，宣告/HRESET和/SRESET有效。配置时间根据配置源和CLKIN（PCI 主机模式）或PCI_CLK（PCI代理模式）频率的不同而变化。首先对复位配置输入进行采样，确定配置源和输入时钟的分配模式。然后设备开始装入复位配置字。系统PLL根据复位配置字低端中的时钟模式值开始锁定。当系统PLL锁时序，时钟单元开始在设备中分配时钟信号。在这个阶段，e300c1核的PLL开始锁定。当它被锁定并完成了复位配置字的装入时，释放/HRESET，在4个时钟之后释放/SRESET。

4.3.2.1详细上电复位流程

MPC8349E的详细上电复位（POR）流程如下：

1.加电，满足MPC8349E硬件规范的要求。

2.系统宣告/PORESET（以及可选的/HRESET）和/TRST有效，让所有寄存器初始化到它们的缺省

状态，让大部分I/O驱动器释放为高阻（某些时钟、时钟允许和系统控制信号仍保持有效）状态。

3.系统施加稳定的CLKIN（PCI主机模式）或PCI_CLK（PCI代理模式）信号和稳定的复位配置

输入信号（CFG_RESET_SOURCE和CFG_CLKIN_DIV）。

4.在至少32个稳定的CLKIN（PCI主机模式）或PCI_CLK（PCI代理模式）时钟周期之后，系

统将/PORESET置为无效。

5.设备对复位配置输入信号进行采样，确时时钟分配和复位配置源。

6.设备开始装入复位配置字。装入时间与复位配置字源有关。

7.一旦装入了复位配置字低端，系统PLL就开始锁定。当系统PLL锁时序，向e300c1 PLL提供

csb_clk。

8.e300c1 PLL开始锁定。

9.设备一直驱动/HRESET有效，直到e300c1 PLL锁定且装入了复位配置字为止。

10.如果前面未将/HRESET置为无效，此时用户可以选择将/HRESET置为无效。

注意

/PORESET直接连接。在/PORESET 无效之后，/TRST一定不能继续有效。

在/HRESET有效时，不需要让/SRESET有效。

11.将到核和其余逻辑的内部复位置为无效。启用I/O驱动器。LBC DLL开始锁定。为响应配置周

期，PCI接口可以宣告/DEVSEL有效。

12.设备停止驱动/SRESET，/SRESET变为无效。将到e300核的复位置为无效，并启用核。如果允

许，释放引导定序器，让它从串行ROM装入配置数据，参见17.4.5节“引导定序器模式”。13.在引导定序器完成操作之前，如果需要，可以清除PCI总线功能寄存器中的CFG_LOCK位以

允许PCI接口接受外部请求。PCI总线功能寄存器见表13-41。如果e300核要求继续进行，引导定序器应清除ACR[COREDIS]，允许取引导向量。有关说明见6.2.1节“仲裁器配置寄存器（ACR）”。

14.如果允许，PCI接口现在可以接受外部请求。如果允许，核可以取引导向量。现在设备就处于

就绪状态了。

图4-1给出了上电复位流的时序图

图4-1 上电复位流

4.3.3硬复位流

/HRESET信号由外部通过设置/HRESET有效来启动，或在设备检测到某种情况时由内部产生内部硬复位序列来启动。在上述两种情况中，设备在整个/HRESET状态期间继续宣告/HRESET和/SRESET有效。硬复位序列的时间根据配置源和CLKIN（PCI主机模式）或PCI_CLK（PCI代理模式）频率的不同而变化。硬复位不对复位配置输入信号（CFG_RESET_SOURCE和CFG_CLKIN_DIV）进行采样，所以设备立即开始装入复位配置字，并按4.4.3节“装入复位配置字”解释的那样配置设

上拉电阻应让信号无效。在检测到信号无效之后，需要经过16个周期的时间才能开始测试外部（硬/软）复位是否存在。

注意

因为设备在硬复位流期间不对复位配置输入信号（CFG_RESET_SOURCE和CFG_CLKIN_DIV）进行采样，所有对那些信号设置新值（不是上电复位期间设置的值）没有用。

图4-2给出了硬复位流的时序图。

图4-2 硬复位流

4.3.4软复位流

/SRESET信号可以由外部通过使/SRESET有效来启动，或在设备检测到某种情况时由内部宣告/SRESET有效来启动。在上述两种情况中，设备宣告/SRESET有效512个PCI_CLK/PCI_SYNC_IN/SYNC_IN个时钟周期，然后设备释放/SRESET，并退出/SRESET信号。一个外部上拉电阻应让/SRESET无效。在检测到此信号无效之后，需要经过16个周期的时间才能开始测试外部（硬/软）复位是否存在。当/SRESET有效时，复位内部硬件，但硬复位配置不会改变。

4.4复位配置

用两种互补的方法初始化设备：锁存CFG_RESET_SOURCE和装入复位配置字。开始时，在/PORESET置为有效期间对一小部分输入信号进行采样。这些信号确定是否需要复位配置字，以及从哪个设备源接口装入。根据这些信号的值，设备可以继续装入复位配置字。

4.4.1复位配置信号

复位配置输入信号位于这样一些设备引脚上，在设备未处于复位状态时，这些引脚具有其他功能。在/PORESET有效期间，提供的时钟稳定之后（/PORESET），对这些输入信号进行采样并放入寄存器，一旦/HRESET有效，这些输入信号就必须立即由外部电阻拉高或拉低。在/PORESET和/HRESET信号期间，连接到这些信号的所有其他信号的驱动器必须处于高阻状态。关于用于拉高或拉低复位配置信号的合适的电阻值参考MPC8349E硬件规范。

本节介绍由复位配置信号配置的模式。注意，软件通过在4.6.1.3节“复位状态寄存器（RSR）”和4.6.2.1节“系统PLL模式寄存器（SPMR）”介绍的内存映射寄存器可以访问复位配置输入信号的采样值。

注意

建议用户实现下列方法中的一种，来控制对这些引脚的复位和非复位功能的选择。

●电阻。使用上拉或下拉电阻在复位配置输入信号上设置所期望的值。在上电和硬复位序列期间，

这些信号是到设备的输入信号。

●主动驱动设备。使用/HRESET控制驱动设备。当/HRESET有效时，驱动引脚的复位配置值；

当/HRESET无效时，停止驱动复位配置输入信号。

4.4.1.1复位配置字源

复位配置字源选项如表4-5所示，它选择是从本地总线EEPROM、还是从I2C EEPROM（I2C ＃1）装入复位配置字，或者使用硬编码的缺省选项。

注意

这些信号的值还影响上电和硬复位序列的持续时间。无论如何，复位序列不能超过1ms。

4.4.1.2CLKIN分配

当把设备配置为PCI主机设备时，CFG_CLKIN_DIV配置输入选择CLKIN和PCI_SYNC_OUT/SYNC_OUT之间的关系，如表4-6所示。当配置为PCI主机设备时，该设备支持

率或为CLKIN频率的一半。如果至少有一个频率为CLKIN频率一半的输出PCI时钟，则应将CFG_CLKIN_DIV复位配置信号拉高，否则拉低。

当把设备配置为PCI代理设备时，如果在上电复位有效期间采样值为“1”，则可以使用CFG_CLKIN_DIV配置输入将内部时钟频率加倍。如果期望不论PCI时钟是按33还是按66MHz运行，内部频率都固定，则该特性很有用。PCI规范要求，由M66EN信号提供PCI时钟频率的信息。

4.4.1.3选择复位配置输入信号

表4-7给出了一个例子，说明用户应如何拉低或拉高复位配置输入信号（CFG_RESET_SOURCE 和CFG_CLKIN_DIV）。复位序列持续的时间从/PORESET无效时开始到/SRESET无效时结束。

4.4.2复位配置字

复位配置字控制时钟的比率和其他基本设备功能，例如PCI主机或代理模式、引导定位、TSEC 模式和字节序模式等。在上电或硬复位期间，从本地总线、或I2C接口、或硬编码值中装入复位配置字。关于复位配置字源的更多信息见4.4.1节“复位配置信号”。还要注意，尽管复位配置字是在硬复位流期间装入的，但仅在上电复位期间/PORESET有效时才复位时钟和PLL模式。更多信息见4.3.1.2节“复位操作”。

通过下列只读内存映射寄存器，软件可以访问复位配置设置：

●复位配置字低端寄存器（RCWLR）

●复位配置字高端寄存器（RCWHR）

●复位状态寄存器（RSR）

●系统PLL模式寄存器（SPMR）

这些寄存器在4.6节“内存映射/寄存器定义”中介绍。

4.4.2.1复位配置字低端寄存器（RCWLR Reset Configuration Word Low Register）

复位配置字低端寄存器如图4-3所示。

图4-3 复位配置字低端寄存器（RCWLR）

表4-8定义了复位配置字低端的位字段。

表4-8 复位配置字低端位设置

4.4.2.2复位配置字高端寄存器（RCWHR Reset Configuration Word High Register）

图4-4 复位配置字高端寄存器（RCWHR）

表4-9定义了复位配置字高端的位字段。

表4-9 复位配置字高端位设置

4.4.2.3本地总线控制器时钟模式

表4-10列出了选择本地总线控制器时钟比率的复位配置字的字段。如果该位置位，本地总线控制器按csb_clk的两倍运行。如果该位清除，本地总线控制器按csb_clk的频率运行。

表4-10 本地总线控制器时钟模式

注意

2:1模式在csb_clk运行在低频时有用。

4.4.2.4DDR SDRAM存贮器控制器时钟模式

表4-11列出了选择DDR SDRAM存贮器控制器时钟比率的复位配置字的字段。如果该位置位，DDR SDRAM存贮器控制器按csb_clk的两倍运行。如果该位清除，DDR SDRAM存贮器控制器按csb_clk的频率运行。

表4-11 DDR SDRAM存贮器控制器时钟模式

注意

2:1模式主要在使用32位数据总线存贮器设备时有用。

4.4.2.5系统PLL配置

系统PLL比率复位如表4-12所示，它建立CLKIN（PCI主机模式）或PCI_CLK（PCI代理模式）输入信号与设备内部的csb_clk之间的时钟比率。csb_clk驱动内部单元，并馈送给e300c1核的PLL。

表4-12 系统PLL比率

注意

在PCI主机模式中，表4-12介绍的SPMF字段在复位流期间始终选择csb_clk:CLKIN比率，不考虑CFG_CLKIN_DIV的复位配置输入。

4.4.2.

5.1SPMF的最大值

SPMF字段的最大允许值与上电复位期间的CFG_CLKIN_DIV采样值和LBIUCM与DDRCM复位配置字字段值有关。表4-13定义了与这些值有关的SPMF的上限。

表4-13 SPMF的最大值

4.4.2.6核PLL配置

COREPLL设置e300c1核时钟与设备内部的csb_clk之间的时钟比率。MPC8349E硬件规范给出了COREPLL的编码。

4.4.2.7PCI主机/代理配置

PCIHOST配置参数如表4-14所示，它将设备配置为按PCI主机设备或PCI代理设备进行操作。在主机模式中，启用PCI1和PCI2这两个接口，并且设备可以立即控制到PCI接口的事务。如果MPC8349E是一个PCI代理设备，则只启用PCI1接口（不能使用PCI2），不允许MPC8349E控制PCI事务，除非外部主机允许它这样做。外部主机通过适当地设置MPC8349E接口的控制寄存器实现这种控制。关于PCI编程模型的细节参见13.3节“内存映射/寄存器定义”。

表4-14 PCI主机/代理配置

注意

如果MPC8349E是一个PCI代理设备，且e300c1核未处于释抑（holdoff）状态（见4.4.2.11节“核禁止模式”中的说明），则不应将引导ROM放在PCI接口上，因为不允许MPC8349E控制对PCI总线的读。

4.4.2.864位PCI配置

64位PCI复位配置字的字段如表4-15所示，它将MPC8349E配置为具有64位的PCI接口。在

4.4.2.8.1PCI64对设备引脚功能的影响

PCI64复位配置字字段的值还定义PCI2接口引脚的功能。表4-16定义了该选择。

表4-16 PCI64对设备引脚功能的影响

4.4.2.9PCI1仲裁器配置

PCI1仲裁器复位配置字的字段如表4-17所示，它启用片上PCI1仲裁器。

4.4.2.9.1PCIARB对设备引脚功能的影响

PCIARB复位配置字字段的值还定义与CompactPCI信号复用的PCI1仲裁信号的功能。表4-18定义了该选择。

4.4.2.10PCI2仲裁器配置

PCI2仲裁器复位配置字的字段如表4-19所示，它启用片上PCI2仲裁器。

4.4.2.11核禁止模式

核禁止模式复位配置字的字段如表4-20所示，它定义复位产生的e300c1核模式。如果COREDIS 为高，则在外部主设备完成配置之前禁止核取引导代码。外部主设备通过清除仲裁器配置寄存器中的COREDIS位让核进行引导。仲裁器配置寄存器的说明见第六章“仲裁器核总线监控器”中的6.2.1节“仲裁器配置寄存器（ACR）”。

表4-20 核禁止模式配置

注意

只要允许引导定序器模仿设备（BOOTSEQ不为0b00），就必须置位该位，否则会产生不可预料的操作。

4.4.2.12引导内存空间（BMS）

BMS定义e300c1核MSR[IP]位的初始值，它规定了中断向量的位置（包括硬复位异常向量）。MPC8349E定义的缺省引导ROM内存空间为8M字节，地址范围为0x0000_0000到0x007F_FFFF 或0xFF80_0000到0xFFFF_FFFF。在核复位后，如果允许核引导，核就开始从两个地址0x0000_0100或0xFFF0_0100中的一个地址处取得引导代码，并将异常引导到相应的物理地址0x000n_nnnn或0xFFF n_nnnn处。该位的设置规定中断向量的偏移是以0xFFF开头还是以0x000开头。在下面的介绍中，n_nnnn是异常向量的偏移。

引导内存空间复位配置字的字段如表4-21所示，它规定MPC8349E引导ROM的地址窗口和初

4.4.2.13引导定序器配置

引导定序器配置选项如表4-22所示，它允许引导定序器在试图配置MPC8349E之前从I2C接口上的串行ROM装入配置数据。这些选项还规定正常或扩展I2C寻址模式。参见17.4.5节“引导定序器模式”。

表4-22 引导定序器配置

注意

当启用引导定序器时，必须禁止e300核取得引导代码。象4.4.2.11节“核禁止模式”介绍的那样，置位核禁止复位配置字字段（COREDIS）可以做到这一点。如果e300c1核需要继续进行，应

得引导向量。

4.4.2.14软件看门狗启用

软件看门狗启用复位配置字的字段如表4-23所示，它选择在复位后是否允许软件看门狗立即开始向下计数。用户可以在系统初始化期间写入系统看门狗控制寄存器（SWCRR[SWEN]），覆盖该值。

4.4.2.15引导ROM定位

MPC8349E定义的缺省引导ROM地址范围为0x0000_0000到0x007F_FFFF或0xFF80_0000到0xFFFF_FFFF（由BMS复位配置字选择）的8M字节空间。但在上电时可以选择管理这些引导ROM 访问的片上外设。

引导ROM定位复位配置字字段如表4-24所示，它建立引导ROM的定位，将对引导向量和本地地址映射的缺省引导ROM区域的访问引导到由该字段规定的接口。

启用所选择的引导ROM接口的本地访问窗口，并将其初始化为正确的基址和大小。参见5.2节“本地内存映射概述和举例”的介绍。

注意

在PCI主机模式中，虽然将ROMLOC选择为PCI1或PCI2选项会设置合适的本地访问窗口，但在复位后，/PCI1_RESET_OUT和/PCI2_RESET_OUT仍保持有效，且禁用PCI_CLK_OUT[x]。

在这种情况下，必须象4.4.2.11节“核禁止模式”介绍的那样，置位核禁止复位配置字字段（COREDIS），禁止e300核取得引导代码。引导定序器应写入合适的寄存器，让/PCI1_RESET_OUT 和/PCI2_RESET_OUT无效，并允许向PCI ROM设备提供合适的时钟。然后才能清除ACR[COREDIS]，允许取得引导向量。参见第六章“仲裁器和总线监控器”中的6.2.1节“仲裁器配置寄存器（ACR）”的说明。

4.4.2.16TSEC1模式

TSEC1模式复位配置字的字段如表4-25所示，它选择TSEC1控制器（三速Ethernet控制器接口）使用的标准的或简化的宽度和协议。

注意

系统I/O配置寄存器高端的复位值与复位配置字高端TSEC1M字段的设置有关。它用于避免不使用TBI或RTBI的系统中的争用。在非TBI模式中，将具有附加功能的设备信号设置为非TSEC 功能，因此在复位期间和复位之后就不再驱动这些信号。在系统初始化期间写入该寄存器，可以改变这些信号的功能。见5.3.2.6节“系统I/O配置寄存器高端（SICRH）”。

4.4.2.17TSEC2模式

TSEC2模式复位配置字的字段如表4-26所示，它选择TSEC2控制器（三速Ethernet控制器接口）使用的标准的或简化的宽度和协议。

表4-26 TSEC2模式配置

注意

系统I/O配置寄存器高端的复位值与复位配置字高端TSEC2M字段的设置有关。它用于避免不使用TBI或RTBI的系统中的争用。在非TBI模式中，将具有附加功能的设备信号设置为非TSEC 功能，因此在复位期间和复位之后就不再驱动这些信号。在系统初始化期间写入该寄存器，可以改变这些信号的功能。见5.3.2.6节“系统I/O配置寄存器高端（SICRH）”。

4.4.2.18e300c1核真小端字节序

真小端格式复位配置字的字段如表4-27所示，它在复位时选择e300c1核是运行在大端字节序模式，还是运行在真小端字节序模式。

4.4.2.19LALE配置

LALE复位配置字的字段如表4-28所示，它配置本地总线LALE信号的时序。具体时序信息参阅MPC8349E硬件规范。

表4-28 LALE配置

4.4.2.20LDP配置

LDP复位配置字字段配置SICRL[LDP_A]的初始状态，后者控制LDP0和LDP1引脚的功能。表4-29显示了LDP的配置。

表4-29 LDP配置

4.4.3装入复位配置字

根据4.4.1节“复位配置信号”介绍的复位配置输入，MPC8349E选择从本地总线EEPROM或I2C 串行EEPROM装入复位配置字，或使用硬编码的配置。下面几节详细介绍每个选项。

4.4.3.1从本地总线EEPROM装入

假定复位配置字驻留在连接到MPC8349E本地总线/LCS0上的EEPROM内。由于该EEPROM 的端口大小未知，所以MPC8349E仅从与端口大小无关的单元按字节读取所有的配置字。

表4-30显示了应使用的包含复位配置字的地址。该表中未出现的字节地址对MPC8349E的配置不起作用。始终在字节通道LAD[0:7]上读取表4-30中的字节值，不考虑端口大小。

MPC8349E首先从地址0x00读出一个值，然后从地址0x08、0x10和0x18读出一个值。这四个字节用于形成复位配置字的低端。继续从0x20、0x28、0x30和0x38读出字节形成复位配置字的高端。

表4-31给出了包含复位配置字（RCWL和RCWH）的本地总线EEPROM的数据结构。

时钟电路基本原理

1时钟供电组成 时钟电路主要由时钟发生器（时钟芯片）、、、和等组成。 ● 时钟芯片时钟芯片主要有S. Winbond、 PhaseLink. C-Medi a、IC. IMI等几个品牌，主板上见得最多的是ICS和Winbond两种，如图6-1、图6-2所示。 ● 晶振 时钟芯片通常使用的晶振，如图6-3所示。 晶振与组成一个谐振回路，从晶振的两脚之问产生的输入到时钟芯片，如图6-4所示。 判断品振是否工作，可以用测量晶振两脚分别对地是否有（以上），这是晶振工作的前提条件，再用示波器测量晶振任意一脚是否有与标称频率相同的振荡正弦波输出（这是最准确的方法）。在没有示波器的情况下，可以直接更换新的晶振和谐振电容，用替换法来排除故障。 2 时钟电路工作原理 时钟电路的1=作原理图，如图6-5所示。 时钟芯片有电压输入后（有的时钟芯片还有一组电压），再有一个好信号，表示主板各部位所有的供电止常，于是时钟芯片开始工作。 晶振两脚产生的基本频率输入到时钟芯片内部的，从振荡器出来的基本频率经过“频率扩展锁相网路”进行频率扩展后输入到各个，

最后得到不同频率的时钟输出。 初始默认输出频率由频率选择锁存器输入引脚FS（4:0）设置，之后可以通过IIC总线再进行设置。 多数时钟芯片都支持IIC总线控制，通过一根双向的数据线（SD ATA）和一根时钟线（ SCLK）对芯片的时钟输出频率进行设置。 图6-5中： 48MHz USB与48MHz DOT为固定48MHz时钟输出；3V66（3：1）共3组为的66MHz时钟输出： CPUCLKT （2:0）共3组为CPU时钟输出；CPUCLKC （2:0）共3组为CPU时钟输出，与CPUCLKT互为；CLK （6:0）共7组为 33MHz 的PCI时钟输出，输出到PCI插槽，有多少个PCI插槽就使用多少组。 主板的时钟分布如图6-6所示，内存总线时钟由北桥供给，部分主板电路设计有独立的内存时钟发生器，如图中虚线所示。 外频进入CPU后，乘以CPU的就是CPU实际的运行频率。例如外频是200MHz，CPU的倍频是14，那么CPU的实际运行频率是：200MHz ×14=。前端总线的频率是外频的整倍数。例如外频足133MHz，CPU 需要使用的前端总线频率是533MHz，那么就必须将133MHz外频4倍扩展，即133MHz×4=532MHz≈533MHz。 3 时钟电路故障检测 时钟电路故障通常足：全部无时钟，部分无时钟，时钟信号幅值（最高点电压）偏低。 其表现是开机无显示或不能开机。 诊断卡只能诊断PCI插槽或插槽有无时钟信号，并不代表主板其他部分的时钟就正常。最好使用示波器测量各个插槽的时钟输入脚或时钟芯片的各个时钟输出脚，看其频率和幅值是否符合，这是最准确的方法。 现在的CPU外频都已达到200MHz或更高，所以要测量CPU外频，要求示波器的带宽应在200MHz以上。

数字时钟设计原理

数字时钟设计——原理图一．实验目的 设计一个多功能数字中电路，基本功能为：①准确计时，以数字形式显示分、秒的时间；②分和秒的计时要求为60进位；③校正时间。 二．设计框图和工作原理 由振荡器产生高稳定的高频脉冲信号，作为数字钟的时间基准（系统时钟），再经分频器输出标准秒脉冲信号。秒计数器计满60后向分计数器进位，分计数器计满60后重新开始计时。计数器的输出经译码器送显示器。计时出现误差时可以用校时电路进行校分。 三．设计方案

1.振荡器的设计 振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度，通常选用石英晶体构成振荡器电路。一般来说，振荡器的频率越高，计时精度越高。 在这里我们选用由集成电路定时器555与RC组成的多谐振荡器。这里选用555构成的多谐振荡器，输出振荡频率v0＝1KHz的脉冲，电路参数如下图所示。 2.分频器的设计 选用3片中规模集成电路计数器74LS90可以完成分频功能。因为每片为1／10分频，3片级联则可获得所需要的频率信号，即第1片的Q3端输出频率为100HZ，第2片的Q3端输出为10Hz，第3片的Q3端输出为1Hz。分频电路如下图所示：

3.分秒计数器的设计 分和秒计数器都是模M=60的计数器，其计数规律为：00-01-… -58-59-00…选74LS92作十位计数器，74LS90作个位计数器。再将它们级联组成模数M=60的计数器。分秒计数电路如下： 74LS90的原理图如下： 74LS92的原理图如下： 4.校时电路的设计 当数字钟接通电源或者计时出现误差时，需要校正时间(或称校时)。校时是数字钟应具备的基本功能。一般电子手表都具有时、分、秒等校时功能。为使

时钟发生器电路 ROHM

SAM3U系列时钟发生器 由以下部件组成： ?1个低功耗的频率为32768Hz的慢时钟振荡器，可以被旁路。 ?1个低功耗RC振荡器时钟。 ?1个频率为3-20MHz的晶体振荡器（使用USB时必须为12MHz），可以被旁路。 ?1个出厂已编程的快速RC振荡器，有3种输出频率可供选择：4、8或12MHz，默认情况下为 4Mhz。 ?1个480MHz UTMI PLL，为高速USB设备控制器提供时钟。 ?1个频率为96-192MHz的可编程PLL（输入频率为8-16MHz），可向处理器和外设提供MCK 时钟。 它能够提供如下时钟： ?SCLK，慢时钟，也即系统内唯一的常设时钟。 ?MAINCLK，主时钟振荡器（Main Clock Oscillator）选择单元的输出时钟：晶体振振荡器或 4/8/12MHz快速RC振荡器。 ?PLLACK，分频器和PLL（PLLA）的输出时钟，其中PLL（PLLA）的频率可编程为96- 192MHz。 ?UPLLCK，480MHz UTMIPLL（UPLL）的输出时钟。 时钟发生器用户接口内嵌在功耗管理控制器中，27.13节“功耗管理控制器（PMC）用户接口”中 描述了时钟发生器的用户接口。不过，时钟发生器寄存器命名的前缀为CKGR_。 461

26.2 2626--1.框图 Slow Clock SLCK Main Clock MAINCK PLLA Clock PLLACK UPLL Clock UPLLCK SAM3U 系列 62

SAM3U系列 由低速晶体振荡器或低速RC振荡器产生。 慢时钟源可通过设置供电控制器的控制寄存器（SUPC_CR）的XTALSEL位来选择。 默认情况下，选择RC振荡器。 26.6.33.1RC振荡器 默认情况下，慢时钟RC振荡器是被选中和允许的，用户必须考虑RC振荡器可能产生的漂移。更 多细节可以参考本数据手册“DC特性”小节中。 通过设置供电控制器的控制寄存器（SUPC_CR）中XTALSEL位可禁止慢时钟RC振荡器。 26.6.33.2晶振 时钟发生器集成了一个频率为32,768Hz的低功耗振荡器。XIN和XOUT引脚必须连接到一个频率为 32,768Hz的晶振上。如图26-2所示，此时还必须连接两个外部电容。更多细节可参考本产品数据 手册“DC特性”小节。 注意：用户不是必须得使用慢时钟晶振，可以使用RC振荡器来代替慢时钟晶振。在这种情况下，可 以不连接XIN和XOUT引脚。 26--2.典型慢时钟晶振连接 图26 慢时钟晶振，这样就不用连接晶振。在这种情况下，用户必须向XIN引脚提供外部时钟信号。在本产品手册电气特性章节中描述了XIN引脚在这些条件下的输入特性。 程序员必须确保将供电控制器模式寄存器（SUPC_MR）中的OSCBYPASS位和供电控制器控制 寄存器（SUPC_CR）中的XTALSEL位置1。 463

主板时钟电路工作原理

时钟电路工作原理：3.3v电源经过二极管和电感进入分频器后，分频器开始工作，和晶体一起产生振荡，在晶体的两脚均可以看到波形。晶体的两脚之间的阻值在450---700欧之间。在它的两脚各有1V左右的电压，由分频器提供。晶体两脚常生的频率总和是14.318M。 总频（OSC）在分频器出来后送到PCI槽的B16脚和ISA的B30脚。这两脚叫OSC测试脚。也有的还送到南桥，目的是使南桥的频率更加稳定。在总频OSC线上还电容。总频线的对地阻值在450---700欧之间，总频时钟波形幅度一定要大于2V电平。如果开机数码卡上的OSC灯不亮，先查晶体两脚的电压和波形；有电压有波形，在总频线路正常的情况下，为分频器坏；无电压无波形，在分频器电源正常情况下，为分频器坏；有电压无波形，为晶体坏。 没有总频，南、北桥、CPU、CACHE、I/O、内存上就没有频率。有了总频，也不一定有频率。总频一定正常，可以说明晶体和分频器基本上正常，主要是晶体的振荡电路已经完全正常， 反之就不正常。 当总频产生后，分频器开始分频，R2将分频器分过来的频率送到南桥，在南桥处理过后送到P CI槽B8和ISA的B20脚，这两脚叫系统测试脚，这个测试脚可以反映主板上所有的时钟是否正常。系统时钟的波形幅度一定要大于1.5V，这两脚的阻值在450---700欧之间，由南桥提供。 在主板上RESET和CLK者是南桥处理的，在总频正常下，如果RESET和CLK都没有，在南桥电源正常情况下，为南桥坏。主板不开机，RESET不正常，先查总频。在主板上，时钟线 比AD线要粗一些，并带有弯曲。 二、主板时钟芯片电路及时序关系讲解 1、概述 主板时钟芯片电路提供给CPU，主板芯片组和各级总线（CPU总线，AGP总线，PCI总线，ISA总线等）和主板各个接口部分基本工作频率，有了它，电脑才能在CPU控制下，按步就班，协调地完成各项功能工作： 2、石英晶体多谐振荡器 a、解释说明，主板时钟芯片即分频器的原始工作振荡频率，由石英晶体多谐振荡器的谐振频率来产生，提供给分频率一个基准的14.318MHZ的振荡频率，它是一个多谐振荡器的正反馈环电路，也就是说它把输入作为输出，把输出作为输入的反馈频率，象这样一个永无休止的循环自激过程。 b、基本电路部分： c、分频器（时钟芯片）电路部分：分频器基本工作条件；石英晶体多谐振荡器提供14.318MHZ基准频率.；VCC(3.3V)工作电压(依具体时钟芯片而定)；V SS接地线(~)；滤波电容(对分频器产生的各级频率进行标正微调；分频器产生的各级总线时钟；CPU外部总线时钟频率(CPU CLOCK):66MHZ.100MHZ.133MHZ内存控制管理器总线时钟频率(DIMM):66MHZ.100.133MHZ；AGP总线时钟频率:66MH Z；PCI总线时钟频率:33MHZ；ISA总线时钟频率:8MHZ。 d、基本时序关系： CPU 66、100、133 PCI（33MHZ） ISA（8MHZ） 三、图解 频率发生器芯片

数字时钟电路图

多功能数字计时器设计 姓名：杨会章 学号: 1004220242 专业：通信工程 学院：电光学院 指导教师： 2021-9-15

目录 一、设计内容简介 (3) 二、电路功能设计要求 (3) 三、电路原理简介 (3) 四、各单元电路原理 1、脉冲发生电路 (3) 2、计时电路 (4) 3、译码显示电路 (4) 5、校分电路 (5) 4、清零电路 (6) 6、报时电路 (7) 7、基本电路原理图 (8) 8、动态显示原理 (9) 9、动态显示原理图 (10) 10、波形图 (11) 五、实验中问题及解决办法 (11) 六、附录 (12) 1、元件清单 (12) 2、芯片引脚图和功能表 (12) 3、参考文献 (15)

一、设计内容简介 实验采用中小规模集成电路设计一个数字计时器。数字计时器是由脉冲发生电路，计时电路，译码显示电路，和附加电路控制电路几部分组成。其中控制电路由清零电路，校分电路和报时电路组成。附加电路采用动态显示。 二、电路功能设计要求 1、设计制作一个0分00秒～9分59秒的多功能计时器,设计要求如下： 1）设计一个脉冲发生电路，为计时器提供秒脉冲（1HZ），为报时电路提供驱动蜂鸣器的高低脉冲信号（1KHZ、2KHZ）； 2）设计计时电路：完成0分00秒～9分59秒的计时、译码、显示功能； 3）设计清零电路：具有开机自动清零功能，并且在任何时候，按动清零开关，可以对计时器进行手动清零。 4）设计校分电路：在任何时候，拨动校分开关，可进行快速校分。（校分隔秒） 5）设计报时电路：使数字计时器从9分53秒开始报时，每隔一秒发一声，共发三声低音，一声高音；即9分53秒、9分55秒、9分57秒发低音（频率1kHz），9分59秒发高音（频率2kHz）； 6）系统级联。将以上电路进行级联完成计时器的所有功能。 7）可以增加数字计时器附加功能：定时、动态显示等。 三、电路原理简介 32678Hz石英晶体振荡器产生的稳定的高频脉冲信号，作为数字钟的时间基准，再经分频器、D触发器输出标准秒脉冲。秒计数器记满60后向分计数器进位。计数器的输出经译码器送显示器。记时出现误差时可以用校时电路进行校分，校秒。利用74153四选一数据选择器和128Hz、64Hz时钟信号控制选择秒位、秒十位、分位输出到译码器，并选通相应的数码管，实现动态显示。 四、各单元电路原理 1、秒脉冲发生电路 采用32678Hz的石英晶体多谐振荡器作为脉冲信号源。经分频器CD4060的分频，从Q14端输出的2Hz的脉冲信号经D触发器组成的二分频电路得到1Hz 的秒脉冲信号。原理图如下：

电子技术数字时钟报告电路原理图

电子技术课程设计报告设计题目：数字电子时钟 班级： 学生姓名： 学号： 指导老师： 完成时间： 一.设计题目：数字电子时钟 二.设计目的： 1.熟悉集成电路的引脚安排和各芯片的逻辑功能及使用方法。 2.了解数字电子钟的组成及工作原理。 3.熟悉数字电子钟的设计与制作。 三、设计任务及要求 用常用的数字芯片设计一个数字电子钟，具体要求如下： 1、以24小时为一个计时周期； 2、?具有“时”、“分”、“秒”数字显示； 3、?数码管显示电路； 4、具有校时功能； 5、整点前10秒，数字钟会自动报时，以示提醒； 6、?用PROTEUS画出电路原理图并仿真验证； 四、设计步骤： 电路图可分解为：1.脉冲产生电路；2.计时电路；3.显示电路；4校时

电路；5整点报时电路。 1.脉冲电路是由一个555定时器构成的一秒脉冲，即频率为1HZ；电路图如下： 2.计时电路即是计数电路，通过计数器集成芯片如：74LS192 、74LS161、74LS163等完成对秒脉冲的计数，考虑到计数的进制，本设计采用的是74LS192。秒钟个位计到9进10时，秒钟个位回0，秒钟十位进1，秒钟计到59，进60时，秒钟回00，分钟进1；分钟个位计到9进10时，分钟个位回0，分钟十位进1，分钟计到59，进60时，分钟回00，时钟进1； 时钟个位记到9进10时，时钟个位回0，时钟十位进1，当时钟计数到23进24时，时钟回00.电路图如下： 3.显示电路是完成各个计数器的计数结果的显示，由显示译码器和数码管组成，译码器选用的是4511（七段显示译码器），LED数码管选用的是共阴极七段数码管，数码管要加限流电阻,本设计采用的是400欧姆的电阻。电路图如下： 4.校时电路通过RS触发器及与非门和与门对时和分进行校准，电路图如下： 5.整点报时电路即在时间出现整点的前几秒，数值时钟会自动提醒，本设计采用连续蜂鸣声； 根据要求，电路应在整点前10秒开始整点报时，也就是每个小时的59分50秒

第七章复位和系统时钟

第七章复位和系统时钟 7.1 复位 复位，是系统开始正常运转前的一个必经过程，复位部分设计的好坏，关系体统的稳定。STM32F10xxx 支持三种复位形式，分别为系统复位、上电复位和备份区域复位。 7.1.1 系统复位 系统复位将复位除时钟控制寄存器CSR中的复位标志和备份区域中的寄存器以外的所有寄存器(见图7-1-1)。 图7-1-1 复位系统图 当以下事件中的一件发生时，产生一个系统复位： 1. NRST管脚上的低电平(外部复位) 2. 窗口看门狗计数终止(WWDG复位) 3. 独立看门狗计数终止(IWDG复位) 4. 软件复位(SW复位) 5. 低功耗管理复位 可通过查看RCC_CSR控制状态寄存器中的复位状态标志位识别复位事件来源。软件复位，通过将Cortex?-M3中断应用和复位控制寄存器中的SYSRESETREQ位置’1’，可实现软件复位。 低功耗管理复位在以下两种情况下可产生低功耗管理复位： 1. 在进入待机模式时产生低功耗管理复位：通过将用户选择字节中的nRST_STDBY位置’1’将 使能该复位。这时，即使执行了进入待机模式的过程，系统将被复位而不是进入待机模式。 2. 在进入停止模式时产生低功耗管理复位：通过将用户选择字节中的nRST_STOP位置’1’将 使能该复位。这时，即使执行了进入停机模式的过程，系统将被复位而不是进入停机模式。 7.1.2 电源复位 当以下事件中之一发生时，产生电源复位： 1. 上电/掉电复位(POR/PDR复位) 2. 从待机模式中返回

电源复位将复位除了备份区域外的所有寄存器。(见图7-1-1) 图中复位源将最终作用于RESET管脚，并在复位过程中保持低电平。复位入口矢量被固定在地址0x0000_0004。备份区域拥有两个专门的复位，它们只影响备份区域。 7.1.3 备份域复位 当以下事件中之一发生时，产生备份区域复位。软件复位，备份区域复位可由设置备份区域控制寄存器RCC_BDCR中的BDRST位产生。在V DD和V BAT两者掉电的前提下，V DD或V BAT上电将引发备份区域复位。 7.2 时钟 三种不同的时钟源可被用来驱动系统时钟(SYSCLK)： HSI振荡器时钟 HSE振荡器时钟 PLL时钟 这些设备有以下2种二级时钟源： 1. 40kHz低速内部RC，可以用于驱动独立看门狗和通过程序选择驱动RTC。RTC用于从停机/待 机模式下自动唤醒系统。 2. 32.768kHz低速外部晶体也可用来通过程序选择驱动RTC(RTCCLK)。 当不被使用时，任一个时钟源都可被独立地启动或关闭，由此优化系统功耗。 图7-2-1是系统的时钟树。

单片机实时时钟电路的原理及应用

单片机实时时钟电路的原理及应用 1 引言现在流行的串行时钟电路很多，如DS1302、DS1307、PCF8485 等。这些电路的接口简单、价格低廉、使用方便，被广泛地采用。本文介绍的 实时时钟电路DS1302 是DALLAS 公司的一种具有涓细电流充电能力的电路， 主要特点是采用串行数据传输，可为掉电保护电源提供可编程的充电功能，并 且可以关闭充电功能。采用普通32.768kHz 晶振。 2 DS1302 的结构及工作原理DS1302 是美国DALLAS 公司推出的一种高性能、低功耗、带RAM 的实 时时钟电路，它可以对年、月、日、周日、时、分、秒进行计时，具有闰年补 偿功能，工作电压为2.5V～5.5V。采用三线接口与CPU 进行同步通信，并可 采用突发方式一次传送多个字节的时钟信号或RAM 数据。DS1302 内部有一个31×8的用于临时性存放数据的RAM 寄存器。DS1302 是DS1202 的升级产品，与DS1202 兼容，但增加了主电源/后背电源双电源引脚，同时提供了对后背电 源进行涓细电流充电的能力。 2.1 引脚功能及结构图1 示出DS1302 的引脚排列,其中Vcc1 为后备电源，VCC2 为主电源。在主电源关闭的情况下，也能 保持时钟的连续运行。DS1302 由Vcc1 或Vcc2 两者中的较大者供电。当Vcc2 大于Vcc1＋0.2V 时，Vcc2 给DS1302 供电。当Vcc2 小于Vcc1 时，DS1302 由Vcc1 供电。X1 和X2 是振荡源，外接32.768kHz 晶振。RST 是复位/片选线，通过把RST 输入驱动置高电平来启动所有的数据传送。RST 输入有两种功能：首先，RST 接通控制逻辑，允许地址/命令序列送入移位寄存器；其次，RST 提供终止单字节或多字节数据的传送手段。当RST 为高电平时，所有的数据传 送被初始化，允许对DS1302 进行操作。如果在传送过程中RST 置为低电平， 则会终止此次数据传送，I/O 引脚变为高阻态。上电运行时，在Vcc≥2.5V之前，RST 必须保持低电平。只有在SCLK 为低电平时，才能将RST 置为高电平。

单片机数字钟电路图

数字钟设计 一、设计目的 1. 熟悉集成电路的引脚安排。 2. 掌握各芯片的逻辑功能及使用方法。 3. 了解面包板结构及其接线方法。 4. 了解数字钟的组成及工作原理。 5. 熟悉数字钟的设计与制作。 二、设计要求 1．设计指标 时间以24小时为一个周期； 显示时、分、秒； 有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间；计时过程具有报时功能，当时间到达整点前5秒进行蜂鸣报时； 为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。

2．设计要求 画出电路原理图（或仿真电路图）； 元器件及参数选择； 电路仿真与调试； PCB文件生成与打印输出。 3．制作要求自行装配和调试，并能发现问题和解决问题。 4．编写设计报告写出设计与制作的全过程，附上有关资料和图纸，有心得体会。 三、设计原理及其框图 1．数字钟的构成 数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。图3-1所示为数字钟的一般构成框图。 图3-1 数字钟的组成框图

⑴晶体振荡器电路 晶体振荡器电路给数字钟提供一个频率稳定准确的32768Ｈz的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。 ⑵分频器电路 分频器电路将32768Ｈz的高频方波信号经32768（）次分频后得到1Hz的方波信号供秒计数器进行计数。分频器实际上也就是计数器。 ⑶时间计数器电路 时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为12进制计数器。

时钟电路的工作原理

时钟电路的工作原理：DC3.5V电源经过二极管和L1（L1可以用0欧电阻代替）进入分频器后，分频器开始工作。，和晶体一起产生振荡，在晶体的两脚均可以看到波形。晶体的两脚之间的阻值在450-700之间。在它的两脚各有1V左右的电压，由分频器提供。晶体产生的频率总和是14。318M。 总频OSC在分频器出来后送到PCI的B16脚和ISA的B30脚，这两脚叫OSC测试脚。也有的还送到南桥，目的是使南桥的频率更加稳定。在总频OSC的线上还有电容，总频线的对地阻值在450-700欧之间。总频的时钟波形幅度一定要大于2V。 如果开机数码卡上的OSC灯不亮，先查晶体两的电压和波形。有电压有波形，在总频线路正常的情况下，为分频器坏；无电压

无波形，在分频器电源正常的情况下，为分频器坏；有电压无波形为晶体坏。 没有总频，南、北桥、CPU、CACHE、I/O、内存上就没有频率。有了总频，南、北桥、内存、CPU、CACHE、I/O上不一定有频率。总频一旦正常，分频器开始分频，R2将分频器分过来的频率送到南桥，在面桥处理过后送到PCI的B39脚（PCICLK）和ISA的B20脚（SYSCLK），这两脚叫系统时钟测试脚。这个测试脚可以反映主板上所有的时钟是否正常。系统时钟的波形幅度一定要大于1。5V，这两脚的阻值在450-700欧之间，由南桥提供。 在主板上，RST和CLK都是由南桥处理的，在总频正常，如果RST和CLK都没有，在南桥电源正常的情况下，为南桥坏。主板

不开，RST不正常，是先查总频。 在数码卡上有OSC灯和RST灯，没有CLK灯的故障：先查R3输出的分频有没有，没有，在线路正常的情况下，分频器坏。 CLK的波形幅度不够：查R3输出的幅度够不够，不够，分频器坏。够，查南桥的电压够不够，够南桥坏；不够，查电源电路。 R1将分频器分过来的频率送给CPU的第六脚，这个脚为CPU时钟脚。CPU如果没有时钟，是绝对不会工作的，CPU的时钟有可能是由北桥提供。如果南桥上有CLK信号而CPU上没有，就可能是分频器或南桥坏。R4为I/O提供频率。 在主板上，时钟线比AD线要粗一些，并

第4章_复位时钟同步和初始化_mpc83xx中文手册

第四章复位、时钟同步和初始化 本章介绍复位、时钟同步和MPC8349E设备的整体初始化，包括复位配置信号的定义及其选项。此外还介绍配置、控制和状态寄存器。注意，本书的每一章都介绍了一个部件额外的具体的初始化过程。 4.1概述 复位、时钟同步和控制信号为设备的操作提供很多选项。可以在硬复位或上电复位期间配置不同的模式和特性。大多数可配置特性由复位配置字装入设备，只有很少一部分信号用作复位序列期间的复位配置输入。 4.2外部信号说明 下面几节详细说明复位和时钟信号。 4.2.1复位信号 表4-1说明了MPC8349E的复位信号。4.4.2节“复位配置字”介绍了还作为复位配置信号的信号。 表4-1 系统控制信号——详细信号说明

4.2.2时钟信号 表4-2说明了MPC8349E的外部时钟信号。注意，某些信号对设备内的某些部件来说是特定的，虽然4.5节“时钟同步”介绍了它们的某些功能，但分别在各章中对它们进行了详细定义。 表4-2 时钟信号——详细信号说明

4.3功能说明 本节介绍复位设备的各种方法、上电复位配置和设备的时钟同步。 4.3.1复位操作 设备有数个到复位逻辑的输入： ●上电复位（/PORESET） ●外部硬复位（/HRESET） ●外部软复位（/SRESET） ●软件看门狗复位 ●系统总线监控器复位 ●检查停止（checkstop）复位 ●JTAG复位 ●软件硬复位

位状态寄存器（RSR）”中介绍的复位状态寄存器指示引起复位的最后的复位源。 4.3.1.1复位原因 表4-3介绍了复位原因。 表4-3 复位原因 4.3.1.2复位操作 复位控制逻辑确定复位的原因，必要时对其进行同步，并复位适当的内部硬件。每个复位流对设备有不同的影响: ?上电复位的影响最大，它复位整个设备，包括时钟逻辑和错误捕获寄存器。 ?硬复位复位整个设备，但不包括时钟逻辑和错误捕获寄存器。 ?软复位则初始化内部逻辑，但保持系统的配置。 所有复位类型都产生到e300c1核的复位。/PORESET、/HRESET和/SRESET对给定应用的影响是核将MSR[IP]的值复位为复位寄存器字高端的BMS字段中的值。参见4.4.2.12节“引导内存空间（BMS）”。 存贮器控制器、系统保护逻辑、中断控制器和I/O信号仅在硬复位时初始化。软复位初始化内部逻辑，但保持系统的配置。外部/SRESET有效向核和其余的设备产生硬复位。表4-4标识了每个复位源的复位操作。

数字时钟显示电路图

数字时钟显示电路图 发布: | 作者: | 来源: liuxianping | 查看:3663次 | 用户关注： 数字时钟以时、分、秒显示时刻，共用六个数码管，本例采用共阳极数码管，用三极管控制电源的通断。工作原理：6个数码管的字型段输入端(a、b、c、d、e、f，g)全部并接到译码器相应的输出端。电源控制开关管分别接到3～6译码器的六个输出端。时钟六个计数器输出端均采用四位，分别为xl【、xt￡、 m x?X2n x2z、x2h x2‘，?，x 、x x 、x 相应的每一位都接到4个6选1的选择器上，选择器输出共4位接到 数字时钟以时、分、秒显示时刻，共用六个数码管，本例采用共阳极数码管，用三极管控制电源的通断。 工作原理：6个数码管的字型段输入端(a、b、c、d、e、f，g)全部并接到译码器相应的输出端。 电源控制开关管分别接到3～6译码器的六个输出端。时钟六个计数器输出端均采用四位，分 别为xl【、xt￡、 m x? X2n x2z、x2h x2‘，?，x 、x x 、x 相应的每一位都接到 4个6选1的选择器上，选择器输出共4位接到译码器的输入端(y 、y 、y 、Y )上。数码管及与之对应要显示的计数器，由Q]、、的编码(BCD码)进行循环选择例如，当Q 、 1

、均为?0 时，则3～6译码器的输出端1为高电平，第一个数码管加上电源，与此同 时，六选一选择器对应的输出分别为Y y— y Xs—x X —x 。这时译码器的输 出a，b，??，g虽然接到所有数码管上，但由于只有第一个数码管加上电源，故只有该管点 亮，显示第一个计数器的状态(x 、x 。、xX )。同理，当Q 、Q Q 为001”时，第二 个数码管点亮，显示第二个计数器的状态。依此类推，到第六个数码管断电后，接着第一个又开始点亮。如此循环显示，循环周期为6ms，给人的感觉，就相当所有数码管都一直在同时 加电，实际上每次只有一个，消耗的功率只有静态显示的六分之一。由于数码管电流很大，一 般小型管各段全亮时，大约要150mA～200mA 采用静电显示，此例中就要大于1A的 电流。这对长期工作的时钟很不经济，对于大型数码管会更加严重。此外，采用动态显示，数 码管的寿命与静态相比也相应延长Ⅳ 倍(本例为6倍)。

时钟电路设计

时钟电路 时钟电路用于产生MCS-51单片机工作时所必须的时钟控制信号，MCS-51单片机的内部电路在时钟信号的控制下，严格的执行指令进行工作，在执行指令时，CPU 首先要到程序存储器中取出所需要的指令操作码，然后译码，并由时序电路产生一系列控制信号去完成指令所规定的操作。CPU 发出的时序信号有两类，一类用于片内对各个功能部件的控制，另一类用于对片外存储器或I/O 端口的控制。 MCS-51单片机各功能部件的运行都是以时钟信号为基准，有条不紊地一拍一拍地工作，因此时钟频率直接影响单片的速度，时钟电路的质量也直接影响单片机系统的稳定性。常用的时钟设计电路有两种方式，一种是内部时钟方式，一种是外部时钟方式。 3.4.1 外部时钟方式 外部时钟方式是使用外部振荡器产生的脉冲信号，常用于多片单片机同时工作，以便于多片单片机之间的同步，一般为低于12 MHz 的方波，常见的89C51单片机的外部时钟方式接法如下：外部的时钟源直接连接到XTAL1端，XTAL2端 悬空 NC 外部振荡信号输入 3.4.2内部时钟方式 MCS-51单片机内部由一个用于构成振荡器的高增益反相放大器，该高增益反相放大器的输入端为51单片机的引脚XTAL1，输出为XTAL2。这两个引脚跨接石英晶体振荡器和微调电容，就构成了一个稳定的自激振荡器。电路如下图10所示。 XTAL2 XTAL1 GND

图10 内部时钟电路 电路中的电容C1和C2的典型值通常取为30pF左右，对外接电容的值虽然没有严格的要求，但是电容的大小会影响石英晶体振荡器频率的高低，振荡器的稳定性和起振的快速性。晶振的振荡器的频率范围通常是在1.2 MHz-12 MHz之间，晶振的频率越高，则系统的时钟频率也就越高，单片机的运行速度也就越快，晶振和电容应该尽可能安装得与单片机芯片靠近，以减少寄生电容，更好地保证振荡器稳定，可靠地工作，为了提高温度稳定性，应该采用温度稳定性能好的电容。 MCS-51单片机常选择振荡器的频率为6 MHz或是12 MHz的石英晶体。随着集成电路制造工艺的发展，单片机的时钟频率也在逐步提高，现在某些高速单片机芯片的时钟频率以达40 MHz。MCS-51内部时钟电路的内部时钟方式的振荡器

单片机的时钟、时序及复位

四川工程职业技术学院 单片机应用技术课程电子教案 Copyright ? https://www.wendangku.net/doc/281880314.html, 第讲 5 8051及P89V51RD2单片机的时钟、 时序和复位

本讲主要内容 5-1. 标准80C51的时钟电路、时间单位与时序 5-2. P89V51RD2单片机的时钟电路、时间单位与时序5-3. P89V51RD2单片机的复位与复位电路

时钟电路 ——用于产生供单片机各部分同步工作的时钟信号 方法1：用石英晶体振荡器 方法2：从外部输入时钟信号 （80C51） 80C51振荡器 C1 C2 CYS 80C51 悬空 外部时钟信号 XTAL1 XTAL2 XTAL2 XTAL1

单片机内部的时间单位 S1 S2S3S4S5S6 机器周期T CY 分频器 振荡器 晶振周期 时钟周期（S 状态） 80C51 P1 P2 ALE 信号

单片机内部的时间单位 ?振荡频率f osc = 石英晶体频率或外部输入时钟频率 振荡周期= 振荡频率的倒数 ?机器周期 机器周期是单片机应用中衡量时间长短的最主要的单位 在多数51系列单片机中： 1机器周期= 12×1/ fosc ?指令周期——执行一条指令所需要的时间 单位：机器周期 51单片机中：单周期指令、双周期指令、四周期指令

单片机内部的时间单位 课堂练习： 如果某单片机的振荡频率f =12MHz，则： osc 振荡周期=S=mS=uS； 机器周期=uS； 已知乘法指令“MUL AB”是一条4周期指令，则执行这条指令需要uS； 加法指令“ADD A，#01H”是单周期指令，那么1S内该单片机可以进 行次加法运算。

台式机时钟电路的工作原理浅析

台式机时钟电路的工作原理浅析： DC3。5V电源给过二极管和L1（L1可以用0欧电阻代替）进入分频器后，分频器开始工作。，和晶体一起产生振荡，在晶体的两脚均可以看到波形。晶体的两脚之间的阻值在450-700之间。在它的两脚各有1V左右的电压，由分频器提供。晶体产生的频率总和是14。318M。总频OSC在分频器出来后送到PCI的B16脚和ISA的B30脚，这两脚叫OSC测试脚。也有的还送到南桥，目的是使南桥的频率更加稳定。在总频OSC的线上还有电容，总频线的对地阻值在450-700欧之间。总频的时钟波形幅度一定要大于2V。如果开机数码卡上的OSC灯不亮，先查晶体两的电压和波形。有电压有波形，在总频线路正常的情况下，为分频器坏；无电压无波形，在分频器电源正常的情况下，为分频器坏；有电压无波形为晶体坏。没有总频，南、北桥、CPU、CACHE、I/O、内存上就没有频率。有了总频，南、北桥、内存、CPU、CACHE、I/O上不一定有频率。总频一旦正常，分频器开始分频，R2将分频器分过来的频率送到南桥，在面桥处理过后送到PCI的B39脚（PCICLK）和ISA的B20脚（SYSCLK），这两脚叫系统时钟测试脚。这个测试脚可以反映主板上所有的时钟是否正常。系统时钟的波形幅度一定要大于1。5V，这两脚的阻值在450-700欧之间，由南桥提供。在主板上，RST和CLK都是由南桥处理的，在总频正常，如果RST和CLK都没有，在南桥电源正常的情况下，为南桥坏。 主板不开，RST不正常，是先查总频。在数码卡上有OSC灯和RST灯，没有CLK灯的故障：先查R3输出的分频有没有，没有，在线路正常的情况下，分频器坏。CLK的波形幅度不够：查R3输出的幅度够不够，不够，分频器坏。够，查南桥的电压够不够，够南桥坏；不够，查电源电路。R1将分频器分过来的频率送给CPU的第六脚（在CPU上RST脚旁边，见图纸），这个脚为CPU 时钟脚。CPU如果没有时钟，是绝对不会工作的，CPU的时钟有可能是由北桥提供。如果南桥上有CLK信号而CPU上没有，就可能是分频器或南桥坏。R4为I/O提供频率。 在主板上，时钟线比AD线要粗一些，并带有弯曲。频率发生偏移，是晶体电容所导致的，它的现象是，刚一开机就会死机，运行98出错。分频器本身坏了，会导致频率上不上去。和晶体无关。CPU 的两边为控制处（位置见图），控制南桥和分频器，当频率发生偏移，会自动调整。 说明：此文选自江湖郎中主板维修，看后大有受益，推荐文友浏览。绝无剽窃之意。

时钟电路设计0

O 时钟电路o 时钟电路用于产生MCS-51单片机工作时所必须的时钟控制信号，MCS-51单片机的内部电路在时钟信号的控制下，严格的执行指令进行工作，在执行指令时，CPU 首先要到程序存储器中取出所需要的指令操作码，然后译码，并由时序电路产生一系列控制信号去完成指令所规定的操作。CPU 发出的时序信号有两类，一类用于片内对各个功能部件的控制，另一类用于对片外存储器或I/O 端口的控制。 MCS-51单片机各功能部件的运行都是以时钟信号为基准，有条不紊地一拍一拍地工作，因此时钟频率直接影响单片的速度，时钟电路的质量也直接影响单片机系统的稳定性。常用的时钟设计电路有两种方式，一种是内部时钟方式，一种是外部时钟方式。 3.4.1 外部时钟方式 外部时钟方式是使用外部振荡器产生的脉冲信号，常用于多片单片机同时工作，以便于多片单片机之间的同步，一般为低于12 MHz 的方波，常见的89C51单片机的外部时钟方式接法如下：外部的时钟源直接连接到XTAL1端，XTAL2端 悬空 NC 外部振荡信号输入 3.4.2内部时钟方式 MCS-51单片机内部由一个用于构成振荡器的高增益反相放大器，该高增益反相放大器的输入端为51单片机的引脚XTAL1，输出为XTAL2。这两个引脚跨接石英晶体振荡器和微调电容，就构成了一个稳定的自激振荡器。电路如下图10所示。 XTAL2 XTAL1 GND

图10 内部时钟电路 电路中的电容C1和C2的典型值通常取为30pF左右，对外接电容的值虽然没有严格的要求，但是电容的大小会影响石英晶体振荡器频率的高低，振荡器的稳定性和起振的快速性。晶振的振荡器的频率范围通常是在1.2 MHz-12 MHz之间，晶振的频率越高，则系统的时钟频率也就越高，单片机的运行速度也就越快，晶振和电容应该尽可能安装得与单片机芯片靠近，以减少寄生电容，更好地保证振荡器稳定，可靠地工作，为了提高温度稳定性，应该采用温度稳定性能好的电容。 MCS-51单片机常选择振荡器的频率为6 MHz或是12 MHz的石英晶体。随着集成电路制造工艺的发展，单片机的时钟频率也在逐步提高，现在某些高速单片机芯片的时钟频率以达40 MHz。MCS-51内部时钟电路的内部时钟方式的振荡器

51单片机的时钟及复位

51单片机的时钟及复位 时钟电路：8031单片机的时钟信号通常用两种电路 形式得到：内部振荡方式和外部振荡方式。在引脚 XTAL1和XTAL2外接晶体振荡器(简称晶振)或陶瓷谐振器，就构成了内部振荡方式。由于单片机内部有一个高增益 反相放大器，当外接晶振后，就构成了自激振荡器并产 生振荡时钟脉冲。内部振荡方式的外部电路如下图所示。外部振荡方式是把外部已有的时钟信号引入单片机内。 这种方式适宜用来使单片机的时钟与外部信号保持同步。外部振荡方式的外部电路如下图所示。 图中，电容器Col，C02起稳定振荡频率、快速起振的作用，其电容值一般在5-30pF。晶振频率的典型值为12MH2，采用6MHz的情况也比较多。内部振荡方式所得 的时钟情号比较稳定，实用电路中使用较多。 由上图可见，外部振荡信号由XTAL2引入，XTAL1接地。为了提高输入电路的驱劝能力，通常使外部信号经

过一个带有上拉电阻的TTL反相门后接入XTAL2。 基本时序单位： 单片机以晶体振荡器的振荡周期(或外部引入的时钟周期)为最小的时序单位，片内的各种微操作都以此周期为时序基准。振荡频率二分频后形成状态周期或称s周期，所以，1个状态周期包含有2个振荡周期。振荡频率foscl2分频后形成机器周期MC。所以，1个机器周期包含有6个状态周期或12个振荡周期。1个到4个机器周期确定一条指令的执行时间，这个时间就是指令周期。8031单片机指令系统中，各条指令的执行时间都在1个到4个机器周期之间。4种时序单位中，振荡周期和机器周期是单片机内计算其它时间值(例如，波特率、定时器的定时时间等)的基本时序单位。下面是单片机外接晶振频率12MHZ时的各种时序单位的大小：振荡周期＝ 1/fosc=1/12MHZ=0.0833us 复位电路： 当MCS-5l系列单片机的复位引脚RST(全称RESET)出现2个机器周期以上的高电平时，单片机就执行复位操作。如果RST持续为高电平，单片机就处于循环复位状

主板时钟电路工作原理

主板时钟电路工作原理 时钟电路工作原理： DC3.5V电源经过二极管和L1（L1可以用０Ω电阻代替）进入分频器后，分频器开始工作，和晶体一起产生振荡。在晶体的两脚均可以看到波形。晶体的两脚之间的阻值在450－700Ω之间。在它的两脚各有１V左右的电压，由分频器提供。晶体两脚产生的频率总和是14.318M。 总频OSC在分频器出来后送到PCI槽的B16脚和ISA槽的B30脚（这两个脚叫OSC 测试脚）。也有的还送到南桥，目的是使南桥的频率更加稳定。在总频OSC的线上还有电容，总频线的对地电阻在450－700Ω之间。总频的时钟波形幅度一定要大于２V。 如果开机数码卡上的OSC灯不亮，先查晶体两脚的电压和波形。有电压有波形，在总频线路正常的情况下，为分频器坏。若无电压无波形，在分频器电源正常的情况下，为分频器坏；有电压无波形，为晶体坏。 没有总频，南、北桥、CPU、CACHE、I/O、内存上就没有频率，有了总频，南、北桥、内存、CPU、CACHE、I/O上不一定有频率。总频一旦正常，可以说明晶体和分频器基本正常，主要是晶体的振荡电路已经完全正常，反之就不正常。 当分频产生后，分频器开始分频，R2经分频器过来的频率送到南桥，在南桥处理过后送到PCI槽的B39脚（PCICLK）和ISA槽的B20脚（SYSCLK），这两脚叫系统时钟测试脚。这个测试脚可以反映主板上所有的时钟是否正常。系统时钟的波形幅度一定要大于1.5V。 在主板上，RST和CLK都是由南桥处理的。若总频正常，如果RST和CLK都没有，在南桥电源正常的情况下，为南桥坏。 主板不开机，RST灯不正常，要先查总频。如果在数码卡上有OSC灯和RST灯，没有CLK灯的话，先查R3输出的分频有没有。若没有，在线路正常的情况下，一般是分频器坏。如果CLK的波形幅度不够，那得先查R3输出的幅度够不够。若不够，一般为分频器坏。若够，查南桥的电压够不够。若够，南桥坏；不够，查电源电路。 R1将分频器分过来的频率送给CPU的第６脚（在CPU上RST较旁边，见图纸），这

时钟电路图

at89c51电子时钟电路图和程序 【字体：】

源程序： 3．系统板上硬件连线 （1)把“单片机系统”区域中的P1.0－P1.7端口用8芯排线连接到“动态数码显示”区域中的A－H端口上； （2)把“单片机系统：区域中的P3.0－P3.7端口用8芯排线连接到“动态数码显示”区域中的S1－S8端口上； （3)把“单片机系统”区域中的P0.0/AD0、P0.1/AD1、P0.2/AD2端口分别用导线连接到“独立式键盘”区域中的SP3、SP2、SP1端口上；

4. 汇编源程序 SECOND EQU 30H MINITE EQU 31H HOUR EQU 32H HOURK BIT P0.0 MINITEK BIT P0.1 SECONDK BIT P0.2 DISPBUF EQU 40H DISPBIT EQU 48H T2SCNTA EQU 49H T2SCNTB EQU 4AH TEMP EQU 4BH ORG 00H LJMP START ORG 0BH LJMP INT_T0 START: MOV SECOND,#00H MOV MINITE,#00H MOV HOUR,#12 MOV DISPBIT,#00H MOV T2SCNTA,#00H MOV T2SCNTB,#00H MOV TEMP,#0FEH LCALL DISP MOV TMOD,#01H MOV TH0,#(65536-2000) / 256 MOV TL0,#(65536-2000) MOD 256 SETB TR0

SETB ET0 SETB EA WT: JB SECONDK,NK1 LCALL DELY10MS JB SECONDK,NK1 INC SECOND MOV A,SECOND CJNE A,#60,NS60 MOV SECOND,#00H NS60: LCALL DISP JNB SECONDK,$ NK1: JB MINITEK,NK2 LCALL DELY10MS JB MINITEK,NK2 INC MINITE MOV A,MINITE CJNE A,#60,NM60 MOV MINITE,#00H NM60: LCALL DISP JNB MINITEK,$ NK2: JB HOURK,NK3 LCALL DELY10MS JB HOURK,NK3 INC HOUR MOV A,HOUR CJNE A,#24,NH24 MOV HOUR,#00H NH24: LCALL DISP JNB HOURK,$