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Jitter

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数字音频的基本原理就是把连续的模拟信号在离散的时间点上进行采样(Sampling),进而形成数字化的信息。时间是信号数字化的最重要的因素之一,采样和重放的时间准确度在很大程度上决定了模拟-数字转换(ADC)以及数字-模拟转换(DAC)的质量。

------什么是jitter?

时间准确度可以分为两类:长期准确度和短期准确度。长期准确度是指时钟频率偏离绝对值的多少,一般用ppm(百万分之多少)来表示。石英晶体振荡器可以很容易地达到几十ppm到1个ppm以下的准确度。长期准确度对声音不会造成可闻的影响。短期准确度也就是抖动(jitter),它是一种时钟相位瞬态的变化,如图所示:

Jitter的测量一般使用真实时钟信号抖动的时间来衡量,一般用到的单位是ps(10的负12次方秒)或ns(10的负9次方秒)。测试的指标还可以详细分为周期抖动(Period jitter)和绝对抖动(Absolute jitter)。

Jitter的影响

Jitter制造出数字音频信号的失真。一个简单的固定频率正弦波jitter(频率是Fj)会在一个正弦波音频信号(频率是Fa)中加入两个失真信号,其频率分别是Fa-Fj和Fa+Fj。下图描述了一个10khz的音频信号在一个1khz jitter的作用下,生成了9khz和11khz的失真(边带)信号。

如果这个jitter信号的频谱从1khz到4khz平均分布,那么就会造成一个更宽频谱的失真信号:

上述的单频和广谱jitter是与音乐信号无关的。如果jitter与音乐信号相关,就会制造出很多的高次谐波失真。下图描述了一个2khz的信号,jitter被信号的MSB调制所带来的高次谐波失真。

Jitter的频谱是一个非常复杂的问题。同样大小的jitter,如果频谱是不同的,则会对声音带来不一样的影响,但是关于这个话题,能找到的资料不是很多。

Jitter的大小

究竟多少Jitter才是我们能接受的呢?在上述的单频jitter模型中,jitter造成的失真大小为:

Rj=20log((3.1416*J*Fa)/2)

其中J是jitter的大小,单位是秒,Fa是音频信号的频率,计算出的Rj就是失真信号的分贝(db)。可以看出,音频信号的频率越高,jitter越大,则失真就越大,这就是jitter总会首先影响高频音质的原因。

例如一个20khz的音频信号,在1000ps的单频jitter作用下,失真的大小为:

Rj=20log((3.1416*J*Fa)/2)= 20log((3.1416*1000*10-12*20000)/2)= -90db.

请注意,这只是一个理想的单频jitter,如果是广谱的随机jitter或者与信号相关的jitter,失真还要更严重。

CD使用16bits/44.1k的PCM数字音频格式,1个LSB的分辨率是-96db,如果要求在20khz 的时候jitter造成的失真不大于一个LSB,那么jitter造成的失真不能高于-96db,单频的jitter 不能大于500ps。

如果是一个24bits的PCM数字音频格式,1个LSB的分辨率是-144db,如果要求在20khz 的时候jitter造成的失真不大于一个LSB,那么jitter造成的失真不能高于-144db,单频的jitter 不能大于1ps,如果把要求放宽到21bits的分辨率,jitter造成的失真不能高于-126db,要求jitter也不能大于7.9ps。这可以说是一个非常高的要求。

至于人耳能对多少ps的jitter有感知,是一个没有准确答案的问题。我想这应该与不同的人,不同的音乐内容,以及不同的jitter频谱都有关系吧。

Jitter的产生

Jitter的产生原因比较多,大概可以分为4类。

第一类,时钟振荡器本身的有jitter。这是石英晶体振荡器所固有的。在石英晶体振荡器技术领域,一般不使用多少个ps的jitter作为其参数,而是使用相位噪声(phase noise)曲线作为表示方法。相位噪声描述了振荡器产生的偏离主振荡频率的杂散频率能量。相位噪声可以与jitter之间有一定的换算关系,基本上可以认为它们两者是等同的。请注意,很多场合提到“某个晶振是多少ppm的”,这个多少ppm只是表征晶振的长期稳定性,与jitter或相位噪声无关。但所幸的是,一般来说长期稳定性好的晶振,短期稳定性也会很好,所以通常情况下,ppm数小的晶振,jitter很可能也会比较小。

不同种类的石英晶体振荡器差别很大,这与振荡器所用的晶体质量,振荡电路等有很大关系。通常的锁相环PLL电路里用到的压控振荡器VCXO,jitter值大约在数十ps,温度补偿晶振TCXO,jitter可以达到几个ps,恒温晶振OCXO是最理想的频率源,其jitter甚至可以达到1ps以下。TCXO和OCXO虽然jitter很小,但是振荡频率基本不可调整(或者调整范围极小),不能直接用于PLL电路。OCXO的jitter虽然很小,但是价格非常昂贵,尤其是最好的“SC切”晶体。一般等级的OCXO要数百到上千元左右,国际知名的C-MAC,Vextron等品牌高级的OCXO就更是贵到难以接受。据我所知,目前只有专业领域的Antelope OCX 时钟发生器使用了OCXO。

下图是一个几种振荡器的比较,其中jitter的数值是简单估算出来的,不是实测结果。

第二类jitter是传输中产生的jitter。SPDIF或者AES-EBU这种数码音频格式没有使用单独的时钟通道来传递时钟信号,而是使用了自同步的双相位标志编码(biphase - mark - code )。时钟信号混在数据信号中传递,接受者(解码器)必须从数据中恢复出时钟。由于在传输过程中,不同的数据的延迟有所不同,就造成了相当大的jitter。解码器如果直接使用接收芯片从数据中恢复出的时钟虽然可以,但是达不到很好的效果。所以有必要进行精确的时钟恢复(clock recovery)。

第三类jitter是电路中的其它因素导致的jitter。例如射频/电磁干扰,震动,电源干扰等等。例如,如果数据接收处理和时钟部分的电源退耦不良,音频的数据内容就可能会干扰时钟,形成前文所述的“与音乐信号相关的jitter”。所以音频设备的屏蔽,布线,电源等方面是非常重要的。时钟电路的电源必须高度稳定,噪音很小,速度快,尽量不与其它器件混用,才能生成jitter尽可能小的时钟信号。

第四类jitter,就是介质读取过程中发生的jitter,主要由CD转盘或硬盘读取数据的不稳定性造成。这类jitter也可以视作是一种传输jitter,可以通过时钟恢复进行消除。

Jitter的消除

Jitter的消除是个很复杂的问题。前文所述的第一类jitter由于器件的限制,是无法消除的。第三类jitter可以由周边电路设计的改进和屏蔽来减小和消除。下文只重点描述第二类和第四类jitter的消除。为了方便起见,下文将其统称为jitter。

对于单体的CD机,传输jitter是很小的,但是由于单体CD机在电源,机壳屏蔽等方面的限制,可能会造成转盘部分对DAC部分的干扰。也许是考虑到了这一点,一般厂商的顶级型号还是会采用转盘+DAC的模式。

转盘+DAC这种组合,可以采用很多的辅助方法来消除jitter,比较常见是使用字时钟同步

(Wordclock)的方法。Wordclock在专业音频领域应用非常广泛,主要是解决不同设备之间的同步问题。家用领域中,为数不多的DCS,Esoteric等品牌的转盘+解码器可以支持Wordclock,DAC作为Wordclock发生器,转盘作为Wordclock接收器。需要注意的是,如果使用DAC之外的外部时钟发生器产生Wordclock信号来同步DAC和转盘是一种存在争议的做法。因为DAC使用来自外部的时钟,就必然引入这个Wordclock时钟信号在传输,接收中带来的jitter。如果DAC内部的时钟已经非常好的话,有可能反而会增加DAC的jitter。其它还有一些类似的方法,总的思想就是将主时钟源放在DAC,由DAC的时钟去控制转盘。这些辅助方法很好,但是并不是一个普遍适用的方法,因为绝大多数的转盘不支持Wordclock 或其它的时钟输入,或者消费者不愿意使用同一个厂家的转盘+解码器。

那么DAC如何仅仅通过SPDIF或AES的数码输入,来实现精确的时钟恢复或再造呢?目前我知道比较有代表性的的方法有4种:PLL,ASRC,DDS,FIFO完全隔离。

锁相环(PLL)方法的是最常用的时钟恢复方法,无论是普通的模拟PLL还是数字PLL,基本原理都是利用一个反馈环和一个可变频率的振荡器来跟踪输入的时钟,输出一个更加稳定纯净的时钟信号。

PLL的VCO一般使用压控晶振VCXO来实现。PLL的环路,尤其是滤波器设计是关键所在,滤波器会滤掉输入时钟中的高频jitter,但是滤波器设计得截至频率太低又不能有效地锁定输入信号。所以很多高级的机器都采用两个PLL串联,来获得更低的jitter。但是PLL本身就会带来一定的jitter,当设计不良时更甚。所以PLL在消除jitter方面效果是有限的。ASRC(Asynchronous Sample Rate Converter-异步采样频率转换器),通过对输入的数据重新采样,实现采样频率的转换(升频),同时能够有效地消除输入时钟里的jitter。

ASRC的基本原理就是使用本地时钟源的参考时钟输入,对输入的信号数据进行重新采样(resampling),由于采样所使用的时钟是低jitter的本地时钟源,就实现了对外部时钟的隔离,避免来自外部的jitter影响输出时钟。AD和TI目前都生产一些高性能的ASRC芯片。象以低jitter闻名的Bechmark DAC-1就是使用了ASRC技术。

ASRC在时钟的隔离和jitter消除方面的效果,找不到详细的多数据。根据AD1896的原理图显示,这款ASRC芯片在内有有一个数字PLL,不知道会带来怎样的影响。由于异步重采样本身的精度是有限的,这就使ASRC带来一定的失真,所以使用ASRC来消除jitter也是有代价的。现在的ASRC芯片失真指标已经到达了-140db左右,看起来是不错,不过我没有尝试过。

DDS(Direct Digital Synthesis-直接数字频率合成)。DDS通过完全数字的方法,通过累加器和波形查表的方式,直接生成高度稳定的频率信号。由DDS技术实现的时钟发生器示意图如下:

DDS最大的优点,就是可以实现高稳定性的信号和高度灵活的频率变化,其输出波形的jitter 接近于参考时钟源,而频率变化的刻度可以精确到10的负3次方HZ。AD公司的AD9852 DDS芯片,在40Mhz时钟输出时,jitter仅为12ps。

通过DDS技术和先进先出缓冲器FIFO,就可以实现高性能的时钟恢复。下图描述了一个基于DDS+FIFO的时钟恢复方案。

當今消除時鐘誤差(Jitter)的幾大方法

如何使時鐘的頻率穩定是值得認真對待的。請注意,時鐘不穩的直接表象是聲音發毛、幹澀反之則潤澤幼細。事實上,一些廠家在制作CD機時,常採用晶振時鐘倍頻方式,即將2.4M倍頻到16M。這也是伺服電路和解碼電路常用的一種工作模式,其負面效應是極易造成失真。比如說從8M到16M等於放大了一倍,此刻抖動系數亦相應增加放大,由此直接影響到解碼芯片內部也相應不穩。解碼芯片需要的是一個穩定的時鐘頻率,通常其內部時鐘頻率是固定的,由於它不能確保外部時鐘與內部時序電路始終之吻合,故極易造成時間的延遲,其聲音輸出失真度會有增無減。這種現象十分類似卡拉OK混響器,將延時混響時間調的越長,演唱者的原聲就越被失真地夸大。

為了消除CD或DAC的這種失真,有幾種方法:

(1)時鐘分頻技術

具體來說(16.9344Mhz為例)就是將33M時鐘頻率除以2得到16Mhz的頻率,由於是分頻沒有放大故抖動值很小,信噪比和穩定度得以提高。其次由於分頻技術而使得內部的工作狀態十分穩定,不會引起幹擾和串擾,因為時鐘電路是一個很嬌氣的電路,它很容易受到外界的影響。應用機型之一:Counterpoint Da11.5轉盤。

(2)時鐘鎖定技術

在前幾年看到的香港雜志上不時有些廣告在吹的DPA就是採用了這個技術的,美名為“雙相位鎖定環路”不過是採我們常見的74HC4046鎖相環電路組成的,其工作原理是和負反饋放大器是一樣的。PLL和NFB相比較它們的對應項是:相位比較器(HC4046)=差動放大器;VCO=積分器;環路濾波器=相位補償器。其詳細的原理將在日後介紹。應用機型之一:Stax DAC-Talent-BD

(3)時鐘同步鎖定

轉盤部分的時基信號與解碼部分的時基信號來自獨立的兩個電路,這時就會產生相對的時基誤差。盡管這種誤差量很小,均處於標準允釭滬S圍之內;但隻要不是同一個時基電路產生的信號,就會有相對誤差。而隻要有相對誤差,就會使重播音質產生劣化。這是一個不容忽視的事實。

在專業的獨立解碼系統中,不會產生這種問題。因為專業的獨立解碼系統,都設置了外同步信號接口。不論是多少台與之相關的設備,都可以處於同一時鐘信號的指揮之下,不會產生新的、附加的問題。時鐘同步鎖定其原理是由數字解碼器處引出一路參考時鐘(Master Clock)的訊號,當CD轉盤接收後,就以這個參考時鐘來控制CD內的伺服電路,使得CD轉盤的時鐘能和解碼器的時鐘能夠做到相對同步,時基誤差由此減少。用一句簡明扼要的話來說,就是採用單一時鐘。應用機型之一:Arcam Delta 250 轉盤Black Box 500 DAC

(4)高精度高穩定的晶體振盪器

綜上所述都和一個高精度高穩定的時鐘發生器有關,所以一個高精度高穩定的時鐘是一個發燒級的數碼器材必需品。試想你有什麼樣的技術都好,但時鐘源又不穩定又有極大的誤差是神仙都沒法打救的。

在處理數碼時鐘誤差中,Vimak在數字的處理上相當重視誤差校正和Jitter(時基誤差)的消除,Vimak更使用上美國摩托羅拉(Motorola)的DSP一56001作為誤差校正的一部分,用料之猛令人驚訝無比。設計者動用了兩套系統校正誤差,同時也利用了超穩定度的石英振盪來獲得極低的信號誤差,成績是驚人的小於5Oppm!

数据首先进入异步FIFO,通过接收芯片恢复出写时钟,然后由DDS生成读时钟,从FIFO 中读取。FIFO的指针信息定期控制DDS的频率。这种结构可以在很大程度上隔绝内外时钟的耦合,有效地把DDS频率控制器作用频率以上的jitter过滤掉。目前在专业领域,包括ApogeeDigital 的AD16X,DA16X,Bigben等设备使用了基于DDS的时钟系统,获得了相当多的好评。

FIFO完全隔离,是我自己想出的方案,目前还不知道有哪个厂商这样实现产品。FIFO完全隔离的原理很简单,就是使用大的FIFO(数Mbits),完全隔离外部和内部这两个时钟域,内外时钟没有任何关联。用很大的FIFO目的是让输入信号首先将FIFO填充到半满,然后再开始读取。用大的FIFO容量,来抵消内外时钟的绝对值差别。对于CD音乐重播,需要延迟1-2秒,不过这并不是什么大问题。

本地的时钟源采用OCXO的固定频率晶振,使用直接分频的方式生成解码所需的字时钟和位时钟。用74HC系列的低速逻辑器件进行分频的确会引入比OCXO还大的jitter,所以可以考虑使用AD95xx的超高速(1.6Ghz)专用时钟分配器芯片来进行分频(需要级联)。这样的分频器引入的jitter不会超过1ps。

FIFO完全隔离的方案可以实现时钟额度完全隔离,并且不会对信号造成失真。但是它的局限性在于无法接受来自外部的同步信号,只能作为master工作。这对于家用的HIFI解码器不是问题,如果用在专业领域是会有一定限制。此外,如果同时要支持44.1K和48K倍频的采样频率,需要两个OCXO,成本也是高昂的。

Altera的FPGA_常见问题汇总

常见问题汇总 1. alt2gxb模块的每个发送端都需要一个高速的pll_inclk时钟(至少100M以上),请问这个时钟一定要从FPGA外面引进来吗? 通常情况下一定要从FPGA外面引进来,首选是GXB模块的专用时钟引脚,或上下BANK 的专用时钟输入脚。时钟是至少60M以上。 2. 如果我一个FPGA里面有多个alt2gxb模块,是否能共用一个这样的输入时钟? 可以。 3. gxb模块里面的Calibration clk 是干嘛用的,能不能不用它? 校准内部匹配电阻用。此时钟可以内部提供,频率在10M到125M都可以,如果外部时钟不合适的话,甚至可以用逻辑来分频(比如参考钟是156M,内部触发器作个2分频就可以用了。 4. 用到gxb模块的bank的参考电压是否必须接1.5V?因为我看到资料上有3.3V的CML 和LVDS电平(附件里面的截图) gxb用1.5V 或 1.2V, 推荐客户用1.5V. 3.3v是用在别的普通bank的。 5. gxb模块的输入端如果平时不需要传数据,是否置0?还是需要我们在数据线上发送别的数据,是否gxb模块能自动发送同步码? 平时可以置0,但在上电后,你必须首先发送对端接收侧的word aligner码型(通常用k28.5), 这是需要手工控制的。 6. LVDS模块没有同步码,做接收时好像没办法数据对其,比如8比特数据容易错开2、3位,我们现在是另外加逻辑把它调整过来的,请问有别的好的同步的方法吗 通常需要逻辑去进行word aligner操作,如同GXB一样。某些特定情况下可以预先知道边界。这个问题讨论过好多次了,所谓的特定情况你可以看STRATIX II手册(不是Stratix II GX 手册),搜索“Differential I/O Bit Position” 7.请问在alt2gxb模块,有两个时钟:pll_inclk和cali_clk,手册上说cali_clk要求不是很高,可以用计数器产生,那么输入的并行数据txdata_in应该用哪个时钟锁存呢? cali_clk仅用于校准内部匹配电阻用的状态机,跟业务是完全独立的。txdata_in应该用 tx_clkout锁存。 8.pll_inclk可不可以用内部锁相环产生,然后输出经过一个差分时钟驱动,再送到gxb所在bank的REFCLK引脚?或者直接内部锁相环产生,直接送给gxb模块使用? 出于时钟质量考虑,我们不推荐用FPGA内部的锁相环来提供GXB的参考时钟,尤其是2SGX工作在3Gbps以上时。 速率低时如果客户一定要用PLL级联,在quartus.ini文件(注意该文件不是自动产生的,需要用户自己创建,放在当前工程根目录下)中包含下面这句话,如你描述的通过外部走线绕一下提供参考时钟没有必要。 siigx_allow_pll_cascade_to_tx_pll=on 9.在仿真时我直接加入激励数据给发送模块,它的串行输出再直接复制给接收模块,可是没有任何结果,请问有没有一种有效的仿真方法来仿真alt2gxb模块? 仿真时你需要激励一下powerdown信号,起始给高电平,过一会儿拉低。同时提供准确频率的参考时钟。 10.如果某个bank用到了LVDS模块,是不是这个bank的参考电压应该接2.5V,而IO电压仍然3.3V? 对lvds, IO电压是3.3V,参考电压不需要提供 11. 我在130 II gx里面放了几个GXB模块,设置的是100M输入时钟,数据率4G,线宽是32位,这样模块就没有rx_outclk这个信号线了,那么receiver的输出数据靠哪个时钟来锁呢? 你把rate matcher那个功能取消掉就可以由rx_outclk的输出了 12. 还有综合的时候报错说:

PSS仿真原理

PSS仿真的原理是什么 Q:我一直没有弄明白PSS仿真的原理是什么,只知道他叫做周期稳态仿真,貌似仿那种非线性很强的电路会遇到不收敛的问题。 很想知道这种仿真原理是什么,为什么一般是PSS加上另外一个一起仿真????? A1:我是这么理解的: PSS先假设你的信号是周期性的(1/beat frequency),它寻找这个周期内的信号是否重复出现,如果电路非线性很强,可能导致周期性不强(两个周期内信号不完全重合),如果精度设定比较高,就会出现不收敛。一般向相位噪声,jitter 这种周期信号特有的特性,可以先做PSS找到周期信号,然后再分析每个周期内的相位差别,从而找到pnoise结果。 望高人指点。 A2:pss是针对时钟控制电路的稳定性分析,spectre使用一种overshooting 的算法持续计算n个(例如5个)时钟的电路dc工作点,然后比较,如果这n个周期算下来的结构都一致,说明电路稳定 A3:我认为PSS是一种比较精确的仿真方式。 我对他的理解是这样的: PSS,Periodic steady-state,其译名是稳态谐波仿真,就是电路以一个周期为节点,先仿第一个周期,然后第二个周期,进行比较,看电路是否进入稳态,否则,再仿真一个周期,与第二个周期作比较,看电路是否进入稳态。有点类似数值分析里面的迭代算法,看两次迭代的结果是否在误差允许范围内,通过这样的一种方式得到一个稳态的电路状态,然后进行时域到频域的变换,得到一些频域的电路状态。 A4:至于和其他的如PSP一起仿真,是因为别的仿真是基于PSS的。 至于设置问题,一般是设置它的仿真算法和误差容忍范围,即判决何时到达稳态。 A5:一般AC的是先DC找到DC工作点,再AC小信号, 同理,PSS是先找到周期性工作点,取决于大信号,然后做PAC等等是在PSS工作点上的小信号处理

相位噪声和Jitter概念

相位噪声和抖动jitter的概念及估算方法 时钟频率的不断提高使和在系统时序上占据日益重要的位置。本文介其概念及其对系统性能的影响,并在电路板级、芯片级和单元模块级分别提供了减小相位噪声和抖动的有效方法。 随着通信系统中的时钟速度迈入GHz级,相位噪声和抖动这两个在模拟设计中十分关键的因素,也开始在数字芯片和电路板的性能中占据日益重要的位置。在高速系统中,时钟或振荡器波形的时序误差会限制一个数字I/O接口的最大速率,不仅如此,它还会增大通信链路的误码率,甚至限制A/D转换器的动态范围。 在此趋势下,高速数字设备的设计师们也开始更多地关注时序因素。本文向数字设计师们介绍了相位噪声和抖动的基本概念,分析了它们对系统性能的影响,并给出了能够将相位抖动和噪声降至最低的常用电路技术。 什么是相位噪声和抖动? 相位噪声和抖动是对同一种现象的两种不同的定量方式。在理想情况下,一个频率固定的完美的脉冲信号(以1 MHz为例)的持续时间应该恰好是1微秒,每500ns有一个跳变沿。 但不幸的是,这种信号并不存在。如图1所示,信号周期的长度总会有一定变化,从而导致下一个沿的到来时间不确定。这种不确定就是相位噪声,或者说抖动。 抖动是一个时域概念 抖动是对信号时域变化的测量结果,它从本质上描述了信号周期距离其理想值偏离了多少。通常,10 MHz以下信号的周期变动并不归入抖动一类,而是归入偏移或者漂移。抖动有两种主要类型:确定性抖动和随机性抖动。确定性抖动是由可识别的干扰信号造成的,这种抖动通常幅度有限,具备特定的(而非随机的)产生原因,而且不能进行统计分析。造成确定性抖动的来源主要有4种: 1. 相邻信号走线之间的串扰:当一根导线的自感增大后,会将其相邻信号线周围的感应磁场转化为感应电流,而感应电流会使电压增大或减小,从而造成抖动。 2. 敏感信号通路上的EMI辐射:电源、AC电源线和RF信号源都属于EMI源。与串扰类似,当附近存在EMI辐射时,时序信号通路上感应到的噪声电流会调制时序信号的电压值。 3. 多层基底中电源层的噪声:这种噪声可能改变逻辑门的阈值电压,或者改变阈值电压的参考地电平,从而改变开关门电路所需的电压值。

ADuC7xxx常见问题解答

ADuC7XXX系列常见问题解答 编写人CAST(NZ,A W) 版本号Rev 1.1 ------------------------------------------------------------------------------------------------------------ 本报告为Analog Devices Inc. (ADI) 中国技术支持中心专用,ADI可以随时修改本报告而不用通知任何使用本报告的人员。 如有任何问题请与china.support@https://www.wendangku.net/doc/272389683.html, 联系。 ------------------------------------------------------------------------------------------------------------

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ns-3网络仿真

NS-3网络仿真 一:实验要求 用NS-3仿真某个特定的网络环境,并输出相应的仿真参数(时延,抖动率,吞吐量,丢包率)。 二:软件介绍 NS-3 是一款全新新的网络模拟器,NS-3并不是NS-2的扩展。虽然二者都由C++编写的,但是NS-3并不支持NS-2的API。NS-2的一些模块已经被移植到了NS-3。在NS-3开发过程时,“NS-3项目”会继续维护NS-2,同时也会研究从NS-2到NS-3的过渡和整合机制。 三:实验原理及步骤 NS-3是一款离散事件网络模拟驱动器,操作者能够编辑自己所需要的网络拓扑以及网络环境,来模拟一个网络的数据传输,并输出其性能参数。 软件中包含很多模块:节点模块(创造节点),移动模块(仿真WIFI,LTE可使用),随机模块(生成随机错误模型),网络模块(不同的通信协议),应用模块(创建packet 数据包以及接受packet数据包),统计模块(输出统计数据,网络性能参数)等等; 首先假设一个简单的网络拓扑:两个节点之间使用点对点链路,使用TCP协议进行通信,假设随机错误率为0.00001,节点不可移动(因为不是无线网络),具体代码如下:

NodeContainer nodes; nodes.Create (2); 创建两个节点; PointToPointHelper pointToPoint; pointToPoint.SetDeviceAttribute ("DataRate", StringValue ("5Mbps")); pointToPoint.SetChannelAttribute ("Delay", StringValue ("2ms")); 设置链路的传输速率为5Mbps,时延为2ms; NetDeviceContainer devices; devices = pointToPoint.Install (nodes); 为每个节点添加网络设备 Ptrem=CreateObject (); em->SetAttribute("ErrorRate",DoubleValue(0.00001)); devices.Get(1)->SetAttribute("ReceiveErrorModel",PointerValue (em)); 创建一个错误模型,讲错误率设置为0.00001,仿真TCP协议的重传机制。 InternetStackHelper stack; stack.Install (nodes); 为每个节点安装协议栈; Ipv4AddressHelper address; address.SetBase ("10.1.1.0", "255.255.255.252"); Ipv4InterfaceContainer interfaces = address.Assign (devices); 为每个节点的网络设备添加IP地址; 这样一个简单的网络拓扑就建立完成。 接下来就是为这个网络节点添加应用程序,让他们在这个网络中模拟传输数据,具体代

超低相位噪声基于频梳的微波产生和性能

超低相位噪声基于频梳的微波产生和性能 摘要——我们通过光电检测锁定于1.5um超窄线宽超稳定激光的基于铒掺杂光纤频梳相位的脉冲串来报告12GHz超低相位噪声微波信号的产生。拥有先进的光电检测技术和自制相位噪声计量器具,我们的实验证明了微波源的产生,具有10KHz以上且低于170dBc/Hz,源自一个12 GHz 载体的1Hz且低于100dBc/Hz的全相噪声,这将极大推进目前最好的记录结果。 关键字——光纤频梳,光电微波源,超低相位噪声 前言 诸如无线通讯,雷达,深空航行系统,精密微波光谱学的许多应用都需要超稳定微波信号。这种光纤信号通过光纤频梳产生是特别有趣的,因为它允许把无法超越的超稳定连续波激光的光谱纯度转变成微波领域(同光纤和太赫兹辐射波领域),潜在的引导记录低相位噪声微波源。 光纤到微波的转变由拥有超稳定光纤参考频率的飞秒激光器的重复率同步完成。通过光纤脉冲串的快速光电探测对微波信号进行更深入的提取。然而,光电产生微波信号的光谱纯度同时受到频梳重复率性能以及光电探测过程自身的限制。光电探测进程收到了影响,特别是振幅

相位转变(APC)的影响,它转变了微波信号相位噪声中飞秒激光的强烈噪声,同时,它还受到光电探测器的约翰逊·奈奎斯特定理和冲击的影响。 我们通过增加产生在重复率相关谐波的微波功率来克服后来基本原理的限制,并运用基于光纤的梳状滤波器,该滤波器增加脉冲串的有效重复率,并与高线性高处理功率的光电探测器结合。我们也发展了一套自动测量伺服装置来降低APC的水平,这种状态下就不会对我们生产的微波信号的相位噪声产生重大的影响。 对其自身而言,超低相位噪声微波的特性达到这种水平状态是一项有趣的挑战。我们已经发明了一套基于3光纤频梳的特殊装置(给基础参考频率额外加上一个作为参考),3超稳定激光,一个高质量微波电路以及一个基于现场可编程门阵列自制的外差法振荡器,在源自具有极低的振幅噪声敏感度的12Ghz载体的傅里叶频率大于1KHz的条件下,该振荡器与达到低于-180dBc/Hzd的测量噪声水平互相关。 II 实验装置 我们的实验装置由一些光纤频梳和超稳定连续波激光器。这些超稳定连续波激光器由波长为1.5um的半导体二极管激光器组成,激光器被超高精细度(典型~6 10)的超高真空法布里-珀罗空腔的调制技术伺服。

锁相环原理及锁相环原理图

问题: 什么是锁相环(PLL)?锁相环的工作原理是什么?锁相环电路对硬件电路连接有什么要求? 解答: 锁相环是一种反馈电路,其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振(VCXO)的相位来实现同步的,在比较的过程中,锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位,直到两个信号的相位同步。 在数据采集系统中,锁相环是一种非常有用的同步技术,因为通过锁相环,可以使得不同的数据采集板卡共享同一个采样时钟。因此,所有板卡上各自的本地 80MHz和20MHz时基的相位都是同步的,从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的,所以都能严格地在同一时刻进行数据采集。 通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件 板卡的不同而不同。对于基于PCI总线的产品(M系列数据采集卡,PCI数字化仪等),所有的同步都是通过RTSI总线上的时钟和触发线来实现的;这时,其中一块版板卡会作为主卡并且输出其内部时钟,通过RTSI线,其他从板卡就可以获得这个用于同步的时钟信号,对于基于PXI总线的产品,则通过将所有板卡的时钟于PXI内置的10MHz背板时钟同步来实现锁相环同步的。关于更多的不同仪器的锁相环技术,请点击下面相关的连接。 锁相环原理及锁相环原理图 1.锁相环的基本组成 锁相环中的鉴相器又称为相位比较器,它的作用是检测输入信号和输出信号的相 (t)电压信号输出,该信号经低通滤位差,并将检测出的相位差信号转换成u D 波器滤波后形成压控振荡器的控制电压u (t),对振荡器输出信号的频率实施 C 控制。 2.锁相环的工作原理 (8-4-1) (8-4-2)

Cadence仿真简介

时序计算和Cadence仿真结果的运用 中兴通讯康讯研究所EDA设计部余昌盛刘忠亮 摘要:本文通过对源同步时序公式的推导,结合对SPECCTRAQuest时序仿真方法的分析,推导出了使用SPECCTRAQuest进行时序仿真时的计算公式,并对公式的使用进行了说明。 关键词:时序仿真源同步时序电路时序公式 一.前言 通常我们在时序仿真中,首先通过时序计算公式得到数据信号与时钟信号的理论关系,在Cadence仿真中,我们也获得了一系列的仿真结果,怎样把仿真结果正确的运用到公式中,仿真结果的具体含义是什么,是我们正确使用Cadence仿真工具的关键。下面对时序计算公式和仿真结果进行详细分析。 二.时序关系的计算 电路设计中的时序计算,就是根据信号驱动器件的输出信号与时钟的关系(Tco——时钟到数据输出有效时间)和信号与时钟在PCB上的传输时间(Tflytime)同时考虑信号驱动的负载效应、时钟的抖动(Tjitter)、共同时钟的相位偏移(Tskew)等,从而在接收端满足接收器件的建立时间(Tsetup)和保持时间(Thold)要求。通过这些参数,我们可以推导出满足建立时间和保持时间的计算公式。 时序电路根据时钟的同步方式的不同,通常分为源同步时序电路(Source-synchronous timing)和共同时钟同步电路(common-clock timing)。这两者在时序分析方法上是类似的,下面以源同步电路来说明。 源同步时序电路也就是同步时钟由发送数据或接收数据的芯片提供。图1中,时钟信号是由CPU驱动到SDRAM方向的单向时钟,数据线Data是双向的。 图1

图2是信号由CPU 向SDRAM 驱动时的时序图,也就是数据与时钟的传输方向相同时 的情况。 Tsetup ’ Thold ’ CPU CLK OUT SDRAM CLK IN CPU Signals OUT SDRAM Signals IN Tco_min Tco_max T ft_clk T ft_data T cycle SDRAM ’S inputs Setup time SDRAM ’S inputs Hold time 图2 图中参数解释如下: ■ Tft_clk :时钟信号在PCB 板上的传输时间; ■ Tft_data :数据信号在PCB 板上的传输时间; ■ Tcycle :时钟周期 ■ Tsetup’:数据到达接收缓冲器端口时实际的建立时间; ■ Thold’:数据到达接收缓冲器端口时实际的保持时间; ■ Tco_max/Tco_min :时钟到数据的输出有效时间。 由图2的时序图,我们可以推导出,为了满足接收芯片的Tsetup 和Thold 时序要求,即 Tsetup’>Tsetup 和Thold’>Thold ,所以Tft_clk 和Tft_data 应满足如下等式: Tft_data_min > Thold – Tco_min + Tft_clk (公式1) Tft_data_max < Tcycle - Tsetup – Tco_max + Tft_clk (公式2) 当信号与时钟传输方向相反时,也就是图1中数据由SDRAM 向CPU 芯片驱动时,可 以推导出类似的公式: Tft_data_min > Thold – Tco_min - Tft_clk (公式3) Tft_data_max < Tcycle - Tsetup – Tco_max - Tft_clk (公式4) 如果我们把时钟的传输延时Tft_clk 看成是一个带符号的数,当时钟的驱动方向与数据 驱动方向相同时,定义Tft_clk 为正数,当时钟驱动方向与数据驱动方向相反时,定义Tft_clk 为负数,则公式3和公式4可以统一到公式1和公式2中。 三.Cadence 的时序仿真 在上面推导出了时序的计算公式,在公式中用到了器件手册中的Tco 参数,器件手册中 Tco 参数的获得,实际上是在某一种测试条件下的测量值,而在实际使用上,驱动器的实际 负载并不是手册上给出的负载条件,因此,我们有必要使用一种工具仿真在实际负载条件下 的信号延时。Cadence 提供了这种工具,它通过仿真提供了实际负载条件下和测试负载条件 下的延时相对值。 我们先来回顾一下CADENCE 的仿真报告形式。仿真报告中涉及到三个参数:FTSmode 、

电子数字频率计测量方法毕业论文

电子数字频率计测量方法毕业论文 1绪论 1.1研究背景及主要研究意义 频率是电子技术领域永恒的话题,电子技术领域离不开频率,一旦离开频率,电子技术的发展是不可想象的,为了得到性能更好的电子系统,科研人员在不断的研究频率,CPU就是用频率的高低来评价性能的好坏,可见,频率在电子系统中的重要性。 频率计又称为频率计数器,是一种专门对被测信号频率进行测量的电子测量仪器,其最基本的工作原理为:当被测信号在特定的时间段T的周期个数N时,则被测信号的频率f=N/T.电子计数器是一种基础测量仪器,到目前为止已有三十多年的发展历史。早期,设计师们追求的目标主要是扩展测量围,再加上提高测量精度、稳定度等,这些也是人们衡量电子计算机的技术水平,决定电子技术器价格高低的主要依据。目前这些技术日臻完善,成熟。应用现代技术可以轻松地将电子计数器的频率扩展到微波频段。 1.2数字频率计的发展现状 随着科学技术的发展,用户对电子计数器也提出了新的要求。对于低档产品要求使用操作方便,量程(足够)宽,可靠性高,价格低。而对中高档产品,则要求有较高的分辨率,高精度,高稳定度,高测量速率;除通常通用计数器所具有的功能外,还要有数据处理功能,统计分析功能等等,或者包含电压测量等其他功能。这些要求有的已经实现或者部分实现,但要真正地实现这些目标,对于生产厂家来说,还有许多工作要做,而不是表面看来似乎发展到头了。 由于微电子技术和计算机技术的发展,频率计都在不断地进步着,灵敏度不断提高,频率围不断扩大,功能不断增加。在测试通讯、微波器件或产品时,通常都市较复杂的信号,如含有复杂频率成分、调制的含有未知频率分量的、频率固定的变化的、纯净的或叠加有干扰的等等。为了能正确的测量不同类型的信号,必须了解待测信号特性和各种频率测量仪器的性能。微波技术器一般使用类型频谱分析仪的分频或混频电路,另外还包含多个时间基准、合成器、中频放大器等。虽然所有的微波计数器都是用来完成技术任务的,但各自厂家都有各自的一套复

锁相环常见问题解答要点

ADI官网下载了个资料,对于PLL学习和设计来说都非常实用的好资料,转发过来,希望对大家有帮助(原文链接 https://www.wendangku.net/doc/272389683.html,/zh/content/cast_faq_PLL/fca.html#faq_pll_01) ?参考晶振有哪些要求?我该如何选择参考源? ?请详细解释一下控制时序,电平及要求? ?控制多片PLL芯片时,串行控制线是否可以复用? ?请简要介绍一下环路滤波器参数的设置? ?环路滤波器采用有源滤波器还是无源滤波器? ?PLL对于VCO有什么要求?以及如何设计VCO输出功率分配器? ?如何设置电荷泵的极性? ?锁定指示电路如何设计? ?PLL对射频输入信号有什么要求? ?PLL芯片对电源的要求有哪些? ?内部集成了VCO的ADF4360-x,其VCO中心频率如何设定? ?锁相环输出的谐波? ?锁相环系统的相位噪声来源有哪些?减小相位噪声的措施有哪些? ?为何我测出的相位噪声性能低于ADISimPLL仿真预期值? ?锁相环锁定时间取决于哪些因素?如何加速锁定? ?为何我的锁相环在做高低温试验的时候,出现频率失锁? ?非跳频(单频)应用中,最高的鉴相频率有什么限制? ?频繁地开关锁相环芯片的电源会对锁相环有何影响? ?您能控制PLL芯片了么?,R分频和N分频配置好了么?

?您的晶振输出功率有多大?VCO的输出功率有多大? ?您的PFD鉴相极性是正还是负? ?您的VCO输出频率是在哪一点?最低频率?最高频率?还是中间的某一点?VCO 的控制电压有多大? ?您的PLL环路带宽和相位裕度有多大? ?评价PLL频率合成器噪声性能的依据是什么? ?小数分频的锁相环杂散的分布规律是什么? ?到底用小数分频好还是整数分频好? ?ADI提供的锁相环仿真工具ADISimPLL支持哪些芯片,有什么优点? ?分频–获得高精度时钟参考源? ?PLL,VCO闭环调制,短程无线发射芯片? ?PLL,VCO开环调制? ?时钟净化----时钟抖动(jitter)更小? ?时钟恢复(Clock Recovery)? 问题:参考晶振有哪些要求?我该如何选择参考源? 答案:波形:可以使正弦波,也可以为方波。 功率:满足参考输入灵敏度的要求。

航天器在轨运行的三维可视化仿真教材

本科生科研训练计划项目(SRTP)项目成果项目名称:航天器在轨运行的三维可视化仿真 项目负责人:林凡庆 项目合作者:曲大铭侯天翔杨唤晨孙洁 所在学院:空间科学与物理学院 专业年级:空间科学与技术2013级 山东大学(威海) 大学生科技创新中心

航天器在轨运行的三维可视化仿真 空间科学与物理学院空间科学与技术专业林凡庆 指导教师许国昌杜玉军摘要:航天器在轨运行的三维可视化程序设计是建立卫星仿真系统最基础的工作。航天器在轨运行的三维可视化仿真有着重要的意义:它既可以使用户对卫星在轨运行情况形成生动直观、全面具体的视觉印象,又可以大大简化卫星轨道的设计过程。本文首先构建了航天器在轨运行的三维可视化仿真程序的基本框架,然后对涉及到的关键理论与知识,如时间、坐标转换、卫星轨道理论、OpenGL图形开发库等也做了阐述,最后介绍了我们的主要工作和科研成果。我们的主要成果是实现了卫星在轨运行的三维可视化仿真并对原有程序进行了改进。 关键词:航天器在轨运行三维可视化程序设计 OpenGL Abstract:The programmer of three-dimensional visualization on satellite in-orbiting is the utmost foundational work in establishing satellite emulation system. The three-dimensional visual simulation on satellite is of great significance: it assures that users may receive a vivid and direct-viewing and it also can greatly simplify the design process of satellite orbit.The basic frame of three-dimensional visual simulation program on satellite in-orbiting has been set up firstly. then, related essential theory and knowledge such as time system, coordinate conversation, satellite orbit, OpenGL and etc also has been introduced. Lastly, our main work and research results has been introduced. Our main achievement is that we realized the program of three-dimensional visualization on satellite in-orbiting and we improve the original program. Key words:satellite In-orbit movement 3D visualization programming OpenGL 一、引言 当今社会是一个信息的社会,谁掌握了信息的主动权,就意味着掌握了整个世界。而人造卫星是当今人们准确、实时、全面的获取信息的重要手段,卫星的各项应用已经成为信息社会发展的强大动力。而人造卫星的应用是一项高投入、高风险、长周期的活动,仿真技术由于具有可控制、可重复、经济、安全、高效的特点,在人造卫星应用领域以至整个航天领域都起到了重大的作用。目前国际上较常用的卫星仿真软件主要有美国的Winorbit、美国Cybercom System公司研制的CPLAN和AGI公司的STK。其中以STK功能最为强大,界面最为友好,在卫星仿真领域占有绝对领先地位。STK功能虽然强大,但其价格昂贵,源码也不公开,无法自主扩展,并且该软件被限制了对中国的销售,所以中国不得不独立开发适于自己的卫星仿真系统[1]。而且国内目前卫星系统的仿真软件很少,主要有一些大学开发的小型的卫星系统仿真软件,还有北京航天慧海系统仿真科技有限公司开发的Vpp-STK航天卫星仿真开发平台V4.0。总体来说,国内目前在这个方面的技术还相当不成熟,因此研究和自主开发卫星仿真系统意义重大。 仿真可视化,就是把仿真中的数字信息变为直观的,以图形图像形式表示的,随时间和空间变化的仿真过程呈现在研究人员面前,使研究人员能够知道系统中变量之间、变量与参数之间、变量与外部环境之间的关系,直接获得系统的静态和动态特征[2]。 本文首先构建了航天器在轨运行的三维可视化仿真程序的基本框架,然后对涉及到的关键理论与知识,如时间、坐标转换、卫星轨道理论、OpenGL图形开发库等也做了阐述,最后介绍了我们的主要工作和科研成果。

第五章解答

习 题 5.1 通常有哪几类反馈控制电路?每一类反馈控制电路比较和控制的参量是什么?要达到的目的是什么? 解:根据需要比较和调节的参量不同,反馈控制电路可分为以下三种。 自动电平(或增益)控制电路(AGC );自动频率控制电路(AFC );自动相位控制电路(APC ),自动相位控制电路又称为锁相环路(PLL )。 AGC 电路比较的参量为电压振幅,控制的参数是可控增益放大器的增益;要达到的目的是,当输入信号幅度在较大范围变化时,使输出信号幅度基本不变。 AFC 电路比较的参量为频率,控制的参数是VCO 的输出频率;要达到的目的是,保证振荡器(VCO )的振荡频率基本不变。 APC 电路(或PLL )比较的参量为相位,控制的参数是VCO 的输出频率;要达到的目的是,使受控振荡器(VCO )的频率和相位均与输入信号保持确定的关系。 5.2题图5.2所示为一RC 振荡器自动稳幅电路,试分析其工作原理。 解:二极管D 、稳压管D Z 、电阻R 3和R 4、电位器RP 、电容C 3组成该自动 R f D Z D T v o 题图5.2

幅度控制电路的幅度检波电路。D 为检波二极管,R 4和RP 为检波负载电阻,C 3为检波负载电容,R 3为限流电阻。检波电路检测输出电压v o (t)的负半周幅度。当输出电压幅度V O 小于D Z 的击穿电压U Z 与D 的正向导通电压U D 之和时,检波器不工作,场效应管T 工作于零偏压,其漏源间的电阻r ds 最小,增益最大,V O 增大。当输出幅度增大到om Z D V U U >+时,检波器进入工作状态,场效应管T 的反向偏压增大,其漏源间的电阻r ds 也增大,增益下降,V O 增大减缓直到停止。R 3的接入可以减小D 导通时C 3的充电电流,以减小输出负半周的切削失真。 5.3 题图5.3所示为接收机AGC 电路的组成方框图。已知A r =1,ηd =1,可控增益放大器的增益特性为:当v e =0时,A =A max ,当e 0v ≠时,e e 12 ()12A v v = +。当可控增益放大器输入电压振幅(V im )min =250μV 时,输出电压振幅 (V om )min =0.3 V 。若当 im max im min ()1000()V V =时,要求om max om min () 2()V V ≤,试求直流放大器的 增益A 1及基准电压v r 的最小允许值。 题图5.3 解:当v e =0时,A =A max ,当e emax v v =时,A =A min 已知 5min max min ()3101200()250 om im V A V ×=== 要求 max min max min max min ()2()2 2.4()1000()1000 om om im im V V A A V V = ≤== 由于e d om 1r v V A v η=?,当 V om =(V om )min 时,e emin 0v v ==,

乘用车起步抖动仿真建模研究

V ol 38No.4 Aug.2018 噪 声与振动控制NOISE AND VIBRATION CONTROL 第38卷第4期2018年8月 文章编号:1006-1355(2018)04-0100-06 乘用车起步抖动仿真建模研究 朱鹏,曾玉红,黄海波,丁渭平,杨明亮,姜东明 (西南交通大学机械工程学院,成都610031) 摘要:针对手动挡乘用车起步抖动问题,采用Simulink 建立一套包含动力总成系统、悬架系统及车身的当量整车动力学模型。在模型中同时考虑了离合器的摩擦特性和多级扭转非线性特性。仿真得到汽车起步过程中的整车动力学响应,对车身纵向振动加速度进行时域及频域分析,并通过多辆不同实车试验验证所建立模型的合理性。同时,采用车身纵向振动加速度幅值及标准差作为判断依据,结果表明模型仿真与实车试验误差在8%以内。另外还剖析了模型仿真与实车试验的误差成因,为进一步研究起步抖动问题奠定基础。 关键词:振动与波;起步抖动;当量整车模型;Simulink ;仿真建模中图分类号:TB533+.2文献标志码:A DOI 编码:10.3969/j.issn.1006-1355.2018.04.020 Research on Simulation Modeling of Vehicle Starting Judder ZHU Peng ,ZENG Yuhong ,HUANG Haibo , DING Weiping ,YANG Mingliang ,JIANG Dongming (College of Mechanical Engineering,Southwest Jiaotong University,Chengdu 610031,China ) Abstract :Aiming at the starting judder problem of manual vehicles,an equivalent vehicle dynamic model including powertrain,suspension system and body is established by using Simulink.In this model,the friction characteristics of the clutch and the nonlinear characteristics of the multi-stage torsion are both considered.The dynamic response of the vehicle in the starting process is simulated,and the longitudinal vibration acceleration of the vehicle body is analyzed in time domain and frequency domain.The rationality of the model is verified by different vehicle tests.Meanwhile,with the amplitude and the standard deviation of longitudinal vibration acceleration as the judgment bases,the results show that the error between the simulation results and the experimental results is within 8%.In addition,the error causes between the model simulation and the real car test are also analyzed.This study lays a foundation for further research on starting judder of vehicls Keywords :vibration and wave;judder;equivalent vehicle model;Simulink;simulation modeling 手动挡乘用车在起步过程中,车身有时会产生前后方向的抖动,称之为汽车起步抖动问题,这是一种低频抖动现象,频率大约为5Hz ~18Hz 。离合器摩擦盘间激烈地自激振动及其与动力传动系在扭矩传递突变时产生的扭振综合作用是起步抖动产生的主因[1-2]。起步抖动问题严重地降低了车辆的舒适性,同时加速了传动系统部件的疲劳失效。 现已见诸报端的针对汽车起步抖动问题的文献 收稿日期:2017-12-16基金项目:国家自然科学基金资助项目(51775451); 中央高校基本科研业务费理工类科技创新资助项目(2682016CX032) 作者简介:朱鹏(1993-),男,成都市人,硕士研究生,主要研 究方向为汽车噪声与振动。 通信作者:丁渭平,男,陕西省咸阳市人,工学博士,教授。 E-mail:dwp@https://www.wendangku.net/doc/272389683.html, 大多集中在离合器接合过程中的动力学研究,以及基于实车试验的起步抖动主观感受研究。上官文斌等人[3]建立了离合器接合过程中的传动系动力学特性分析模型,说明离合器从动盘扭转刚度对于起步抖动的影响。陈权瑞[4-5]同时考虑离合器摩擦特性及多级扭转非线性特性建立了离合器接合过程的传动系统动力学模型,研究了离合器设计参数对汽车起步抖动的影响。袁智军等人[6]认为离合器摩擦片的摩擦因数突变会导致所传递的摩擦力矩不稳定,从而引发起步抖动。文献[7]从离合器摩擦片材料、压盘结构等全面分析了离合器部件本身对于起步抖动的相互映射关系。陈玉华、孙涛[8-9]等人通过大量实车试验结合主观评价总结出了一套起步抖动评价方法,但他们的研究仅仅局限于离合器部件本身,对于整车起步抖动的评价效果欠佳。另外,实车试验结合主观评价所涉及的试验车辆较多,试验较为费时 万方数据

抖动概念的理解几个需要注意的方面

抖动概念的理解几个需要注意的方面 抖动(Jitter)是数字信号,尤其是高速的数字信号的一个非常关键的概念。如下图所示,抖动反映的是数字信号偏离其理想位置的时间偏差。 抖动这个概念说起来人人都知道,但实际上仔细研究起来是非常复杂的。 关于抖动概念的理解有以下几个需要注意的方面:抖动的频率范围:抖动实际上是时间上的噪声,其时间偏差的变化频率可能比较快也可能比较慢。通常把变化频率超过10Hz以上的抖动成分称为jitter,而变化频率低于10Hz的抖动成分称为wander(漂移)。Wander 反映出的主要是时钟源随着时间、温度等的缓慢变化,影响的是时钟或定时信号的绝对精度。在通信或者信号传输中,由于收发双方都会采用一定的时钟架构来进行时钟的分配和同步,缓慢的时钟漂移很容易被跟踪上或补偿掉,因此wander对于数字电路传输的误码率影响不大,高速数字电路测量中关心的主要是高频的jitter。理想的跳变位置:抖动是个相对的时间量,怎么确定信号的理想的跳变位置对于抖动的测量结果有很关键的影响。对于时钟信号的测量,我们通常关心的是时钟信号是否精确地等间隔,因此这个理想位置通常是从被测信号里提取的一个等周期分布时钟的跳变沿;而对于数据信号的测量,我们关心的是这个信号相对于其时钟的位置跳变,因此这个理想跳变位置就是其时钟有效沿的跳变位置。对于很多采用嵌入式时钟的高速数字电路来说,由于没有专门的时钟传输通道,情况要更复杂一些,这时的理想跳变位置通常是指用一个特定的时钟恢复电路(可能是硬件的也可能是软件的)从数据里恢复出的时钟的有效跳变沿。时间偏差的衡量方法:由于信号边沿的时间偏差可能是由于各种因素造成的,有随机的噪声,还有确定性的干扰。所以对这个时间偏差通常不是一个恒定值,而是有一定的统计分布,在不同的应用场合这个测量的结果可能是用有效值(RMS)衡量,也可能使用峰峰值(peak-peak)衡量,更复杂的场合还会对这个时间偏差的各个成分进行分解和估计。因此抖动的精确测量需要大量的样本以及复杂的算法。 抖动的衡量方法当要对进行抖动进行衡量和测量时,需要特别注意的是,即使对于同一个

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