集成电路版图设计调查报告

关于IC集成电路版图设计的调查报告

IC版图设计是指将前端设计产生的门级网表通过EDA设计工具进行布局布线和进行物理验证并最终产生供制造用的GDSII数据的过程，简单来说，是将所设计的电路转化为图形描述格式，即设计工艺中所需要的各种掩模板，而掩模板上的几何图形包括如下几层：n阱、有源区、多晶硅、n+和p+注入、接触孔以及金属层。

一. 版图设计流程

集成电路从60年代开始,经历了小规模集成,中规模集成,大规模集成,到目前的超大规模集成。单个芯片上已经可以制作含几百万个晶体管的一个完整的数字系统或数模混合的电子系统。在整个设计过程中,版图(layout)设计或者称作物理设计(physical design)是其中重要的一环。他是把每个原件的电路表示转换成集合表示,同时,元件间连接的线网也被转换成几何连线图形。概括说来，对于复杂的版图设计,一般分成若干个子步骤进行:

1.模块划分。为了将处理问题的规模缩小,通常把整个电路划分成若干个模块。版图规划和布局是为了每个模块和整个芯片选择一个好的布图方案。

2.布局布线。布局图应该和功能框图或者电路图大体一致，然后根据各个模块的面积大小进行调整，接着完成模块间的互连,并进一步优化布线结果。

3.版图压缩。压缩是布线完成后的优化处理过程，试图进一步减小芯片的占用面积。

4.版图检查。版图检查主要包括三个部分：1. Design Rules Checker（DR C）。DRC有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查，程序就会按照规则检查文件运行，发现错误时，会在错误的地方做出标记与解释。2. Electrical Rules Checker（ERC），它是用来检查线路短路，线路开路以及floating结点。ERC检查短路错误后，会将错误提示局限在最短的连接通路上。3. Layout Versus Schematic（LVS），LVS比较IC版图和原理图，报告版图连接和原理图的不一致，并进行修改直到版图与电路图完全一致为止。

5.版图修改。此时的工作主要包括检查Label是否正确，label所选的lay er是否正确；Power & Ground连接是否有问题，得到的files是否确实可靠，检查netlist中器件类型的命名是否规范等。

6.寄生与仿真。在实际电路的制作过程中，会产生寄生参数：寄生电容，寄生电感和寄生电阻。

7.版图完成。后端数据接口处理，确认芯片版图的设计和尺寸，落实相关foundry流片计划，确认设计数据（GDSII文件）大小。

二. 版图设计方法

对于版图设计方法，可以从不同角度对其进行分类。如果按设计自动化程度来分,可将版图设计方法分成手工设计和自动设计两大类。如果按照对布局布线位置的限制和布局模块的限制来分,则可把设计方法分成全定制(full custom)和半定制(semi custom)以及综合定制。下面是对三种版图设计方法的具体介绍。

2.1 全定制设计方法

全定制设计适用于电路性能要求高，或生产量较大的电路，希望得到最高速度、最低功耗和最节省面积的芯片设计。这种方法主要以人工设计为主，计算机作为绘图与规则验证工具起辅助作用。对版图的一部分，设计者要进行反复比较、权衡、调整、修改；元器件要有最佳尺寸；拓扑结构要有最合理的布局；连线要寻找最短路径。精益求精，不断完善，以期把每个器件和连线都安排得最紧凑、最适当，在获得最佳芯片性能的同时，也可以因芯片面积最小而大大降低成本。

目前，产量浩大的通用集成电路从成本与性能考虑而采用全定制设计。其他设计方法中最底层的单元器件，如标准单元法中的库单元、门阵列法中的宏单元，因其性能和面积的要求也采用全定制设计。模拟集成电路因其复杂而无规则的电路形式，在技术上只适宜采用全定制设计法。

通用ASIC设计很少使用全定制设计，因为设计周期长、成本高。但是简单。规模较小而又有一定批量的专用电路，在设计者力所能及的情况下，也可采用全定制设计。

对于大规模、超大规模集成电路设计，全定制设计法显然不适合，但对于具有较多重复性结构的电路，仍然可以用。其中重复的单元可以进行精心的人工设计，然后利用计算机图形软件中的复制功能，绘制出整个电路的版图。

全定制设计方法要求EDA系统不仅具有人机交互图形编辑系统支持，也要有完整的检查和验证功能，包括设计规则检查（DRC）、电学规则检查（ERC）、

版图与电路图一致性检查（LVS）等。在版图设计流程中，已对以上三种检查做了简单介绍。

2.2 半定制设计方法

数字电路主要由晶体管和互连线两部分组成。在不同电路的版图中，晶体管的构造基本上是相同的，差别在于所包含的晶体管数量不同以及晶体管连接方式不同。如果先将一定数量的晶体管制作好，形成可称之为“母片”或“基片”的半成品，只要进行连线就可以制作出不同的具体电路。由于半成品母片是事先做好并批量生产的，因而能大大加快专用电路的设计速度，降低设计和制造成本。半定制法主要由门阵列和门海两种形式。

2.2.1 门阵列法（Gate Array）

门阵列法就是在一个芯片上将预先制造完毕的形状和尺寸完全相同的逻辑门单元以一定阵列的形式排列在一起，每个单元内部含有若干器件，阵列间有规则布线通道，用以完成门与门之间的连接。这种设计方法设计周期短，设计成本低，适合适当规模、中等性能、要求设计时间短、数量相对较少的电路。但是，设计灵活性较低；门利用率低；芯片面积浪费。

2.2.2 门海法（Sea of Gates）

门海法也是采用母片结构，它可以将没有利用的逻辑门作为布线区，而没有指定固定的布线通道，以此提高布线的布通率并提供更大规模的集成度。门海设计技术是把由一对不共栅的P管和N管组成的基本单元铺满整个芯片（除I/O 区外），基本单元之间无氧化隔离区，布线通道不确定，宏单元连线在无用器件区上进行。此种设计方法，门利用率高，集成密度大，布线灵活，保证布线布通率。但是仍有布线通道，增加通道是单元高度的整数倍，布线通道下的晶体管不可用。

2.3 定制设计法

定制方法吸取或结合了上述两种设计方法的优点而克服了两者的缺点，很受广大版图设计者的欢迎。定制设计法适用于芯片性能指标比较高而生产批量又较大的芯片设计。通常分为两大类：标准单元法和通用单元法。

2.3.1 标准单元法

先将电路中所有的基本逻辑单元按照最佳设计的原则，精心画好版图并存入库中。实际设计ASIC电路时，只需要从单元库中调出所需的单元版图，将其排列成若干行，行间留有布线通道，然后按照电路要求对各单元进行布线，即可顺利完成整个版图设计。

2.3.2 通用单元法

与标准单元法不同，这种方法不要求每个单元等高，也不要等宽，每个单元可以根据最合理的情况单独进行版图设计，使其获得最佳性能。设计整体版图时，先把所需的单元版图整体调出，然后边布局边调整，直到获得最佳位置为止。

2.4 模拟集成电路版图设计方法

以上是对集成电路版图设计方法的简单总结，其中提到过，由于模拟集成电路重复性低，没有一般可遵循的布线规则，所以只能使用全定制设计方法。下面将对模拟集成电路的版图设计方法进行简单介绍。模拟集成电路处理的基本上是随时间变化的模拟量，而高性能的模拟电路很难自动完成，通常每个零件都要手工设计。在进行数字电路版图设计时，主要目标是为了优化芯片尺寸和提高密度，但对于模拟集成电路而言，主要目标是解决电路性能、匹配程度、速度和各种功能方面的问题。

由于以上原因，在进行模拟电路版图设计时，需要考虑很多数字电路不曾遇到的问题，以下是对其的简单介绍。

2.4.1 器件对称

对称是为了匹配，它是模拟电路版图设计中的重要技巧之一，对称包括器件对称，布局布线对称等。简单说来，就是将两个器件的周围环境设计一致，重要的匹配规则如下：

（1）把匹配器件相互靠近放置

如果把要求匹配的器件相互靠近放置，无论衬底材料的均匀性，掩模板的质量及芯片加工对他们的影响都可以认为是相同的。

（2）保持器件方向一致

如果器件放置方向相同，就可以尽量避免由于在光刻及原片加工的许多步骤中沿不同轴向的特性大小不一而造成的失配。

（3）增加虚拟器件

两个器件的对称轴两边保持相同环境很重要，如果两边不同，可在另一边加入与对边相同的虚拟器件，来实现对称性，提高匹配。

（4）共中心

对于较大的晶体管，不好实现对称，但可尽量实现中心对称，也可以提高匹配率。

2.4.2无源元件匹配

（1）电阻匹配

与其他器件一样，多晶电阻的匹配度是其尺寸的函数。例如一个长5um宽3 um的电阻，典型的失配程度为0.2%。针对MOS器件的版图设计的大多数对称规则也适用于电阻，例如长宽比例严格定义的电阻必须对相同的单位电阻通过串联或并联构成（具有相同的取向）。

要考虑电阻宽度对匹配度的影响，例如±0.1um的加工误差，对于宽度为3 um和1um的电阻的百分比误差是不同的，宽度越大，百分比误差越小。因此调整宽度和长度而不改变电阻的阻值，电阻条采用较宽的尺寸，可以匹配的更好。

对于大数值的电阻，通常将其分为较短的电阻单元，平行放置并串联起来。从匹配和可重复性的角度讲，这种结构比“蛇形”结构要有月的多，因为后者在拐角处的电阻较大。

多晶电阻的薄层电阻值R会随温度和工艺变化，在设计中需要预防这种变化。温度系数取决于掺杂类型和浓度，必须在每一个工艺中对其进行测量。

（2）电容匹配

高密度电容器的制作可以采用以下结构：多晶硅覆盖扩散区、多晶硅覆盖多晶硅或金属覆盖多晶硅，它们均作为电容器的两个极板，并在它们之间生长较薄的氧化层。由于多晶硅与扩散区构成的电容器结构简单，尽管它的线性度比其他两种低，这种结构在当今模拟电路工艺中仍然使用的比较广泛。

如果不用以上三种结构，限行电容器应该设计成为由可用的导电层构成的三明治结构。选择何种结构由以下两个因素决定：电容所占面积；底层极板寄生电容Cp和极板间电容C的比值Cp/C。

对于大电容阵列，可以采用交叉耦合方式。但是与晶体管和电阻不同，他对连线电容很敏感，所以要特别注意单位电容之间的连线。

2.4.3 连线

连线的优劣会影响到设计精度和速度。如果连线较长，连线的平板电容和边缘电容会使工作速度降低。例如，在一个混合信号系统中，时钟信号必须通过许多长的连线接到各个模块，从而产生相当大的连线电容。更重要的是，线间电容导致了显著的信号耦合。

利用两种技术可以减小信号干扰。第一种技术利用差动信号将大多数串扰转换成共模干扰。第二种技术是在版图中屏蔽敏感信号。

连线电阻也要引起注意。在低噪声应用中，长连线可能会产生相当大的热噪声，而且接触孔和通孔也存在大的电阻。

长导线的分布电阻和分布电容也会引起信号的延迟与弥散。弥散是指信号沿导线传输时其跃变时间明显增加。如果以时钟边沿确定一个采样点，弥散就会带来特别麻烦的问题。

芯片上电源总线和地线的设计也要注意很多问题。在大的集成电路设计中，沿电源总线的直流或瞬态电压降可能会很大，因而影响由同一个电源总线供电的敏感电路正常工作。而且，为保证电路的长期可靠性，电迁移现象要求总线要有较小的宽度。如今的CMOS工艺具有多层连接，可采取并联两层或更多层金属的方法来减小串联电阻及缓和电迁移的限制。由于顶层金属的厚度一般为底层的两倍，所以至少要并联三层金属才能将这些效应减小一半。如果只有一层或两层多余的金属层可用，信号线和偏置线要跨过电源总线就变得非常困难。

2.4.4 静电放电保护

对于CMOS模拟集成电路，采用静电放电保护电路会导致三个严重问题：

（1）静电放电保护电路在节点对地和对Vdd间引入相当大的电容，降低了电路工作速度和输入输出端口阻抗的匹配度。

（2）静电放电器件的寄生电容会把Vss上的噪声耦合到电路输入，从而损坏这个电路的输入信号。

（3）如果设计不合适，在电路正常工作期间，如果发生静电放电现象，静电放电结构可能会导致CMOS电路的闩锁效应。

2.4.5 衬底耦合

大多数现有CMOS工艺都是用重掺杂的P+衬底来减小闩锁效应的敏感度。但是，衬底的低电阻率会在电路中不同层之间建立有害的通道，从而会损坏敏感信号。所谓“衬底耦合”或“衬底噪声”效应已经成为当今混合信号集成电路的一个重要问题。

随着噪声源数目的增加，衬底耦合问题就变得更显著了。在混合信号系统中，成千个逻辑门会向衬底注入噪声，特别在时钟跳变时，在衬底电势中会引起几百毫伏的扰动。干扰信号的大小与引入噪声的器件的尺寸成正比，如果使用大尺寸晶体管作为缓冲器来驱动外部的大负载，干扰就会成为一个严重的问题。

这样看来，如果把芯片上的模拟模块和数字模块之间的距离拉开，就可以减小衬底的耦合作用，但实际上，这种改善措施可能无效或者行不通。如果掺杂浓度很高，衬底就是个电阻很低的平板，所以不管干扰源在什么位置，芯片上整个衬底受到的干扰电压都相对一样。而且，在许多混合信号系统中，模拟与数字的模块是大量地掺杂在一起的，很难将其对应的电路一一分开。

为减少衬底噪声的影响，采用如下方法：

（1）在整个电路中都采用差动电路，以降低模拟电路部分对共模噪声的敏感度。

（2）数字信号与时钟应该以互补形式分布，从而可以减小静耦合噪声。

（3）采用更精确的工作模式，比如信号采样或电容间电荷转移，应该在时钟跳变以后进行，此时衬底电位已经稳定了。

（4）使与衬底相连的内引线的电感最小。同样，在运放电路中，最好采用PMOS差动输入，这是因为PMOS差动对所在的阱可以接到它们的共源端，减小了衬底噪声的影响。

在大规模混合信号集成电路中，不可避免地存在相对于外部接地的衬底电压反射，这是由流过器件的大的瞬间电流和与衬底相连的内引线的优先阻抗导致的。但是，如果芯片的地与衬底的反射一致，那么所有晶体管就不会感受到噪声。

三. 版图设计检查工具

介绍完版图设计流程与方法后，下面介绍一下版图设计工具，最常用的版图设计工具是Cadence的Virtuoso。

Cadence 是一套功能强大的EDA软件，包含有诸如IC、SE等常用芯片设计工具。其中IC是针对全定制芯片设计应用的。IC本身仍是一套工具集。Cadence 最突出的优点就在于版图。可以说，Cadence的版图设计及验证工具是任何其他E DA软件无法比拟的。Cadence的版图设计工具是Virtuoso layout Editor，即为版图编辑大师，版图编辑大师不仅界面漂亮，而且操作方便功能强大，可以完成版图编辑的所有任务。

版图设计完成后所生成的版图是否符合设计规则，电学规则，其功能是否正确，必须要通过版图验证系统来验证。之前已经对布局验证做了简单介绍，常用的有DRC，ERC和LVS。DRC有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查，程序就会按照规则检查文件运行，发现错误时，会在错误的地方做出标记与解释。Electrical Rules Checker（ERC），它是用来检查线路短路，线路开路以及floating结点。ERC检查短路错误后，会将错误提示局限在最短的连接通路上。Layout Versus Schematic（LVS），LVS比较IC版图和原理图，报告版图连接和原理图的不一致，并进行修改直到版图与电路图完全一致为止。另外还有Layout parameter Extraction(LPE),它是从layout databa se extract电器参数（如MOS的W、L值，BJT，diode的area、perimeter，nod e的parasitic cap）,并以Hspice netlist方式表示电路。

Cadence提供了两套布局验证系统：Diva（on line）；Dracula（batch-ru nning）。

（1）Diva嵌入在Cadence的主体框架中，使用较方便，在做小面积的lay out验证时，速度较快。但是在做大型芯片或者whole chip时，无法做完整验证。所以一般来说，Diva适用于小型cell中或block的布局验证，而whole chip 则采用Dracula处理。

（2）Dracula为独立的版图验证系统，可以进行DRC、ERC、LVS、LPE、PR E，其运行速度快，功能强大，能验证和提取较大的电路。Dracula被公认为布线验证的标准。几乎全世界的IC公司都拿它作为sign off的标准。

五. 集成电路版图设计规则

电路设计师一般都希望电路设计得尽量紧凑。而工艺工程师却希望是一个高成品率的工艺。设计规则是使他们两者都满意的折衷。设计规则是良好的规范文献, 它列出了元件 (导体、有源区、电阻器等) 的最小宽度, 相邻部件之间所允许的最小间距, 必要的重叠和与给定的工艺相配合的其他尺寸。对于一种工艺，当确定其设计规则时, 要考虑的因素有掩膜的对准、掩膜的非线性、片子的弯曲度、外扩散 (横向扩散)、氧化生长剖面、横向钻蚀、光学分辨率以及他们与电路的性能和产量的关系。设计规则规定了，在掩膜板上，每个几何图形如何与彼此有关的另一块掩膜版上的图形水平对准。除了明确指出的不同点以外, 所有的规则是指相应几何图形之间的最小间隔。一种设计规则是直接用微米数表示最小尺寸。但是即使是最小尺寸相同, 不同公司不同工艺流程的设计规则都不同,这就使得在不同工艺之间进行设计得导出导入非常的耗费时间了。

解决问题的方法一种是使用高级的CAD 工具,能够便捷的实现可兼容工艺间的转换。另外可以采用第二种设计规则, 由Mead 和Conway推广的比例设计规则,也叫做设计规则。他对整个版图设置一个参数作为所有设计规则中最小的那一个,其他设计规则的数值都是这个参数的整数倍。此参数对应不同的工艺有着不同的微米值。从而实现其他规则随着线性变化。当然他们也有缺点:

(1) 线性度只适用于一定的范围(比如在1～ 2 L m之间线性有效)，当超出范围很多时, 规则与K的关系已经没有线性度了。

(2) 保守性。由于K规则代表了不同的工艺技术, 设计规则时必须做到对于每个工艺的整套要求的全盘考虑, 从而必然带来超尺寸和紧密性的减少。但是这样却可以获得更好的安全系数或改善可靠性。

一般工艺的最小线宽设置为 2 K。制定设计规则包括线宽、间距、覆盖、面积、露头和凸头等规则, 他们分别给出最小线宽、最小间距、最小覆盖、最小面积、最小露头和最小凸头等数值。大多数情况下, 各硅片生产厂的设计规则是各不相同的。在着手设计之前, 应先拿到准备去投产的硅片生产厂的设计规则,并以他作为整个设计过程的参考。在设计高水平的CMOS 电路时, 这一点尤为重要。

六. 集成电路版图设计技巧

最后，介绍一下在集成电路版图设计中常常用到的一些技巧。使用这些技巧，可以减少芯片面积，提高电路性能，降低生产成本。

1. 合并公共区域

一个较好的版图，不是每个元件都相互独立，而是尽可能地将各个元件的公共区域合并在一起。如不同元件的接地部分和接电源部分是公共部分，可以将不同元件的这部分合并在一起减少芯片尺寸。合并也不仅仅局限于MOS管的有源区，有时将两根共同的连线合并也能达到减少芯片面积的目的。

2.减线法

在芯片面积较大的版图上，对于单层金属或双层金属布线的工艺，几乎一半以上的芯片面积用于信号连接，因此减少布线对于减少芯片面积有着很重要的意义。例如，某功能单元同时需要信号和信号非两根线，因很长的连线要比一个反相器占用更大的面积，在设计版图时就只画一条信号线，在需要信号非的版图区域再画一个反相器来产生信号非。

3.布线

在CMOS集成电路中，主要用金属和多晶作为连线，通常是以一种作水平方向布线，另一种作垂直方向的布线。

4.利用EDA工具提高设计速度

对于电路中大量重复的单元，可以将它们的版图精心设计好并放入库中保存，在需要时随时调用，无论对称、旋转、平移，都可以用来组成新单元，达到节省建立版图时间和减少错误的目的。

5.利用空的区域多设计阱和衬底连接

在CMOS电路结构中，N阱和P型衬底形成一个二极管。如果N阱的电压下降，P衬底的电压上升，就有可能使二极管正偏，形成闩锁效应等潜在的芯片损坏因素。因此必须确保这个二极管不会被正偏，设法使它总是处于反偏。最简单的方法是将N阱接最正的电源，P衬底接最负的电源，这种连接称为阱连接和衬底连接。设置的阱连接和衬底连接越好，发生PN节二极管正偏的可能性就越小。

衬底连接区是衬底上的P+掺杂区，而N阱连接区是N+掺杂区，它们都有很低的电阻，因此要尽可能多地设置阱连接和衬底连接，只要版图当中有空的区域，就利用多开接触孔作为阱和衬底连接。

6.标准单元版图高度固定，宽度可变

对于定制设计法中的标准单元，他们是高度固定，宽度可变的。这个方法也可以在其他设计中采用。因为如果相邻的几个单元的高度参差不齐，那么电源线和地线就要弯来拐去，可能浪费不少面积。相反，如果这些相邻单元的高度相同，只要他们逐个对接，就不必专门画电源线和地线，各个单元固有的电源线和地线会自动连接成为一条直线。而且个个单元互相并排放置，做DRC时也不会出错。如果要把器件尺寸很大的单元放置到上述等高的单元版图中，可以将这个大单元分成几个小单元的并联，分割后它们的高度和临近单元的高度就可以一致了。

以上是对IC集成电路版图设计的基本调查报告，报告中包括了版图设计流程，版图设计方法，版图设计检查工具，版图设计规则以及版图设计技巧等，希望对今后的IC版图设计能够有所帮助。

七. 参考文献

[1] 刘越.IC版图设计.

[2]程未.冯勇建.杨涵.集成电路版图 ( layout) 设计方法与实例.厦门大学萨本栋微机电研究中心.

[3] Christopher Saint. Judy Saint. IC Mask Design Essential Layout Tech niques.2004.

[4] 集成电路版图设计. https://www.wendangku.net/doc/222643104.html,/p-11041538.html.

[5] 吴冬燕.集成电路版图设计的技巧.苏州工业职业技术学院.江苏.苏州.2009. https://www.wendangku.net/doc/222643104.html,/view/06c0700216fc700abb68fcfe.html.

[6] IC设计工具原理（Cadence应用）.哈尔滨工程大学微电子学专业.

[7] 于隽.集成电路课程设计.大连理工大学电子与信息工程学院.

集成电路版图设计报告

北京工业大学集成电路板图设计报告 姓名：张靖维 学号：12023224 2015年 6 月 1日

目录 目录 (1) 1 绪论 (2) 1.1 介绍 (2) 1.1.1 集成电路的发展现状 (2) 1.1.2 集成电路设计流程及数字集成电路设计流程 (2) 1.1.3 CAD发展现状 (3) 2 电路设计 (4) 2.1 运算放大器电路 (4) 2.1.1 工作原理 (4) 2.1.2 电路设计 (4) 2.2 D触发器电路 (12) 2.2.1 反相器 (12) 2.2.2 传输门 (12) 2.2.3 与非门 (13) 2.2.4 D触发器 (14) 3 版图设计 (15) 3.1 运算放大器 (15) 3.1.1 运算放大器版图设计 (15) 3.2 D触发器 (16) 3.2.1 反相器 (16) 3.2.2 传输门 (17) 3.2.3 与非门 (17) 3.2.4 D触发器 (18) 4 总结与体会 (19)

1 绪论 随着晶体管的出现，集成电路随之产生，并极大地降低了电路的尺寸和成本。而由于追求集成度的提高，渐渐设计者不得不利用CAD工具设计集成电路的版图，这样大大提高了工作效率。在此单元中，我将介绍集成电路及CAD发展现状，本次课设所用EDA工具的简介以及集成电路设计流程等相关内容。 1.1介绍 1.1.1集成电路的发展现状 2014年，在国家一系列政策密集出台的环境下，在国内市场强劲需求的推动下，我国集成电路产业整体保持平稳较快增长，开始迎来发展的加速期。随着产业投入加大、技术突破与规模积累，在可以预见的未来，集成电路产业将成为支撑自主可控信息产业的核心力量，成为推动两化深度融合的重要基础。、 1.1.2集成电路设计流程及数字集成电路设计流程 集成电路设计的流程一般先要进行软硬件划分，将设计基本分为两部分：芯片硬件设计和软件协同设计。芯片硬件设计包括：功能设计阶段，设计描述和行为级验证，逻辑综合，门级验证（Gate-Level Netlist Verification），布局和布线。模拟集成电路设计的一般过程：电路设计，依据电路功能完成电路的设计；.前仿真，电路功能的仿真，包括功耗，电流，电压，温度，压摆幅，输入输出特性等参数的仿真；版图设计（Layout），依据所设计的电路画版图；后仿真，对所画的版图进行仿真，并与前仿真比较，若达不到要求需修改或重新设

集成电路版图设计师职业标准(试行)

集成电路版图设计师职业标准（试行） 一.、职业概况 1.1 职业名称集成电路版图设计师 1.2 职业定义 通过EDA 设计工具，进行集成电路后端的版图设计和验证，最终产生送交供集成电路制造用的GDSII 数据。 1.3 职业等级本职业共设四个等级，分别是版图设计员（职业资格四级）、助理版图设计师（职业资格三级）、版图设计师（职业资格二级）、高级版图设计师（职业资格一级）。 1.4 职业环境条件室内、常温 1.5 职业能力特征具有良好的电脑使用基础与较强的外语阅读能力；具备一定的半导体微电子基础理论。具有很强的学习能力。 1.6 基本文化程度理工科高等专科学历。 1.7 培训要求 1.7.1 培训期限全日制职业学校教育：根据其培养目标和教学计划确定。晋级培训 期限：版图设计员不少于240 标准学时；助理版图设计师不少于 240 标准学时；版图设计师不少于200 标准学时；高级版图设计师不少于180标准学时。 1.8 鉴定要求 1.8.1 适用对象从事或准备从事集成电路版图设计的人员。 1.8.2 申报条件以上各等级申报条件均参照“关于职业技能鉴定申报条件的暂行规 定” 1.8.3 鉴定方式分为理论知识考试和技能操作考核。技能操作考核采用上机实际操作 方式， 由3－ 5 名考评员组成考评小组，根据考生现场操作表现及实际操作输出结果，按统一标准评定得分。两项鉴定均采用100分制，皆达60 分及以上者为合格。 1.8.4 考评人员与考生 理论知识考试：平均15 名考生配一名考评员。技能操作考核：平均5－8 名考生配 1 名考评员。 1.8.5 鉴定时间 理论知识考试：设计员、助理设计师90 分钟，设计师、高级设计师120分钟。 技能操作考核：设计员、助理设计师90 分钟，设计师、高级设计师120分钟。 1.8.6 鉴定场地设备用于理论知识考试的标准教室；用于操作技能考试的场所：具有EDA 设计平台和网络教学系统等设备和软件，不少于20 个考位。

集成电路版图设计论文

集成电路版图设计 班级12级微电子姓名陈仁浩学号2012221105240013 摘要：介绍了集成电路版图设计的各个环节及设计过程中需注意的问题，然后将IC版图设计与PCB版图设计进行对比，分析两者的差异。最后介绍了集成电路版图设计师这一职业，加深对该行业的认识。 关键词: 集成电路版图设计 引言: 集成电路版图设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。近年来迅速发展的计算机、通信、嵌入式或便携式设备中集成电路的高性能低功耗运行都离不开集成电路掩模版图的精心设计。一个优秀的掩模版图设计者对于开发超性能的集成电路是极其关键的。 一、集成电路版图设计的过程 集成电路设计的流程：系统设计、逻辑设计、电路设计（包括：布局布线验证）、版图设计版图后仿真（加上寄生负载后检查设计是否能够正常工作）。集成电路版图设计是集成电路从电路拓扑到电路芯片的一个重要的设计过程，它需要设计者具有电路及电子元件的工作原理与工艺制造方面的基础知识，还需要设计者熟练运用绘图软件对电路进行合理的布局规划，设计出最大程度体现高性能、低功耗、低成本、能实际可靠工作的芯片版图。集成电路版图设计包括数字电路、模拟电路、标准单元、高频电路、双极型和射频集成电路等的版图设计。具体的过程为： 1、画版图之前，应与IC 工程师建立良好沟通在画版图之前，应该向电路设计者了解PAD 摆放的顺序及位置，了解版图的最终面积是多少。在电路当中，哪些功能块之间要放在比较近的位置。哪些器件需要良好的匹配。了解该芯片的电源线和地线一共有几组，每组之间各自是如何分布在版图上的？ IC 工程师要求的工作进度与自己预估的进度有哪些出入？ 2、全局设计：这个布局图应该和功能框图或电路图大体一致,然后根据模块的面积大小进行调整。布局设计的另一个重要的任务是焊盘的布局。焊盘的安排要便于内部信号的连接，要尽量节省芯片面积以减少制作成本。焊盘的布局还应该便于测试，特别是晶上测试。 3、分层设计：按照电路功能划分整个电路，对每个功能块进行再划分，每一个模块对应一个单元。从最小模块开始到完成整个电路的版图设计，设计者需要建立多个单元。这一步就是自上向下的设计。 4、版图的检查： （1）Design Rules Checker 运行DRC，DRC 有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查。程序就按照规则检查文件运行，发现错误时，会在错误的地方做出标记，并且做出解释。

模拟集成电路版图设计和绘制

电子科技大学 实验报告 学生姓名:连亚涛/王俊颖学号：2011031010032/0007指导教师：王向展实验地点：微固楼606实验时间：2014.6. 一、实验室名称：微电子技术实验室 二、实验项目名称：模拟集成电路版图设计和绘制 三、实验学时：4 四、实验原理 参照实验指导书。 五、实验目的 本实验是基于微电子技术应用背景和《集成电路原理》课程设置及其特点而设置，为IC设计性实验。其目的在于： 根据实验任务要求，综合运用课程所学知识自主完成相应的模拟集成电路版图设计， 掌握基本的IC版图布局布线技巧。 学习并掌握国际流行的EDA仿真软件Cadence的使用方法，并进行版图的的设计。 六、实验内容 1、UNIX操作系统常用命令的使用，Cadence EDA仿真环境的调用。 2、根据设计指标要求，自主完成版图设计，并掌握布局布线的基本技巧。 七、实验仪器设备 （1）工作站或微机终端一台

八、实验步骤 1、根据实验指导书熟悉UNIX操作系统常用命令的使用，掌握CadenceEDA 仿真环境的调用。 2、根据设计指标要求，设计出如下图所示的运算放大器电路版图，过程中应注意设计规则。 九、实验数据及结果分析： 1、通过本次实验掌握了UNIX操作系统常用命令的使用，Cadence EDA仿真环境的调用。达到了实验目的。 2、根据设计指标要求，设计出运算放大器模拟集成电路版图。 (备注：小组共同完成) 十、实验结论： 通过这次实验，学习并掌握国际流行的EDA仿真软件Cadence的使用方法，完成了运算放大器集成电路版图的设计，其难点是版图的布局布线和设计规则的理解。 十一、总结及心得体会： 2学会了cadence在linux下的使用，在回去安装Ubuntu的过程中发生了很多错误，有了一定的提高，让我了解到使用免费破解的专业软件的不易。其次，cadence使用过程中，有很多技巧值得认真学习，如左手键盘右手鼠标操作，以及先画基本的接触孔，再画mos管，再用已有的Mos管拼接出其他宽长比的方法。同时，学会了如何提高画图效率的“偷懒”的办法。 当然，还有很多的不足，比如有些地方容易忽略版图的规则没有全局考量，造成重复赶工。在一些技巧上，如画不规则多边形保护环的方法还是太笨，没有用聪明的方法（多次shift+c）。

集成电路版图设计笔试面试大全

集成电路版图设计笔试面试大全 1. calibre语句 2. 对电路是否了解。似乎这个非常关心。 3. 使用的工具。 , 熟练应用UNIX操作系统和L_edit，Calibre, Cadence, Virtuoso, Dracula 拽可乐(DIVA),等软件进行IC版图 绘制和DRC，LVS，ERC等后端验证 4. 做过哪些模块 其中主要负责的有Amplifier，Comparator，CPM，Bandgap，Accurate reference，Oscillator，Integrated Power MOS，LDO blocks 和Pad，ESD cells以及top的整体布局连接 5. 是否用过双阱工艺。 工艺流程见版图资料 在高阻衬底上同时形成较高的杂质浓度的P阱和N阱，NMOS、PMOS分别做在这两个阱中，这样可以独立调节两种沟道MOS管的参数，使CMOS电路达到最优特性，且两种器件间距离也因采用独立的阱而减小，以适合于高密度集成，但是工艺较复杂。 制作MOS管时，若采用离子注入，需要淀积Si3N4，SiO2不能阻挡离子注入，进行调沟或调节开启电压时，都可以用SiO2层进行注入。 双阱CMOS采用原始材料是在P+衬底(低电阻率)上外延一层轻掺杂的外延层P-(高电阻率)防止latch-up效应(因为低电阻率的衬底可以收集衬底电流)。 N阱、P阱之间无space。

6. 你认为如何能做好一个版图,或者做一个好版图需要注意些什么需要很仔细的回答～答:一，对于任何成功的模拟版图设计来说，都必须仔细地注意版图设计的floorplan，一般floorplan 由设计和应用工程师给出，但也应该考虑到版图工程师的布线问题，加以讨论调整。总体原则是 模拟电路应该以模拟信号对噪声的敏感度来分类。例如，低电平信号节点或高阻抗节点，它们与输入信号典型相关，因此认为它们对噪声的敏感度很高。这些敏感信号应被紧密地屏蔽保护起来，尤其是与数字输出缓冲器隔离。高摆幅的模拟电路，例如比较器和输出缓冲放大器应放置在敏感模拟电路和数字电路之间。数字电路应以速度和功能来分类。显而易见，因为数字输出缓冲器通常在高速时驱动电容负载，所以应使它离敏感模拟信号最远。其次，速度较低的逻辑电路位于敏感模拟电路和缓冲输出之间。注意到敏感模拟电路是尽可能远离数字缓冲输出，并且最不敏感的模拟电路与噪声最小的数字电路邻近。 芯片布局时具体需考虑的问题，如在进行系统整体版图布局时，要充分考虑模块之间的走线，避免时钟信号线对单元以及内部信号的干扰。模块间摆放时要配合压焊点的分布，另外对时钟布线要充分考虑时延，不同的时钟信号布线应尽量一致，以保证时钟之间的同步性问题。而信号的走线要完全对称以克服外界干扰。 二(电源线和地线的布局问题

集成电路版图设计报告

集成电路版图设计实验报告 班级：微电子1302班 学号：1306090226 姓名：李根 日期：2016年1月10日

一：实验目的： 熟悉IC设计软件Cadence Layout Editor的使用方法，掌握集成电路原理图设计，原理图仿真以及版图设计的流程方法以及技巧。 二：实验内容 1.Linux常用命令及其经典文本编辑器vi的使用 ①：了解Linux操作系统的特点。 ②：熟练操作如何登录、退出以及关机。 ③：学习Linux常用的软件以及目录命令。 ④：熟悉经典编辑器vi的基本常用操作。 2.CMOS反相器的设计和分析 ①：进行cmos反相器的原理图设计。 ②：进行cmos反相器的原理图仿真。 ③：进行cmos反相器的版图设计。 3.CMOS与非门的设计和分析 ①：进行cmos与非门的原理图设计。 ②：进行cmos与非门的原理图仿真。 ③：进行cmos与非门的版图设计 4.CMOS D触发器的设计和分析 ①：进行cmosD触发器的原理图设计。 ②：进行cmosD触发器的原理图仿真。 ③：进行cmosD触发器的版图设计。 5.对以上的学习进行总结 ①：总结收获学习到的东西。 ②：总结存在的不足之处。 ③：展望集成电路版图设计的未来。 三：实验步骤（CMOS反相器） 1.CMOS反相器原理图设计 内容：首先建立自己的Library，建立一个原理图的cell，其次进行原理图通过调用库里面的器件来绘制原理图，然后进行检错及修正，具体操作如下：在Terminal视窗下键入icfb，打开CIW； Tool→Library Manager； File→New→Library； 在name栏填上Library名称； 选择Compile a new techfile； 键入～/0.6um.tf； File→New→Cell view,在cell name键入inv，tool选择schematic，单击OK； 点击Schematic视窗上的指令集Add→Instance，出现Add Instance视窗； 通过Browse analogLib库将要用到的元件添加进来；

集成电路版图设计调查报告

关于IC集成电路版图设计的调查报告 IC版图设计是指将前端设计产生的门级网表通过EDA设计工具进行布局布线和进行物理验证并最终产生供制造用的GDSII数据的过程，简单来说，是将所设计的电路转化为图形描述格式，即设计工艺中所需要的各种掩模板，而掩模板上的几何图形包括如下几层：n阱、有源区、多晶硅、n+和p+注入、接触孔以及金属层。 一. 版图设计流程 集成电路从60年代开始,经历了小规模集成,中规模集成,大规模集成,到目前的超大规模集成。单个芯片上已经可以制作含几百万个晶体管的一个完整的数字系统或数模混合的电子系统。在整个设计过程中,版图(layout)设计或者称作物理设计(physical design)是其中重要的一环。他是把每个原件的电路表示转换成集合表示,同时,元件间连接的线网也被转换成几何连线图形。概括说来，对于复杂的版图设计,一般分成若干个子步骤进行: 1.模块划分。为了将处理问题的规模缩小,通常把整个电路划分成若干个模块。版图规划和布局是为了每个模块和整个芯片选择一个好的布图方案。 2.布局布线。布局图应该和功能框图或者电路图大体一致，然后根据各个模块的面积大小进行调整，接着完成模块间的互连,并进一步优化布线结果。 3.版图压缩。压缩是布线完成后的优化处理过程，试图进一步减小芯片的占用面积。 4.版图检查。版图检查主要包括三个部分：1. Design Rules Checker（DR C）。DRC有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查，程序就会按照规则检查文件运行，发现错误时，会在错误的地方做出标记与解释。2. Electrical Rules Checker（ERC），它是用来检查线路短路，线路开路以及floating结点。ERC检查短路错误后，会将错误提示局限在最短的连接通路上。3. Layout Versus Schematic（LVS），LVS比较IC版图和原理图，报告版图连接和原理图的不一致，并进行修改直到版图与电路图完全一致为止。 5.版图修改。此时的工作主要包括检查Label是否正确，label所选的lay er是否正确；Power & Ground连接是否有问题，得到的files是否确实可靠，检查netlist中器件类型的命名是否规范等。

集成电路版图技巧总结

集成电路版图技巧总结 1、对敏感线的处理对敏感线来说，至少要做到的是在它的走线过程中尽量没有其他走线和它交叉。因为走线上的信号必然会带来噪声，交错纠缠的走线会影响敏感线的信号。 对于要求比较高的敏感线，则需要做屏蔽。具体的方法是，在它的上下左右都连金属线，这些线接地。比如我用M3做敏感线，则上下用M2和M4重叠一层，左右用M3走，这些线均接地。等于把它像电缆一样包起来。 2、匹配问题的解决电路中如果需要匹配，则要考虑对称性问题。比如1：8的匹配，则可以做成33的矩阵，“1”的放在正中间，“8”的放在四周。这样就是中心对称。如果是2：5的匹配，则可以安排成AABABAA的矩阵。 需要匹配和对称的电路器件，摆放方向必须一致。周围环境尽量一致。 3、噪声问题的处理噪声问题处理的最常用方法是在器件周围加保护环。N mos管子做在衬底上因此周围的guardring是Pdiff，在版图上是一层PPLUS,上面加一层DIFF，用CONTACT连M1。Pdiff接低电位。Pmos管子做在NWELL里面因此周围的GUARDING是Ndiff，在版图上先一层NPLUS，上面加一层DIFF，用CONTACT连M1。Ndiff接高电位。在一个模块周围为了和其他模块隔离加的保护环，用一圈NWELL，里面加NDIFF，接高电位。

电阻看类型而定，做在P衬底上的周围接PDIFF型guarding接地；做在NWELL里面的则周围接NDIFF型guarding接高电位。各种器件，包括管子，电容，电感，电阻都要接体电位。如果不是RF型的MOS管，则一般尽量一排N管一排P管排列，每排或者一堆靠近的同类型管子做一圈GUARDING，在P管和N管之间有走线不方便打孔的可以空出来不打。 4、版图对称性当电路需要对称的时候，需要从走线复杂度，面积等方面综合考虑。常见的对称实现方式： 一般的，画好一半，折到另一半去，复制实现两边的对称。 如果对称性要求高的，可以用质心对称的方式，把管子拆分成两个，四个甚至更多。 如把一个管子拆成两个可以AB BA的方式如果有四个管子，可以各拆成三个，用ABCDABCDABCD的方式五、布局布线布局布线是一个全局问题。在画较大的电路时候是很重要的。首先确定各模块的位置，在确定位置的时候需要考虑的问题主要有：各输入输出之间的连线最短，最方便；各模块接出去连PAD的各端口方便；高频线距离尽量短；输入输出之间相隔比较远等。这些问题需要在着手画各模块之前先有个安排。在画好各模块后摆放时会做调整，但大局不变。连线一般的规则是单数层金属和双数层金属垂直，比如一三五层连水平；二四六层连垂直。但这样的主要目的是各层能方便走线，排得密集。所以也不是死规则，在布线较稀疏的情况下可以做适量变通。在布线时最重要的问题

集成电路版图设计-反相器-传输门

集成电路版图设计 实验报告 学院：电气与控制工程学院班级: XXXXＸXXXXX 学号：ＸXＸXＸＸXX 姓名：XXXX 完成日期：２015年1月22日

一、实验要求 1、掌握Lｉnux常用命令（cd、lｓ、ｐwｄ等)。 （1)ｃd命令。用于切换子目录。输入cd并在后面跟一个路径名,就可以直接进入到另一个子目录中；cｄ..返回根目录;cd返回主目录。（2）ｌｓ命令。用于列出当前子目录下所有内容清单。 (3)pwｄ命令。用于显示当前所在位置。 2、掌握集成电路设计流程。 模拟集成电路设计的一般过程： (1)电路设计。依据电路功能完成电路的设计。 （２)前仿真。电路功能的仿真，包括功耗,电流，电压，温度,压摆幅,输入输出特性等参数的仿真。 （3)版图设计(Ｌａｙｏut)。依据所设计的电路画版图。一般使用Cadencｅ软件。 （4)后仿真。对所画的版图进行仿真,并与前仿真比较，若达不到要求需修改或重新设计版图。 （5）后续处理。将版图文件生成GDＳIＩ文件交予Fｏundry流片。 3、掌握Caｄence软件的使用 （1）使用Ｃadence SchemａｔicＥdiｔoｒ绘制原理图。 （2）由Schematｉc产生symboｌ。 （3）在测试电路中使用AnａloｇEnｖirｏnｍent工具进行功能测试。 （4）使用Cａｄence Ｌａyout Editoｒ根据原理图绘制相应版图,以

0.6umCＭOS设计规则为准。 （5）对所设计的版图进行DRC验证，查错并修改。 以PMOS为例，部分设计规则如下:(uｍ) Ｎ-Wｅｌl包含P+Actｉｖe的宽度:１.8 MOＳ管沟道最小宽度:０．７5最小长度：0.6 Ａctivｅ区伸出栅极Pｌoｙ的最小延伸长度:0．5 Conｔaｃｔ最小尺寸：0．6＊０.６ Coｎｔact与Contａｃｔ之间的最小间距:０.7 Ａctｉve包最小尺寸Cｏntact的最小宽度：0.4 非最小尺寸Cｏntac ｔ的最小宽度：0．6 Actｉve上的Contａｃｔ距栅极Poly1的最小距离:0.6 Metal1包最小尺寸的Contact:０.3 Mｅｔal１与Metａl１之间的最小间距:0.8

集成电路版图设计报告

集成电路CAD 课程设计报告 一．设计目的： 1.通过本次实验，熟悉软件的特点并掌握使用软件的流程和设计方法； 2.了解集成电路工艺的制作流程、简单集成器件的工艺步骤、集成器件区域的层 次关系，与此同时进一步了解集成电路版图设计的λ准则以及各个图层的含义和设计规则； 3.掌握数字电路的基本单元CMOS 的版图，并利用CMOS 的版图设计简单的门电路， 然后对其进行基本的DRC 检查； 4. 掌握C)B (A F +?=的掩模板设计与绘制。 二．设计原理： 1、版图设计的目标： 版图 （layout ） 是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸、 各层拓扑定义等器件相关的物理信息数据。版图设计是创建工程制图（网表）的精确的物理描述过程，即定义各工艺层图形的形状、尺寸以及不同工艺层的相对位置的过程。其设计目标有以下三方面： ① 满足电路功能、性能指标、质量要求； ② 尽可能节省面积，以提高集成度，降低成本； ③ 尽可能缩短连线，以减少复杂度，缩短延时，改善可能性。 2、版图设计的内容： ①布局：安排各个晶体管、基本单元、复杂单元在芯片上的位置。 ②布线：设计走线，实现管间、门间、单元间的互连。

③尺寸确定：确定晶体管尺寸（W、L）、互连尺寸（连线宽度）以及晶体管与互连之间的相对尺寸等。 ④版图编辑（Layout Editor ）:规定各个工艺层上图形的形状、尺寸和位置。 ⑤布局布线（Place and route ）：给出版图的整体规划和各图形间的连接。 ⑥版图检查（Layout Check ）：设计规则检验（DRC,Design Rule Check）、电气规则检查（ERC,Electrical Rule Check）、版图与电路图一致性检验（LVS,Layout Versus Schematic ）。 三．设计规则（Design Rul e ）： 设计规则是设计人员与工艺人员之间的接口与“协议”，版图设计必须无条件的服从的准则，可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。设计规则主要包括几何规则、电学规则以及走线规则。其中几何设计规则通常有两类： ①微米准则：用微米表示版图规则中诸如最小特征尺寸和最小允许间隔的绝对尺寸。 ②λ准则：用单一参数λ表示版图规则，所有的几何尺寸都与λ成线性比例。 设计规则分类如下： 1.拓扑设计规则（绝对值）：最小宽度、最小间距、最短露头、离周边最短距离。 2.λ设计规则（相对值）：最小宽度w=mλ、最小间距s=nλ、最短露头t=lλ、离周边最短距离d=hλ（λ由IC制造厂提供，与具体的工艺类型有关，m、n、l、h为比例因子，与图形类形有关）。 ①宽度规则（width rule）：宽度指封闭几何图形的内边之间的距离。 ②间距规则（Separation rule）：间距指各几何图形外边界之间的距离。

集成电路版图设计(反向提取与正向设计)

集成电路设计综合实验报告 班级：微电子学1201班 姓名： 学号： 日期：2016年元月13日

一.实验目的 1、培养从版图提取电路的能力 2、学习版图设计的方法和技巧 3、复习和巩固基本的数字单元电路设计 4、学习并掌握集成电路设计流程 二.实验内容 1. 反向提取给定电路模块（如下图所示），要求画出电路原理图，分析出其所完成的逻 辑功能，并进行仿真验证；再画出该电路的版图，完成DRC验证。 2. 设计一个CMOS结构的二选一选择器。 （1）根据二选一选择器功能，分析其逻辑关系。 （2）根据其逻辑关系，构建CMOS结构的电路图。 （3）利用EDA工具画出其相应版图。 （4）利用几何设计规则文件进行在线DRC验证并修改版图。 三.实验原理 1. 反向提取给定电路模块 方法一:直接将版图整体提取（如下图）。其缺点：过程繁杂,所提取的电路不够直观,

不易很快分析出其电路原理及实现功能。 直接提取的整体电路结构图 方法二：将版图作模块化提取，所提取的各个模块再生成symbol，最后将symbol按版图连接方式组合成完整电路结构（如下图）。其优点：使电路结构更简洁 直观、结构严谨、层次清晰，更易于分析其原理及所实现的功能。 CMOS反相器模块CMOS反相器的symbol CMOS传输门模块 CMOS传输门的symbol

CMOS三态门模块 CMOS三态门的symbol CMOS与非门模块 CMOS与非门的symbol 各模块symbol按版图连接方式组合而成的整体电路 经分析可知，其为一个带使能端的D锁存器，逻辑功能如下: ①当A=1，CP=0时，Q=D，Q—=； ②当A=1，CP=1时，Q、Q—保持；

集成电路基础工艺和版图设计测试试卷

集成电路基础工艺和版图设计测试试卷 （考试时间：60分钟，总分100分） 第一部分、填空题（共30分。每空2分） 1、NMOS是利用电子来传输电信号的金属半导体；PMOS是利用空穴来传输电信号的金属半导体。 2、集成电路即“IC”，俗称芯片，按功能不同可分为数字集成电路和模拟集成电路，按导电类型不同可分为 双极型集成电路和单极型集成电路，前者频率特性好，但功耗较大，而且制作工艺复杂，不利于大规模集成；后者工作速度低，但是输入阻抗高、功耗小、制作工艺简单、易于大规模集成。 3、金属(metal)—氧化物(oxid)—半导体(semiconductor)场效应晶体管即MOS管，是一个四端有源器件，其四端分别是栅 极、源极、漏极、背栅。 4、集成电路设计分为全定制设计方法和半定制设计方法，其中全定制设计方法又分为基于门阵列和标准单元 的设计方法，芯片利用率最低的是基于门阵列的设计方法。 第二部分、不定项选择题（共45分。每题3分，多选，错选不得分，少选得1分） 1、在CMOS集成电路中，以下属于常用电容类型的有（ABCD） A、MOS电容 B、双层多晶硅电容 C、金属多晶硅电容 D、金属—金属电容 2、在CMOS集成电路中，以下属于常用电阻类型的有（ABCD） A、源漏扩散电阻 B、阱扩散电阻 C、沟道电阻 D、多晶硅电阻 3、以下属于无源器件的是（CD ） A、MOS晶体管 B、BJT晶体管 C、POL Y电阻 D、MIM电容 4、与芯片成本相关的是（ABC） A、晶圆上功能完好的芯片数 B、晶圆成本 C、芯片的成品率 D、以上都不是 5、通孔的作用是（AB ） A、连接相邻的不同金属层 B、使跳线成为可能 C、连接第一层金属和有源区 D、连接第一层金属和衬底 6、IC版图的可靠性设计主要体现在（ABC）等方面，避免器件出现毁灭性失效而影响良率。 A、天线效应 B、闩锁（Latch up） C、ESD(静电泄放)保护 D、工艺角（process corner）分析 7、减小晶体管尺寸可以有效提高数字集成电路的性能，其原因是（AB） A、寄生电容减小，增加开关速度 B、门延时和功耗乘积减小 C、高阶物理效应减少 D、门翻转电流减小 8、一般在版图设计中可能要对电源线等非常宽的金属线进行宽金属开槽，主要是抑制热效应对芯片的损害。下面哪些做法符合宽金属开槽的基本规则？（ABCD） A、开槽的拐角处呈45度角，减轻大电流密度导致的压力 B、把很宽的金属线分成几个宽度小于规则最小宽度的金属线 C、开槽的放置应该总是与电流的方向一致 D、在拐角、T型结构和电源PAD区域开槽之前要分析电流流向 9、以下版图的图层中与工艺制造中出现的外延层可能直接相接触的是（AB）。 A、AA（active area） B、NW（N-Well） C、POLY D、METAL1

集成电路版图设计

《集成电路版图设计》 学院：_____________ 专业班级：_____________ 学号：_____________ 学生姓名：_____________ 指导教师：_____________

摘要 什么是集成电路？把组成电路的元件、器件以及相互间的连线放在单个芯片上，整个电路就在这个芯片上，把这个芯片放到管壳中进行封装，电路与外部的连接靠引脚完成。 什么是集成电路设计？根据电路功能和性能的要求，在正确选择系统配置、电路形式、器件结构、工艺方案和设计规则的情况下，尽量减小芯片面积，降低设计成本，缩短设计周期，以保证全局优化，设计出满足要求的集成电路。 《集成电路版图设计》基于Cadence软件的集成电路版图设计原理、编辑和验证的方法。本次实验是基于Cadence版图设计软件平台，采用L50C7工艺库，设计一个运算放大器，并且，为了防止电路中各元件间产生闩锁效应，在实际生产流片中每个元件都应该添加保护环，以防止各元件间电流之间产生各种影响。并且增加电路的稳定性和可靠性。 电路的验证采用的是Calibre验证工具，对电路版图进行了DRC验证和LVS验证。 关键词：Calibre，运算放大器

目录 一、电路设计流程 (1) 二、版图的制作流程 (2) 三、二级运算放大器的原理图 (3) 四、器件尺寸的计算 (4) 五、二级运算放大器原理图 (5) 六、二级运算放大器版图 (9) 心得体会 (11) 参考文献 (12)

一、电路设计流程

二、版图的制作流程 由于设计目标已经电路的构造课本已经讲述的十分详细。 所以我讲接着阐述版图的制作过程。首先将电路图转为相应的版图， 意思就是把相对 应的器件进行布局布线。因制造工艺精度有限，所以版图必须满足一定的规则要求。 按照设计规则布局布线后，接着就要对它进行检查。由于版图是人工布局布线，因此 或多或少的存在一些错误。这时就需要软件来进行“设计规则检查”（DRC ）。软件所依 据的是DRC 文件，它与画版图时使用的规则是一致的，只不过规则文件是给版图设计 者参考使用的，而DRC 文件是由软件编写的。 当版图没有了DRC 错误，完全符合设计规则之后，再依靠LVS 文件，将其与电路原理 图进行比较。若有不同之处，LVS 将进行报错，经过修改之后还要重复DRC 、LVS 过程。 若两者相同，说版图与原理图一致。到这一步就完成了版图的制作了。完成版图之后， 还可以利用工具提取版图中的寄生参数，对包含这些寄生参数的电路再次进行仿真， 从而更准确确定电路的性能。 最后把图形格式的版图文件转换为通用二进制文件（GDS 文件），提交给生产厂制造。

福州大学集成电路版图设计实验报告

福州大学物信学院 《集成电路版图设计》 实验报告 姓名：席高照 学号：111000833 系别：物理与信息工程 专业：微电子学 年级：2010 指导老师：江浩

一、实验目的 1.掌握版图设计的基本理论。 2.掌握版图设计的常用技巧。 3.掌握定制集成电路的设计方法和流程。 4.熟悉Cadence Virtuoso Layout Edit软件的应用 5.学会用Cadence软件设计版图、版图的验证以及后仿真 6.熟悉Cadence软件和版图设计流程，减少版图设计过程中出现的错误。 二、实验要求 1.根据所提供的反相器电路和CMOS放大器的电路依据版图设计的规则绘制电路的版图，同时注意CMOS查分放大器电路的对称性以及电流密度（通过该电路的电流可能会达到5mA） 2.所设计的版图要通过DRC、LVS检测 三、有关于版图设计的基础知识 首先，设计版图的基础便是电路的基本原理，以及电路的工作特性，硅加工工艺的基础、以及通用版图的设计流程，之后要根据不同的工艺对应不同的设计规则，一般来说通用的版图设计流程为①制定版图规划记住要制定可能会被遗忘的特殊要求清单②设计实现考虑特殊要求及如何布线创建组元并对其进行布局③版图验证执行基于计算机的检查和目视检查，进行校正工作④最终步骤工程核查以及版图核查版图参数提取与后仿真 完成这些之后需要特别注意的是寄生参数噪声以及布局等的影响，具体是电路而定，在下面的实验步骤中会体现到这一点。 四、实验步骤 I.反相器部分： 反相器原理图：

反相器的基本原理：CMOS反相器由PMOS和NMOS构成，当输入高电平时，NMOS导通，输出低电平，当输入低电平时，PMOS导通，输出高电平。 注意事项： （1）画成插齿形状，增大了宽长比，可以提高电路速度 （2）尽可能使版图面积最小。面积越小，速度越高，功耗越小。 （3）尽可能减少寄生电容和寄生电阻。尽可能增加接触孔的数目可以减小接触电阻。（4）尽可能减少串扰，电荷分享。做好信号隔离。 反相器的版图： 原理图电路设计： 整体版图：

集成电路版图实习报告

青 岛 科 技 大 学 本 科 毕 业 实 习 （报 告） 实习地点：__________________________________ 实习名称：__________________________________ 指导教师__________________________ 学生姓名__________________________ 学生学号__________________________ _______________________________院（部）____________________________专业________________班 ___2011___年 ___月 _19_日 0708040207 信息学院 集成电路设计与集成系统 072 3 青软实训 集成电路版图设计

尺寸的上限以及掩膜版之间的最大套准偏差，一般等于栅长度的一半。它的优点是版图设计独立于工艺和实际尺寸。2、以微米为单位也叫做“自由格式”：每个尺寸之间没有必然的比例关系，以提高每一尺寸的合理度。目前一般双极集成电路的研制和生产，通常采用这类设计规则。在这类规则中，每个被规定的尺寸之间，没有必然的比例关系。这种方法的好处是各尺寸可相对独立地选择，可以把每个尺寸定得更合理，所以电路性能好，芯片尺寸小。缺点是对于一个设计级别，就要有一整套数字，而不能按比例放大、缩小。 在本次实习中，使用的设计过则是Winbond的HiCMOS 0.5um 3.3V LOGIC DESIGN RULES, 其process route 为C054FI.。 3、集成电路版图设计工具 著名的提供IC 版图设计工具的公司有Cadence、、Synopsys、Magma、Mentor。Synopsys 的优势在于其逻辑综合工具，而Cadence和Mentor则能够在设计的各个层次提供全套的开发工具。在晶体管级和基本门级提供图形输入工具的有Cadence的composer、Viewlogic公司的viewdraw。专用的IC综合工具有synopysys的design compiler和Behavia的compiler，Synopsys的synplify ASIC，Cadence的synergy。随着IC集成度的日益提高，线宽的日益缩小，晶体管的模型日益复杂，电路仿真变得更加重要，Spice是著名的模拟电路仿真工具。此外，还有一些IC版图工具，如自动布局布线（Auto plane & route）工具、版图输入工具、物理验证工具（Physical validate）和参数提取（LVS）工具。一些公司如Advantage、Dsp builder、Sopc builder、System generator等还推出了一些开发套件和专用的开发工具。在本次集成电路版图设计实习中，使用的版图设计工具是Cadence的virtuoso工具和calibre （版图验证）工具、lvs工具等。另外tanner的版图工具也是业界比较常用的。 三、集成电路版图设计的实习内容 1、反相器版图设计 (1) 反相器的工作原理： CMOS反相器由一个P沟道增强型MOS管和一个N沟道增强型MOS管串联组成。通常P沟道MOS管作为负载管，N沟道MOS管作为输入管。两个MOS管的开启电压V GS(th)P<0，V GS(th)N >0，通常为了保证正常工作，要求V DD>|V GS(th)P|+V GS(th)N。若输入I为低电平(如0V)，则负载管PMOS导通，输入管NMOS截止，输出电压接近V DD；若输入I为高电平(如V DD)，则输入管NMOS导通，负载管PMOS截止，输出电压接近0V。 CMOS反相器的电路原理图 CMOS反相器的版图

(实习报告)集成电路版图设计的实习报告

（实习报告）集成电路版图设计的实习报告关于在深圳菲特数码技术有限公司成都分 公司从事集成电路版图设计的实习报告一、实习单位及岗位简介 (一)实习单位的简介 深圳菲特数码技术有限公司成立于2005年1月，总部位于深圳高新技术产业园。深圳市菲特数码技术有限公司成都分公司于2007年10月在成都设立研发中心,位于青羊工业集中发展区B区12栋2楼。菲特数码技术有限公司员工总人数已超过50人，其中本科以上学历占90%。菲特公司拥有一支集嵌入式系统、软件技术、集成电路设计于一体的综合研发团队，其核心人员均是来自各个领域的资深专家，拥有多年成功研发经验，已在手持多媒体，车载音响系统，视频监控等多个领域有所斩获。菲特公司以自有芯片技术为核心原动力，开展自我创新能力，并于2006年申请两项技术专利，且获得国家对自主创新型中小企业扶持的专项资金。 主要项目电波钟芯片设计及方案开发;视频专用芯片设计及监控摄像头方案开发、监控DVR方案开发;车载音响系统方案开发;网络电视、网络电话方案开发。 (二)实习岗位的简介 集成电路版图设计是连接设计与制造工厂的桥梁，主要从事芯片物理结构分析、版图编辑、逻辑分析、版图物理验证、联系代工厂、版图自动布局布线、建立后端设计流程等。版图设计人员必须懂得集成电路设计与制造的流程、原理及相关知识，更要掌握芯片的物理结构分析、版图编辑、逻辑分析、版图物理验证等专业技能。 集成电路版图设计的职业定义为:通过EDA设计工具，进行集成电路后端的版 图设计和验证，最终产生送交供集成电路制造用的GDSII数据。

通常由模拟电路设计者进行对模拟电路的设计，生成电路及网表文件，交由版图设计者进行绘制。版图设计者在绘制过程中需要与模拟电路设计者进行大量的交流及讨论，这关系到电路最终的实现及最终芯片的性能。这些讨论涉及到电流的走向，大小;需要匹配器件的摆放;模块的摆放与信号流的走向的关系;电路中MOS 管、电阻、电容对精度的要求;易受干扰的电压传输线、高频信号传输线的走线问题。而且要确保金属线的宽度和引线孔的数目能够满足要求(各通路的电流在典型情况和最坏情况的大小)，尤其是电源线和地线的宽度。在进行完这些讨论之后，版图设计者根据这些讨论所得到的信息及电路原理图开始着手对版图的绘制，在绘制过程中遇到的问题，比如牵涉到敏感信号的走线，高精度匹配器件的摆放，连接等，都需及时与模拟电路设计者进行讨论，以确保模拟电路设计者的思想及电路能以最好的方式实现。同时版图设计者需要对所采用的代工厂所提供的工艺文件，规制文件有仔细的阅读和理解，并按照这些规则进行版图的绘制。 绘制完成后需要进行DRC，即设计规则检查，以保证所绘制电路可在代工 1 厂的所提供的工艺精度下完成芯片的制造。如有错误则需进行相关修改，直至满足设计规则为止。 完成DRC后需要进行LVS，即版图与电路图的对照，通常根据LVS的规则文件对版图所生成的网表与模拟电路设计者所提供的电路网表文件进行对照，确保版图的物理连接与电路设计者所设计的电路一致，如有错误进行相关修改，直至与电路网表一致为止。 在完成DRC和LVS之后还需进行版图的寄生参数提取，所提取的数据包括寄生电阻，寄生电容，寄生电感(射频电路中会考虑此项)。电路设计者根据这些参数进行后仿真并与原电路的仿真结果进行比较，如有较大差距，则需与版图设计者讨论，交由版图设计者进行修改，直至满足仿真结果为止。

集成电路版图设计

北京工业大学 集成电路版图设计 设计报告 姓名：于书伟 学号：15027321 2018年5 月

目录 目录 (1) 1绪论 (2) 1.1集成电路的发展现状 (2) 1.2集成电路设计流程及数字集成电路设计流程 (3) 1.2.1CAD发展现状 (3) 2电路设计 (5) 2.1运算放大器电路 (5) 2.1.1工作原理 (5) 2.1.2电路设计 (5) 2.2D触发器电路 (12) 2.2.1反相器 (12) 2.2.2传输门 (13) 2.2.3或非门 (13) 2.2.4D触发器 (14) 3版图设计 (15) 3.1运算放大器 (15) 3.1.1运算放大器版图设计 (15) 3.2D触发器 (18) 3.2.1反相器 (18) 3.2.2传输门 (20) 3.2.3或非门 (21) 3.2.4D触发器 (23) 4总结与体会 (27) 参考文献 (28)

1 绪论 1.1 集成电路的发展现状 在全球半导体市场快速增长的带动下，我国半导体产业快速发展。到2018 年，我国半导体产业销售额将超过8000 亿元。近年来，我国半导体市场需求持续攀升，占全球市场需求的比例已由2003 年的18.5%提升到2014 年的56.6%，成为全球最大的半导体市场。 2009-2018 年我国半导体产业销售情况变化图 与旺盛的市场需求形成鲜明对比，我国集成电路产业整体竞争力不强，在各类集成电路产品中，中国仅移动通信领域的海思、展讯能够比肩高通、联发科的国际水准。本土集成电路供需存在很大的缺口。 2010-2019 我国集成电路供需情况对比

1.2 集成电路设计流程及数字集成电路设计流程 集成电路设计的流程一般先要进行软硬件划分，将设计基本分为两部分：芯片硬件设计和软件协同设计。芯片硬件设计包括：功能设计阶段，设计描述和行为级验证，逻辑综合，门级验证（Gate-Level Netlist Verification），布局和布线。模拟集成电路设计的一般过程：电路设计，依据电路功能完成电路的设计；.前仿真，电路功能的仿真，包括功耗，电流，电压，温度，压摆幅，输入输出特性等参数的仿真；版图设计（Layout），依据所设计的电路画版图；后仿真，对所画的版图进行仿真，并与前仿真比较，若达不到要求需修改或重新设计版图；后续处理，将版图文件生成GDSII文件交予Foundry流片。 数字集成电路设计流程 1.设计输入电路图或硬件描述语言 2.逻辑综合处理硬件描述语言，产生电路网表 3.系统划分将电路分成大小合适的块 4.功能仿真 5.布图规划芯片上安排各宏模块的位置 6.布局安排宏模块中标准单元的位置 7.布线宏模块与单元之间的连接 8.寄生参数提取提取连线的电阻、电容 9.版图后仿真 1.2.1CAD发展现状 CAD/CAM技术20世纪50年代起源于美国,经过近50年的发展,其技术和水平已经到达了相当成熟的阶段。日本、法国、德国也相继在机械制造、航空航天、汽车工业、建筑化工等行业中广泛使用CAD/CAM技术。CAD/CAM技术在发达国家已经成为国民经济的重要支柱。 我国CAD/CAM技术的应用起步于20世纪60年代末,经过40多年的研究、开发与推广应用,CAD/CAM技术已经广泛应用于国内各行各业。综合来看,CAD/CAM技术的在国内的应用主要有以下几个特点: (1)起步晚、市场份额小我国 CAD/CAM技术应用从20世纪80年代开始,“七五”期间国家支持对24个重点机械产品进行了 CAD/CAM的开发研制工作,为我国 CAD/CAM技术的发展奠定了一定的基础。国家科委颁布实施的863计划也大大促进了 CAD/CAM技术的研究和发展。“九五”期间国家科委又颁发了《1995～2000年我国 CAD/CAM应用工程发展纲要》,将推广和应用 CAD/CAM技术作为改造传统企业的重要战略措施。有些小企业由于经济实力不足、技术人才缺乏,CAD/CAM技术还不能够完全应用到生产实践中。国内研发的CAD/CAM软件在包装和功能上与发达国家还存在差距,市场份额小。 (2)应用范围窄、层次浅CAD/CAM技术在企业中的应用在CAD方面主要包括二维绘图、三维造型、装配造型、有限元分析和优化设计等。其中CAD二维绘图