EDA程序设计
EDA设计
题目：基于multisim10.0的交通灯设计与仿真学院：
专业班级：
学生姓名：
指导教师：
成绩：
目录
1系统概述 (3)
1.1设计初始条件 (3)
1.2设计要求指标 (3)
2 交通控制器的设计原理 (4)
2.1振荡电路 (4)
2.1.1 555定时器构成的100 Hz多谐振荡器 (4)
2.1.2 74LSl92构成的100分频和20分频的分频器 (4)
2.2．3 74LS192构成的计数器和译码显示电路 (5)
2.2主控制电路和信号灯译码驱动 (6)
2.3仿真结果 (7)
3 电路原理图： (8)
3.1 Multisim原理图如下： (8)
3.2电路仿真效果 (9)
3.3 在Protel中的原理图： (10)
3.4 PCB双面布线制版如图： (11)
4.总结 (12)
5.参考文献 (13)
1系统概述
在城镇街道的十字路口中，为保证交通秩序和行人安全，一般在每条道路上各有一组红、黄、绿交通信号灯。图1是一个典型的十字路口的平面位置示意图：有主干道和支干道两条道路，每条道路上各有一组红、黄、绿交通信号灯。主干道与支干道上的车辆交替运行，主干道上的车辆比较多，因此主干道的车辆通行时间长，支干道上的车辆少，因此支干道的车辆通行时间短。主干道通行时，主干道绿灯亮，支干道红灯亮，时间为60S;支干道通行时，主干道绿灯亮，主干道红灯亮，时间为30S。每次绿灯变红时，黄灯先闪烁3s(频率为5 Hz)。此时另一路口的红灯不变。基于以上规则设计的交通控制器控制十字路口两组红、黄、绿交通信号灯的状态转换，可以方便地实现指挥各种车辆和行人通行实现十字路口交通管理的自动化。
图1-1 十字路口的平面位置示意图
1.1设计初始条件
1)课程设计辅导资料：“数字电路EDA入门”、“EDA与数字系统设计”等；
2)先修课程：电路、电子设计EDA、电子技术基础等。
3)主要涉及的知识点：
4)门电路、组合逻辑电路、时序逻辑电路等。
1.2设计要求指标
1)本课程设计统一技术要求：研读辅导资料对应章节，对选定的设计题目进行理论分
析，针对具体设计部分的原理分析、建模、必要的推导和可行性分析，画出程序设
计框图，编写程序代码（含注释），上机调试运行程序，记录实验结果（仿真结果），并对实验结果进行分析和总结。具体设计要求包括：
①复习EDA的相关技术与方法；
②M ultisim10.0软件的使用：掌握该软件的仿真方法。
2 交通控制器的设计原理
交通控制器电路按功能分成3个单元电路：振荡电路、计数器和译码显示电路、主控制电路和信号灯译码驱动。
2.1振荡电路
振荡电路输出频率分别为1 Hz和5 Hz、幅度为5 V的时钟脉冲。为提高精度，本设计系统利用555定时器设计一个输出频率为100 Hz的多谐振荡器，再通过100分频(100进制计数器)而得到l Hz的时钟脉冲，通过20分频得到5 Hz的时钟脉冲。
2.1.1 555定时器构成的100 Hz多谐振荡器
555定时器是一种多用途的模拟、数字混合集成电路，在波形的产生与变换、控制与检测、家用电器以及电子玩具等领域等许多领域中得到了应用。555定时器功能多样，应用广泛，只要外部配上几个阻容元器件即可构成单稳态触发器、施密特触发器、多谐振荡器等电路。
由555定时器构成的100 Hz多谐振荡器电路原理图如图2所示。电路由一个555芯片、两个电阻和两个电容组成，通过电阻给电容C充电、放电的过程来产生振荡，从而输出矩形脉冲。
图2-1 555构成的100 Hz多谐振荡器原理图
2.1.2 74LSl92构成的100分频和20分频的分频器
计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，而且常用作数字
74LSl92是同步十进制可逆计数器，它具有双时钟十进制可逆计数器、异步并行置数功能、保持功能以及清零功能。CLR是清零端，LOAD是置数控制端。用2片74LSl92可以构成二级十分频器，将100 Hz矩形波100分频得到1 Hz的时钟脉冲、通过20分频得到5Hz的时钟脉冲。100分频和20分频电路如图3所示。
右边1片74LSl92的输出端QA端是经过20分频得到的5 Hz的时钟脉冲，而输出端QD端是经过100分频后得到的1 Hz的时钟脉冲。
图2-2 74 LSl92构成的100分频和20分频电路图
2.2．3 74LS192构成的计数器和译码显示电路
计数器电路具有60 s倒计时(计数范围为60～1的减数计数器)、30 S倒计时(计数范围为30～1的减数计数器)以及3s计时功能。此三种计数的实现主要是由2片十进制计数器74I。S192芯片组成，然后通过主控制电路实现转换，最终各个方向的倒计时共用一套译码显示数码管显示出来。74LSl92构成的计数器电路图如图4所示：左边的1片74LSl92芯片为计数器的个位，右边的1片74LSl92芯片为计数器的十位，个位和十位计数器的四个输出端都接上数码管显示。其中作为个位数的74LSl92芯片的CLK接的是1 Hz时钟脉冲。
图2-3 74LSl92构成的计数器电路
2.2主控制电路和信号灯译码驱动
主控制电路和信号灯译码驱动用各种门电路和T触发器组成，能实现计时电路的转换、各方向信号灯的控制。主控制电路和信号灯译码驱动电路如图5所示。图5中的红灯l，黄灯1，绿灯1是主干道的三个交通信号灯，红灯2，黄灯2，绿灯2则是支干道的三个交通信号灯。图4中的两片74LSl92的8个输出端用或门连起来，接到LD置数端，决定倒计时器是置数还是计数。
工作开始时，LD为0，计数器预置数，此时T触发器的初始状态Q=0，因此预置数为30 s。置数完后，LD变为1，计数器开始从30 s倒计时，T触发器状态发生翻转Q=1，主干道的红灯1及支干道的绿灯2亮。当计数器计数到“03”秒时，由于图4中的十位计数器的QD2，QC2，QB2，QA2与个位计数器的QD1，QC1用一个或非门连起来，使信号灯发生转换，绿灯2灭，黄灯2在这3 s内以5 Hz的频率闪烁，红灯1不变。当倒计时减到数“00”时，LD又变为0，计数器又预置60 S，之后又倒计时，如此循环下去。
图2-4 主控制电路
2.3仿真结果
将上述各单元电路组合起来，可以得到交通控制灯的整体电路，点击Multisim 10软件的“Simulate/Run”按钮或直接按“F5”键，便可以进行交通灯控制电路的仿真。电路的倒计时显示首先为30 s，支干道的绿灯2亮，支干道的车辆可自由通行;主干道的红灯1亮，主干道的车辆禁止通行。时间显示器从预置的30 s，以每秒减1，减到数3时，支干道的绿灯2转换为黄灯2，而且黄灯以0.2 s(5 Hz的频率)闪一次，其他灯不变。减到数1时，1s后显示器又转换成预置的60s，支干道的黄灯2转换为红灯2，支干道的车辆禁止通行，主干道的红灯l转换为绿灯1，主干道的车辆可自由通行，如此循环下去。
3 电路原理图：
3.1 Multisim原理图如下：
图3-1 multisim原理图
3.2电路仿真效果
图3-2 multisim仿真图
应用Protel软件对该电路进行制PCB板：
首先，设计好的电路要在Multisim9 里面仿真通过，然后在Protel里面将仿真通过的电路图画出来，定义好封装，再进行电气检查，通过后再创建网络表，再在PCB制板中引入网络表制板，布线等。
3.3 在Protel中的原理图：
图3-3 Protel原理图
3.4 PCB双面布线制版如图：
图3-4 PCB布线图
在实际生产中，底板的面积与其成本直接成正比，因此在放置元器件时在实际生产中，底板的面积与其成本直接成正比，因此在放置元器件时，应在保证布线成功的前提下，以将底板面积尽可能地缩小为原则，合理放置各元器件。
4.总结
1、通过这次课程设计，加强了我们动手、思考和解决问题的能力。在整个设计过程中，我们通过这个方案包括设计了一套电路原理和PCB连接图，和芯片上的选择。这个方案总共使用了74LS192，74LS145各两个，74LS04，74LS08，74LS20，74LS32，74LS112各一个。
2、在设计过程中，经常会遇到这样那样的情况，就是心里老想着这样的接法可以行得通，但实际接上电路，总是实现不了，因此耗费在这上面的时间用去很多。
3、我沉得做课程设计同时也是对课本知识的巩固和加强，由于课本上的知识太多，平时课间的学习并不能很好的理解和运用各个元件的功能，而且考试内容有限，所以在这次课程设计过程中，我们了解了很多元件的功能，并且对于其在电路中的使用有了更多的认识。
4、平时看课本时，有时问题老是弄不懂，做完课程设计，那些问题就迎刃而解了。而且还可以记住很多东西。比如一些芯片的功能，平时看课本，这次看了，下次就忘了，通过动手实践让我们对各个元件映象深刻。认识来源于实践，实践是认识的动力和最终目的，实践是检验真理的唯一标准。所以这个期末测试之后的课程设计对我们的作用是非常大的通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际动手能力和独立思考的能力。在设计的过程中遇到问题，可以说得是困难重重，这毕竟第一次做的，难免会遇到过各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固。
这次课程设计终于顺利完成了，在设计中遇到了很多专业知识问题，最后在老师的辛勤指导下，终于游逆而解。同时，在老师的身上我们学也到很多实用的知识，在次我们表示感谢！同时，对给过我帮助的所有同学和各位指导老师再次表示忠心的感谢！
5、此次课程设计，学到了很多课内学不到的东西，比如独立思考解决问题，出现差错的随机应变，和与人合作共同提高，都受益非浅，今后的制作应该更轻松，自己也都能扛的起并高质量的完成项目。
6、在此，感谢于老师的细心指导，也同样谢谢其他各组同学的无私帮助！
5.参考文献
1. 聂典主编《Multisim 10.0计算机仿真在电子电路设计中的应用》北京：电子工业出版社，2009
2. 清源计算机工作室编著《Protel99 SE原理图与PCB及仿真》北京：机械工业出版社，2004.1
3. 付华, 高迎慧主编《数字电子技术基础》沈阳：东北大学出版社，2002.4
4. (日)汤山俊夫著；彭军译《数字电路设计与制作》北京：科学出版社，200
5.04
EDA课程设计报告资料
课程设计 设计题目： 学生姓名： 学号： 专业班级： 指导教师： 2015年月日
设计 题目成绩 课 程 设 计 主 要 内 容 指 导 教 师 评 语 签名：20 年月日
设计题目：测量放大器电路原理图和PCB板设计 一、实验目的 1.了解学习Protel 99SE的目的与意义； 2.掌握Protel 99SE绘制电路原理图方法与技巧； 3.掌握PCB设计方法与技巧。 二、实验要求 1.利用Protel 99SE绘制一张电路图; 2.对绘制好的电路图进行ERC检查; 3.生成网络表; 4.生成元件列表; 5.利用Protel 99SE完成对应的双面印刷电路板设计。 三、功率放大器设计 实验原理图如下图所示： 图1
四、protel制图 4.1设计电路原理图 1.电路原理图 电路原理图的设计是整个电路设计的基础，因此电路原理图要设计好，以免影响后面的设计工作。电路原理图的设计一般有如下步骤： (1)设置原理图设计环境； (2)放置元件； (3)原理图布线； (4)编辑和调整； (5)检查原理图； (6)生成网络表。 2.设计印刷电路板 印刷电路板设计是从电路原理图变成一个具体产品的必经之路,因此,印刷电路板设计是电路设计中最重要、最关键的一步。通常，印刷电路板设计的具体步骤如下： (1)规划电路板； (2)设置参数； (3)装入网络表； (4)元器件布局； (5)自动布线； (6)手工调整。 4.2 绘制测量放大器电路原理图 原理图设计最基本的要求是正确性，其次是布局合理，最后是在正确性和布局合理的前提下力求美观。根据以上所述的电路原理图设计步骤，两级放大器电路原理图设计过程如下： 1.启动原理图设计服务器 进入Protel 99 SE，创建一个数据库，执行菜单File/New命令，从框中选择原理图服务器（Schematic Document）图标，双击该图标，建立原理图设计文档。双击文档图标，进入原理图设计服务器界面。如图2
基于eda的数字钟程序设计
一、课题要求： （1）技术要求：1、掌握多功能数字钟的工作原理。 2、应用EDA技术，VHDL语言编写程序。 3、层次化设计，设计原理框图。 4,、硬件设计及排版。 （2）功能要求：1、基本功能：能进行正常的时、分、秒计时功能，分别 由6个数码管显示24小时、60分钟、60秒的计数器 显示。 2、扩展功能：（1）能够利用按键实现“校时”“校分” “清零”功能。 （2）能利用扬声器做整点报时，整点前 五秒短声，整点长声。 （3）本人工作：负责软件部分,,编写各部分模块的VHDL程序，并且锁定 引脚，将程序下载到芯片中。 二、设计方案： 原理框图: 数字钟原理框图 一共有11个小模块：分频，片选，按键，小时，分，秒，显示模块，七段显示译码器，报时，扬声，36译码器。 左边第一个是时钟信号输入端，50Mhz到分频模块。第二个为清零按键，第三个为校分按键，第四个为校时按键。 右边第一个为七段显示译码器输出端，第二个为扬声器输出端，第三个为6个数码管输出端。
中间模块为数字钟的核心，有计时，报时，校时功能。 三、单元模块设计 1、分频模块 该模块是将时钟脉冲50Mhz分频到1000、500和1，分别给报时模块和及时模块。
2、秒模块 仿真图
该模块为60进制计数器，有分频模块得到的1hz进行计时，计时输出为秒的数值，在计时到59时进位1到co端。当按下s3时，秒清零。 3.、分模块 仿真图
该模块也为60进制计数器，计时输出为分的数值。在EN信号有效且时钟来时，计数器加1、在s2按下时，EN使能端有效，实现校分功能。 4、时模块 仿真图 该模块为24进制计数器，计时输出为小时的数值，在EN信号到来时，计数器
EDA技术与VHDL程序设计基础教程习题答案
EDA技术与VHDL程序设计基础教程习题答案 第1章EDA习题答案 1.8.1填空 1.EDA的英文全称是Electronic Design Automation 2.EDA技术经历了计算机辅助设计CAD阶段、计算机辅助工程设计CAE阶段、现代电子系统设计自动化EDA阶段三个发展阶段 3. EDA技术的应用可概括为PCB设计、ASIC设计、CPLD/FPGA设计三个方向 4.目前比较流行的主流厂家的EDA软件有Quartus II、ISE、ModelSim、ispLEVER 5.常用的设计输入方式有原理图输入、文本输入、状态机输入 6.常用的硬件描述语言有VHDL、V erilog 7.逻辑综合后生成的网表文件为EDIF 8.布局布线主要完成将综合器生成的网表文件转换成所需的下载文件 9.时序仿真较功能仿真多考虑了器件的物理模型参数 10.常用的第三方EDA工具软件有Synplify/Synplify Pro、Leonardo Spectrum 1.8.2选择 1.EDA技术发展历程的正确描述为（A） A CAD->CAE->EDA B EDA->CAD->CAE C EDA->CAE->CAD D CAE->CAD->EDA 2.Altera的第四代EDA集成开发环境为（C） A Modelsim B MUX+Plus II C Quartus II D ISE 3.下列EDA工具中，支持状态图输入方式的是（B） A Quartus II B ISE C ispDesignEXPERT
D Syplify Pro 4.下列几种仿真中考虑了物理模型参数的仿真是（A） A时序仿真 B 功能仿真 C 行为仿真 D 逻辑仿真 5.下列描述EDA工程设计流程正确的是（C） A输入->综合->布线->下载->仿真 B布线->仿真->下载->输入->综合 C输入->综合->布线->仿真->下载 D输入->仿真->综合->布线->下载 6.下列编程语言中不属于硬件描述语言的是（D） A VHDL B V erilog C ABEL D PHP 1.8.3问答 1.结合本章学习的知识，简述什么是EDA技术？谈谈自己对EDA技术的认识？ 答：EDA（Electronic Design Automation）工程是现代电子信息工程领域中一门发展迅速的新技术。 2.简要介绍EDA技术的发展历程？ 答：现代EDA技术是20世纪90年代初从计算机辅助设计、辅助制造和辅助测试等工程概念发展而来的。它的成熟主要经历了计算机辅助设计（CAD，Computer Aided Design）、计算机辅助工程设计（CAED，Computer Aided Engineering Design）和电子设计自动化（EDA，Electronic System Design Automation）三个阶段。 3.什么是SOC？什么是SOPC？ 答：SOC （System on Chip，片上系统） SOPC（System on a Programmable Chip，片上可编程系统) 4.对目标器件为CPLD/FPGA的VHDL设计，主要有几个步骤？每步的作用和结果分别是什
EDA课程设计报告
湖北职业技术学院《EDA技术》课程设计报告 题目动态输出4位十进制频率计的设计所在学院电子信息工程学院 专业班级电信08304 学生姓名马强 学号08024839 指导教师王芳 完成日期2010年11月18 日
目录 一、概述 (3) 二、设计正文 (4) （一）设计目的 (4) （二）设计实现 (4) 1、端口说明 (4) 2、Cnt10模块说明 (5) 3、Tctl模块说明 (6) 4、锁存器reg16模块说明 (8) 5、Scan_led模块说明 (9) 6、顶层文件仿真 (10) 7、硬件下载 (11) 三、总结 (13) 四、感言 (14) 五、参考文献 (15)
概述 此次设计的主要目的是学习掌握频率计的设计方法；掌握动态扫描输出电路的实现方法；学习较复杂的数字系统设计方法。通过单位时间（1秒）内频率的计数来实现频率计的设计。此设计主要用四位十进制计数器，所以频率计数范围为100～9999Hz。然后锁存防止闪烁显示，最后由译码扫描显示电路输出到数码管进行显示输出。并且下载后会有一秒钟的延时后才会显示输出所计频率输出。设计下载后能够进行仿真频率的计数和静态显示，但是分频的设计程序有所缺陷导致长时间显示后会有1Hz的抖动。通过这次的设计能够更清楚的理解VHDL程序的描述语言，进行简单程序的编写和仿真。
动态输出4位十进制频率计的设计 一、目的 1.学习掌握频率计的设计方法。 2.掌握动态扫描输出电路的实现方法。 3.学习较复杂的数字系统设计方法 二、设计实现 4位十进制频率计外部接口如图1所示，顶层文件如图2所示，包含4中模块；Tctl、reg16、scan_led和4个cnt10。 （1）端口说明 F1Hz：给Tctl模块提供1Hz的频率输入。 Fin：被测频率输入。 scan_led：给scan_led模块提供扫描输入频率输入。 bt[1..0]：片选信号输出。 sg[6..0]:译码信号输出。 cout：进位输出。
EDA FPGA设计实例 四位加法器(含源程序)
EDA FPGA 四位加法器设计说明：程序使用原件例化语句编写。 半加器程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY bjq IS PORT(A,B:IN STD_LOGIC; Y,Co:OUT STD_LOGIC); END bjq; ARCHITECTURE bjqbehv OF bjq IS SIGNAL c,d:STD_LOGIC; BEGIN c<=A OR B; d<=A NAND B; Co<=NOT d; Y<=c AND d; END bjqbehv; 全加器程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY qjq IS
PORT(Ci,A,B:IN STD_LOGIC; S,Co:OUT STD_LOGIC); END qjq; ARCHITECTURE qjqbehv OF qjq IS BEGIN S<=A XOR B XOR Ci; Co<=(A AND B) OR (A AND Ci) OR (B AND Ci); END qjqbehv; 加法器例化程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY jfq4 IS PORT(A,B:IN STD_LOGIC_VECTOR(3 DOWNTO 0); y:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); Co:OUT STD_LOGIC); END jfq4; ARCHITECTURE jfq4behv OF jfq4 IS COMPONENT qjq PORT(Ci,A,B:IN STD_LOGIC; S,Co:OUT STD_LOGIC); END COMPONENT; COMPONENT bjq PORT(A,B:IN STD_LOGIC; Y,Co:OUT STD_LOGIC); END COMPONENT; SIGNAL C0,C1,C2:STD_LOGIC; BEGIN u1:bjq PORT MAP(A(0),B(0),Y(0),C0); u2:qjq PORT MAP(C0,A(1),B(1),Y(1),C1); u3:qjq PORT MAP(C1,A(2),B(2),Y(2),C2); u4:qjq PORT MAP(C2,A(3),B(3),Y(3),Co); END ARCHITECTURE jfq4behv; 兄弟加qq 352995783，技术交流。 暮落 2011年12月2日
EDA程序设计
EDA设计 题目：基于multisim10.0的交通灯设计与仿真学院： 专业班级： 学生姓名： 指导教师： 成绩：
目录 1系统概述 (3) 1.1设计初始条件 (3) 1.2设计要求指标 (3) 2 交通控制器的设计原理 (4) 2.1振荡电路 (4) 2.1.1 555定时器构成的100 Hz多谐振荡器 (4) 2.1.2 74LSl92构成的100分频和20分频的分频器 (4) 2.2．3 74LS192构成的计数器和译码显示电路 (5) 2.2主控制电路和信号灯译码驱动 (6) 2.3仿真结果 (7) 3 电路原理图： (8) 3.1 Multisim原理图如下： (8) 3.2电路仿真效果 (9) 3.3 在Protel中的原理图： (10) 3.4 PCB双面布线制版如图： (11) 4.总结 (12) 5.参考文献 (13)
1系统概述 在城镇街道的十字路口中，为保证交通秩序和行人安全，一般在每条道路上各有一组红、黄、绿交通信号灯。图1是一个典型的十字路口的平面位置示意图：有主干道和支干道两条道路，每条道路上各有一组红、黄、绿交通信号灯。主干道与支干道上的车辆交替运行，主干道上的车辆比较多，因此主干道的车辆通行时间长，支干道上的车辆少，因此支干道的车辆通行时间短。主干道通行时，主干道绿灯亮，支干道红灯亮，时间为60S;支干道通行时，主干道绿灯亮，主干道红灯亮，时间为30S。每次绿灯变红时，黄灯先闪烁3s(频率为5 Hz)。此时另一路口的红灯不变。基于以上规则设计的交通控制器控制十字路口两组红、黄、绿交通信号灯的状态转换，可以方便地实现指挥各种车辆和行人通行实现十字路口交通管理的自动化。 图1-1 十字路口的平面位置示意图 1.1设计初始条件 1)课程设计辅导资料：“数字电路EDA入门”、“EDA与数字系统设计”等； 2)先修课程：电路、电子设计EDA、电子技术基础等。 3)主要涉及的知识点： 4)门电路、组合逻辑电路、时序逻辑电路等。 1.2设计要求指标 1)本课程设计统一技术要求：研读辅导资料对应章节，对选定的设计题目进行理论分 析，针对具体设计部分的原理分析、建模、必要的推导和可行性分析，画出程序设 计框图，编写程序代码（含注释），上机调试运行程序，记录实验结果（仿真结果），并对实验结果进行分析和总结。具体设计要求包括： ①复习EDA的相关技术与方法； ②M ultisim10.0软件的使用：掌握该软件的仿真方法。
EDA课程设计
可编程逻辑器件电路设计课程设计报告 出租车计费器的FPGA实现 姓名：邱建华，欧鹏逸，吴丹阳 班级：09电信1 学号：200930580120 200930580117 200930690122 指导老师：陈楚 日期：2011.12.12～2011.12.20 华南农业大学工程学院
摘要 近年，随着城市活动频繁增多，市民生活节奏加快，出租车日益成为我们日常的出行必不可少得交通工具，它为我们提供了极大的便利。出租车计费器是乘客与司机双方的交易准则，是出租车中最重要的工具，它关系着交易双方的利益，用户对出租车计费器的要求也越来越高。因此，设计一个性能稳定，计费准确，易操作和可靠耐用的出租车计费器势在必行。 本课程设计内容是利用VHDL语言、PLD设计基于FPGA的出租车计费系统，选用ALTERA公司低功耗、低成本、高性能的FPGA芯片，以MAX+PLUSⅡ软件作为开发平台，设计了出租车计费器系统程序并进行了编译，功能仿真和下载。使其实现计费以及预置和模拟汽车启动、加速、停止、暂停等功能，并动态扫描显示车费数目。将计费器分成计费电路模块，数据转换模块，动态扫描模块，选择信号模块，显示模块，译码模块进行模拟仿真设计加以实现。运用顶层设计思路设计好各个底层文件对各个底层文件进行功能仿真，并用文本方法来实现顶层文件的设计，对顶层文件进行功能仿真，并把顶层文件下载到实验箱的FPGA 加以硬件分析。 关键词: 出租车计费器VHDL MAX+PLUS ⅡFPGA
目录 1 方案比较与选择（须详细阐述创新点或新见解） (01) 1.1 课题选择 (01) 1.2 方案一选择分析 (01) 1.3 方案二选择分析 (02) 1.4 选择方案一 (04) 2 底层文件仿真与分析 (04) 2.1 计数模块 (04) 2.2 转换模块 (06) 2.3 显示模块 (07) 2.4 译码模块 (08) 2.5 通道选择模块 (08) 3 顶层文件仿真与分析 (09) 3.1 顶层文件分析 (09) 3.2 顶层文件仿真 (10) 4硬件验证分析 (11) 5课程设计心得 (11) Abstract (13) 参考文献 (14) 附录（源代码）
EDA程序设计试题及答案
1．请画出下段程序的真值表，并说明该电路的功能。 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY aaa IS PORT( oe,dir :IN STD_LOGIC ; a,b : INOUT STD_LOGIC_VECTOR(7 DOWNTO 0 ) ; END aaa ; ARCHITECTURE ar OF aaa IS BEGIN PROCESS(oe , dir ) 输入输出 BEGIN a1 a0 x3 x2 x1 x0 IF oe=?0?THEN a<=”zzzzzzzz”; b<=”zzzzzzzz”; 0 0 0 0 0 1 ELSIF oe=?1?THEN 0 1 0 0 1 0 IF dir=?0?THEN b<=a; 1 0 0 1 0 0 ELSIF dir=?1?THEN a<=b; 1 1 1 0 0 0 ENDIF; END IF ; END PROCESS ; END ar ; 功能为：2－4译码器…………………………………………..4分 2．请说明下段程序的功能，写出真值表，并画出输入输出波形。 LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_arith.all; USE ieee.std_logic_unsigned.all; ENTITY aaa IS PORT( reset,clk: IN STD_LOGIC; q: BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0) ); END aaa; ARCHITECTURE bd OF aaa IS BEGIN PROCESS(clk,reset) BEGIN IF (reset='0') THEN q<="000"; ELSIF (clk'event AND clk='1') THEN IF (q=5) THEN q<="000"; ELSE q<=q+1; END IF; END IF; END PROCESS; END bd; 功能为：带进位借位的4位加/减法器。…………………………………..3分 输入输出波形图如下：………………………………………………………7分
EDA课程设计参考题目
EDA课程设计参考题目一、设计彩灯控制器一 要求： 1．有八只LED，L0……L7 2．显示顺序如下表 3
要求： 1．8 个灯全亮； 2．8 个灯全灭； 3．从左边第一个开始每隔一个亮； 4．从右边第一个开始每隔一个灭； 5．左4个灭，右4个亮； 6．左4个亮，右4个灭； 7．显示间隔0.5S，1S可调。 三、设计彩灯控制器三 要求： 1. 有十只LED，L0……L9 2. 显示方式 ①先奇数灯依次灭 ②再偶数灯依次灭 ③再由L0到L9依次灭 3．显示间隔0.5S，1S可调。 四、自设计动奏乐器一 要求： 1．开机能自动奏一个乐曲，可以反复演奏；2．速度可变。 1 1 5 5 6 6 5 – 4 4 3 3 2 2 1 – 5 5 4 4 3 3 2 – 5 5 4 4 3 3 2 – 3．附加：显示乐谱。 五、设计自动奏乐器二 要求： 1．开机能自动奏一个乐曲，可以反复演奏；2．速度可变。 1 3 1 3 5 6 5 – 6 6 ? 1 6 5 ––– 6 6 ? 1 6 5 5 3 1 2 2 3 2 1 ––– 3．乐曲自选。 4．附加：显示乐谱。 六、设计汽车尾灯控制器 要求： 1.用6个发光二极管模拟6个汽车尾灯（左、右各3个）。 2.汽车往前行驶时，6个灯全灭。当汽车转弯时，若右转弯，右边3个尾灯从左至右顺序 亮灭，左边3个灯全灭；若左转弯，左边3个尾灯从右至左顺序亮灭，右边3个灯全灭； 汽车刹车时，6个尾灯同时明、暗闪烁；汽车在夜间行驶时，左右两侧的灯同时亮，供照明使用。
要求： 1.在十字路口的两个方向上各设一组红绿黄灯，显示顺序为：其中一个方向是绿灯、黄灯、 红灯，另一个方向是红灯、绿灯、黄灯。 2.设置一组数码管，以倒计时的方式显示允许通行或禁止通行的时间，其中绿灯、黄灯、 红灯的持续时间分别是20s、5s、25s。 八、设计数字频率计 要求： 1．输入为矩形脉冲，频率范围0~99MHz； 2．用五位数码管显示；只显示最后的结果，不要将计数过程显示出来； 3．单位为Hz和KHz两档，自动切换。 九、设计智力竞赛抢答器 要求： 1．四人参赛每人一个按钮，主持人一个按钮，按下就开始； 2．当有某一参赛者首先按下抢答开关时，相应显示灯亮并伴有声响，此时抢答器不再接受其他输入信号。 3．有人抢答时，喇叭响两秒钟； 4．答题时限为100秒钟（显示0~99），时间显示采用倒计时方式。当达到限定时间时，发出声响以示警告。 十、设计数字秒表 要求： 1.要求设置启/停开关。当按下启/停开关，将启动秒表开始计时，当再按一下启/停开关时， 将终止计时操作。 2.数字秒表的计时范围是0秒~59分59.99…… 3.要求计时精度为0.01s。 4.复位开关可以在任何情况下使用，即便在计时过程中，只要按一下复位开关，计时器就 清零，并做好下次计时的准备。 十一、设计数字钟 要求： 1.具有时、分、秒计数显示功能，且以24小时循环计时。 2.具胡清零的功能，且能够对计时系统的小时、分钟进行调整。 3.具有整点报时功能。 十二、设计三层电梯控制器 要求： 1.每层电梯入口处设有上下请求开关，电梯内有乘客到达层数的的停站请求开关。 2．设有电梯所处位置指示装置及电梯运行模式(上升和下降)指示装置。 3．电梯每秒钟升(降)一层。 4．电梯到达有请求的楼层，电梯经过lS电梯门开，打开4S后，电梯门关闭(开门指示灯灭)。电梯继续运行，直至完成最后的一个请求信号后停留在当前层。 5．能记忆电梯内外所有请求信号，并按照电梯运行规则按顺序响应，每个请求信号留至执行完后消除。 6．电梯运行规则：当电梯处于上升模式时，只响应比电梯所在的位置高的上楼请求信号，由下而上逐个执行，直到最后一个上楼清求执行完毕；如果高层有下楼请求，则直接升到有下
EDA程序设计
EDA课程设计 学院：电子信息科学与技术 班级：11级电信本（一）班 姓名：王后影 学号： 1 1 0 9 1 4 0 3 3 辅导教师：肖开选
基于LMP的流水线乘法累加器设计 一、设计目的 乘法累加器常在全硬件的数字信号处理的不同算法中用到。本节通过一个8位流水线乘法累加器的实例介绍以顶层原理图为工程，VHDL文本描述和宏功能块为原理图元件的输入和设计方法。 二、设计原理 本设计通过调用LPM加法器模块以及LPM乘法器模块构建一个乘法累加器，另外，本文还给出LPM库的乘法累加器模块ALTMULT_ADD，进过参数设置，能实现同上功能。 三、symbol图 产生的symbol见附录。 四、设计结果及分析 1、8位乘法累加器顶层设计图 图（一）顶层设计图 2、时序仿真波形图 图（二）工程仿真波形图 由上述波形可知：在clk的第四个上升沿后才得到第一个计算数据，之前都
是0，这就是流水线结构的计算结果。 第四个上升沿得到结果为，而第五个上升沿后得到结果为 ，第六个上升沿后得到的结果为。 3、LPM库的乘法累加器模块图 图（三）ALTMULT_ADD模块图 五、附录 1、ADD16B产生的symbol 2、MULT8B产生的symbol 3、FF8B产生的symbol VHDL有限状态机设计
一、设计目的 1、进一步熟悉和掌握Quartus软件的各模块功能的使用方法。 2、加深对VHDL语言的了解，熟悉VHDL语言的语法特点，深刻了解Quartus 软件仿真中出现的各种问题并能加以解决。 3、学习使用和查看状态转换图。 二、设计原理 本设计说明部分中使用type语句定义新的数据类型。状态变量（如现态和次态）应定义为信号，便于信息传递，并将状态变量的数据类型定义为含有既定状态元素的新定义的数据类型。其中新定义的数据类型名是FSM_ST，其元素类型分别为s0,s1,s2,s3,s4,使其恰好表述状态机的五个状态。在此设计模块说明部分，定义了五个文字参数符号，代表五个状态。对于此程序，如果异步清零信号reset有过一个复位脉冲，当前状态即可被异步设置为S0；与此同时，启动组合进程，“执行”条件分支语句。 三、设计程序 设计程序见附录。 四、设计结果及分析 1、生成symbol图 图（一）symbol图 2、时序波形图 通过分析波形，进一步了解状态机的工作特性。需要注意，reset信号是低电平有效的，而clk是上升沿有效的，所以reset有效脉冲后的第一个时钟脉冲是第二个clk脉冲，第三个脉冲的上升沿后，现态c_st即进入状态S1.同时输出8，即“1000”。
EDA课程设计报告
北华航天工业学院 《EDA技术综合设计》 课程设计报告 报告题目：16X16点阵显示综合实验作者所在系部：电子工程系 作者所在专业：自动化专业 作者所在班级： 作者姓名： 指导教师： 完成时间：2012年12月26日
容摘要 在本次课设中，设计一个共阴16X16点阵控制接口，要求：在时钟信号的控制下，使点阵动态点亮。显示花样共有三种：①6*16点阵的16列同时从上往下依次点亮，全亮后16列又同时从下往上依次熄灭；②显示单字“飞”；③依次循环显示“航”，“天”，“学”，“院”四个字。 为使点阵显示器能够动态显示，列选信号为16-4编码器编码输出。 控制器各引脚功能为：DIN[3..0]为显示花样模式选择，高电平有效；CLK 为时钟输入端；DOTOUT[15..0]为行驱动信号输出；SELOUT[3..0]为列选信号输出，为16-4编码信号。 列选信号采用与7段数码管的位选信号一样的处理方法，即列扫描信号频率大于24HZ。 关键词: VHDL，16*16点阵，QuartusII，时序仿真图。
目录 一、实验目的 (1) 二、硬件要求 (1) 三、方案论证 (1) 四、模块说明 (1) 1.整体程序 (1) 2.花样一（动画） (6) 3.花样二（“飞”字） (6) 4.花样三（四字循环显示） (7) 五、整体连接图 (7) 六、实验步骤 (7) 七、实验结果 (7) 八、实验总结 (7) 九、参考文献 (8)
课程设计任务书
一、实验目的 （1）了解16*16LED的工作原理。 （2）了解点阵字符的产生和显示原理。 二、硬件要求 （1）主芯片EPF10K10LC84-4。 （2）16*16点阵。 （3）可变时钟源。 （4）四个拨码开关（显示花样的选择）。 三、方案论证 引脚整体可分为四个部分：clk(时钟信号)、din[3…0]（花样选择控制）、dotout[15…0]（行驱动信号输出）、selout[3…0]（列选信号输出）。 其中有一个分频器的设计，可用一个16位的计数器实现：信号q从00000到11111循环变换，将q的低四位赋给列选信号selout,当q=11111时又可驱动另一计数器工作，实现分频。 第一个花样的设计：用q驱动一个5位计数器zhen从00000到11111循环变换，当Zhen=”00000”时，dotout=”00000” Zhen=”00001”时，dotout=”00001” …… …… Zhen=”10000”时，dotout=”1” …… …… Zhen=”11110”时，dotout=”00011” Zhen=”11111”时，dotout=”00001”。 第二个花样的设计：可参考第三个花样的设计。 第三个花样的设计：当zhen1(功能同zhen)=”00”时，显示第一个字“航”，当selout=”0000”时，dotout为“航”字的最后一列代码；当selout=”0001”时，dotout为“航”字的倒数第二列代码，依次类推。其他三个字的设计同“航”字。 四、模块说明 16*16点阵综合显示实验是用一个整体的程序编写的，所以不可分成模块，但可以分成三个部分：16*16点阵的16列同时从上往下依次点亮，全亮后16列又同时从下往上依次熄灭；显示“飞”字；依次循环显示“航”、“天”、“学”、“院”。下面的程序分析中将讨论三个部分的设计。 1.整体程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity dots_test is port(clk:in std_logic; - -硬件接口
EDA编程题
编程题 （程序书上很多，大家看书上的） 1、设计3线-8线译码器，如图所示 DECODER 其中ENA是译码器的使能控制输入端，当ENA=0时，译码器不能工作，8线输出Y[7..0]=00000000，（译码器的输出有效电平为高电平）：当ENA=1时，译码器工作，C、B、A是3线数据输入端，译码器处于工作状态时，当CBA=000时，Y[7..0]=00000001(即Y[0]=1)；当CBA=001时，Y[7..0]=00000010（即Y[1]=1）；以此类推。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY Decoder IS PORT(A,B,C,ENA:IN BIT; Y:OUT BIT_VECTOR(7 DOWNTO 0)); END Decoder; ARCHITECTURE one OF Decoder IS BEGIN PROCESS(A,B,C,ENA) V ARIABLE CBA:BIT_VECTOR(2 DOWNTO 0); BEGIN CBA:=(C& B& A); IF ENA='0' THEN y <= "00000000"; ELSE CASE CBA IS WHEN "000" => Y <= "00000001"; WHEN "001" => Y <= "00000010"; WHEN "010" => Y<= "00000100"; WHEN "011" => Y <= "00001000"; WHEN "100" => Y <= "00010000"; WHEN "101" => Y<= "00100000"; WHEN "110" => Y <= "01000000"; WHEN "111" => Y <= "10000000"; WHEN OTHERS=>NULL; END CASE; END IF; END PROCESS; END one;
EDA实验编程
实验三、数字频率计 4位数字频率计控制模块 module fre_pm1(clk,rst,count_en,count_clr,load); input clk,rst;output count_en,count_clr,load;reg count_en,load; always @(posedge clk) begin if(rst) begin count_en<=0;load<=1;end else begin count_en<=~count_en; load<=~count_en; end end assign count_clr=~clk&load; endmodule 四位频率计计数子模块module a1(out,cout,en,clr,clk); input en,clr,clk;output[3:0] out;output cout;reg[3:0] out; always @(posedge clk or posedge clr) begin if(clr) out<=0; else if(en) begin if(out==9) out<=0;else out<=out+1;end end assign cout=((out==9)&en)?1:0; endmodule 十六位锁存器模块 module b1(qo,din,load); input load;input[15:0] din;output[15:0] qo;reg[15:0] qo; always @(posedge load) begin qo=din;end endmodule 实验四英文之母显示电路 module abcd(clr,clk,a,b,c,d,e,f,g,w); input clr,clk; output a,b,c,d,e,f,g,w; reg[3:0] out; reg a,b,c,d,e,f,g,w; always @(posedge clk or posedge clr) begin if(clr) out<=0; else begin if(out==15) out<=0; else out<=out+1; end end always @(out) begin case(out) 4'h0:{a,b,c,d,e,f,g}=7'b1111110; 4'h1:{a,b,c,d,e,f,g}=7'b0110000; 4'h2:{a,b,c,d,e,f,g}=7'b1101101; 4'h3:{a,b,c,d,e,f,g}=7'b1111001; 4'h4:{a,b,c,d,e,f,g}=7'b0110011; 4'h5:{a,b,c,d,e,f,g}=7'b1011011; 4'h6:{a,b,c,d,e,f,g}=7'b1011111; 4'h7:{a,b,c,d,e,f,g}=7'b1110000; 4'h8:{a,b,c,d,e,f,g}=7'b1111111; 4'h9:{a,b,c,d,e,f,g}=7'b1110011; 4'ha:{a,b,c,d,e,f,g}=7'b1110111; 4'hb:{a,b,c,d,e,f,g}=7'b0011111; 4'hc:{a,b,c,d,e,f,g}=7'b1001110; 4'hd:{a,b,c,d,e,f,g}=7'b0111101; 4'he:{a,b,c,d,e,f,g}=7'b1001111; 4'hf:{a,b,c,d,e,f,g}=7'b1000111; default:{a,b,c,d,e,f,g}=7'b0000001; endcase w=1; end endmodule
EDA课程设计
哈尔滨理工大学荣成学院 EDA 课程设计 题目：蜂鸣器电路设计 班级：自动化13-2班 姓名：吴海涛 学号：1330130227
一、实验目的 (1)学习并掌握蜂鸣器的原理、设计方法。 (2)了解乐谱的基本知识，可以将乐谱转换为Quartus II 文件，掌握其演奏的原理。 (3)掌握设计中各模块的功能，能够填入并演奏新的曲子。 二、实验设备与器件 Quartus II 9.1软件、实验箱 三、实验原理 蜂鸣器发生基本原理组成每个音调的频率值以及音长所延续的时间是连续发生声响的两个基本数据，所以只要控制输出到蜂鸣器的频率和持续的时间，就可以是蜂鸣器发出“多来咪发梭拉西多”的音调。 乐曲都是由一连串的音符组成，因此按照乐曲的乐谱依次输出这些音符所对应的频率，就可以在蜂鸣器上连续地发出各个音符的音调。而要准确地演奏出一首乐曲，仅仅让蜂鸣器能够发声是不够的，还必须准确地控制乐曲的节奏，即每个音符的持续时间。由此可见，一首歌曲的产生应该考虑的两个因素：音符的产生频率和音的节拍（即声音持续的时间）。只要控制输出到扬声器的激励信号频率的高低和持续的时间，就可以使扬声器发声产生优美的歌曲。 蜂鸣器接口电路： 无源蜂鸣器的工作发声原理图如下：
有源蜂鸣器的工作发声原理图如下： 音调、分频值及频率预置数的表格如下： 四、实验步骤 1、新建工程（File—New Project Wizad） 2、建立新的文本
3、根据实验要求编写程序 4、进行引脚设置 5、对程序进行编译，点开RTL Viewer得到原理图
D Q PRE ENA CLR D Q PRE ENA CLR D ENA Q PRE CLR D Q PRE ENA CLR D Q PRE ENA CLR SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX = A[3..0]B[3..0] EQUAL SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX SEL DATAA DATAB OUT0 MUX21 SEL DATAA DATAB OUT0 MUX21 SEL DATAA DATAB OUT0 MUX21 SEL DATAA DATAB OUT0 MUX21SEL DATAA DATAB OUT0 MUX21 SEL DATAA DATAB OUT0 MUX21 SEL DATAA DATAB OUT0 MUX21 SEL DATAA DATAB OUT0 MUX21 SEL DATAA DATAB OUT0 MUX21 = A[21..0]B[21..0] EQUAL + A[3..0] B[3..0]ADDER SEL DATAA DATAB OUT0 MUX21+ A[21..0]B[21..0]ADDER + A[12..0] B[12..0]ADDER = A[12..0] B[12..0]EQUAL = A[12..0] B[12..0]EQUAL = A[12..0] B[12..0]EQUAL = A[12..0] B[12..0]EQUAL = A[12..0]B[12..0] EQUAL clk_div2_OUT0 Equal9_OUT Equal7_OUT Equal6_OUT state[2..0] clk rst cnt[21..0] out_bit_tmp out_bit clk_div2[12..0] clk_div1[3..0] Mux0 Mux1 Equal0 4' h9 --Mux9 Mux16 Mux7 Mux6 Mux14 Mux13 Mux4Mux12 Mux11 Mux10 Mux8 state~[5..0] 6' h38 --clk_div2~[103..91] 13' h0000 --clk_div2~[90..78] 13' h0000 --clk_div2~[77..65] 13' h0000 --clk_div2~[64..52] 13' h0000 --clk_div2~[38..26] 13' h0000 -- clk_div2~[25..13] 13' h0000 -- clk_div2~[12..0] 13' h0000 -- out_bit_tmp~7 out_bit_tmp~6 out_bit_tmp~5 out_bit_tmp~4 out_bit_tmp~3 out_bit_tmp~2 out_bit_tmp~1 out_bit_tmp~0 Equal8 22' h3FFFFF --Add0 4' h1 -- clk_div1~[3..0] 4' h0 --Add1 22' h000001 -- Add2 13' h0001 -- Equal1 13' h0EEE -- Equal5 13' h09F7 --Equal4 13' h0B31 -- Equal2 13' h0D4D -- Equal3 13' h0BDA -- Mux15 Mux2 clk_div2~[51..39] 13' h0000 -- Mux5 Mux3 6、 下载到实验箱 五、 实验源程序 蜂鸣器顶层设计给出输入信号、输出信号：
EDA课程设计.
设计报告 课程名称在系统编程技术 任课教师黄慧 设计题目八位十进制频率计班级11级电子（2）班姓名潘凌林 学号1105012038
摘要 数字频率计是电子测量与仪表技术最基础的电子仪表类别之一，数字频率计是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器，而且它是数字电压必不可少的部件。当今数字频率计不仅是作为电压表，计算机，天线电广播通讯设备，工艺过程自动化装置、多种仪表仪器与家庭电器等许多电子产品中的数据信息输出显示器反映到人们眼帘。集成数字频率计由于所用元件少、投资少、体积小、功耗低，且可靠性高、功能强、易于设计和研发，使得它具有技术上的实用性和应用的广泛性。不论从我们用的彩色电视机、电冰箱、DVD还有我们现在家庭常用到的数字电压表数字万用表等等都包含有频率计。 数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波、方波或其它周期性变化的信号。数字频率计广泛应用于科研机构、学校、实验室、企业生产车间等场所。研究数字频率计的设计和开发，有助于频率计功能的不断完善、性价比的提高和实用性的加强。 本文关于八位十进制频率计的课程设计是在Quartus II软件中运用VHDL 语言编写程序,其测频范围智能在1Hz至10MHz之间并具有清零复位功能,其频率结果用八位数码管稳定显示.该程序主要包括三大子模块：控制模块，锁存模块和计数模块。本设计将主要从这三个子模块的功能描述，模块图，源程序以及仿真波形来分析并一步一步完成这整个总模块！ 关键字:八位十进制频率计 VHDL语言控制模块锁存模块计数模块
一设计原理分析........................................................................................................................ - 3 - 1.1 数字频率计的基本原理.............................................................................................. - 3 - 1.2 系统总体框图.............................................................................................................. - 3 - 二方案选择................................................................................................................................ - 4 - 2.1 方案比较...................................................................................................................... - 4 - 2.2方案选定....................................................................................................................... - 6 - 三各功能模块的VHDL设计...................................................................................................... - 6 - 3.1 八位十进制数字频率计总功能模块.......................................................................... - 6 - 3.1.1 功能模块图...................................................................................................... - 6 - 3.1.2仿真波形........................................................................................................... - 7 - 3.2 测频控制信号发生器的功能模块及仿真.................................................................. - 7 - 3.2.1 功能描述.......................................................................................................... - 7 - 3.2.2功能模块图....................................................................................................... - 7 - 3.2.3仿真波形........................................................................................................... - 8 - 3.3 锁存器的功能模块及仿真.......................................................................................... - 8 - 3.3.1 功能描述.......................................................................................................... - 8 - 3.3.2 功能模块图...................................................................................................... - 8 - 3.3.3 仿真波形.......................................................................................................... - 8 - 3.4 十进制计数器的功能模块及仿真.............................................................................. - 9 - 3.4.1 功能描述.......................................................................................................... - 9 - 3.4.2 功能模块图...................................................................................................... - 9 - 子功能模块图.............................................................................................................. - 9 - 3.4.3 仿真波形........................................................................................................ - 10 - 四引脚定义.............................................................................................................................. - 11 - 五硬件测试.............................................................................................................................. - 11 - 六总结...................................................................................................................................... - 12 - 七参考文献............................................................................................................................ - 12 - 附录 ........................................................................................................................................... - 13 -