cache性能分析实验报告

计算机系统结构实验报告

名称： Cache性能分析学院：信息工程

姓名：陈明

学号：S121055

专业：计算机系统结构年级：研一

实验目的

1.加深对Cache的基本概念、基本组织结构以及基本工作原理的理解；

2.了解Cache的容量、相联度、块大小对Cache性能的影响；

3.掌握降低Cache失效率的各种方法，以及这些方法对Cache性能提高的好处；

4.理解Cache失效的产生原因以及Cache的三种失效；

5.理解LRU与随机法的基本思想，及它们对Cache性能的影响；

实验平台

Vmware 虚拟机，redhat 9.0 linux 操作系统，SimpleScalar模拟器

实验步骤

1.运行SimpleScalar模拟器；

2.在基本配置情况下运行程序（请指明所选的测试程序），统计Cache总失效

次数、三种不同种类的失效次数；

3.改变Cache容量（*2，*4，*8，*64），运行程序（指明所选的测试程序），

统计各种失效的次数，并分析Cache容量对Cache性能的影响；

4.改变Cache的相联度（1路，2路，4路，8路，64路），运行程序（指明所

选的测试程序），统计各种失效的次数，并分析相联度对Cache性能的影响；

5.改变Cache块大小（*2，*4，*8，*64），运行程序（指明所选的测试程

序），统计各种失效的次数，并分析Cache块大小对Cache性能的影响；

6.分别采用LRU与随机法，在不同的Cache容量、不同的相联度下，运行程序

（指明所选的测试程序）统计Cache总失效次数，计算失效率。分析不同的替换算法对Cache性能的影响。

预备知识

1. SimpleScalar模拟器的相关知识。详见相关的文档。

2. 复习和掌握教材中相应的内容

（1）可以从三个方面改进Cache的性能：降低失效率、减少失效开销、减少Cache命中时间。

（2）按照产生失效的原因不同，可以把Cache失效分为三类：

①强制性失效（Compulsory miss）

当第一次访问一个块时，该块不在Cache中，需从下一级存储器中调入Cache，这就是强制性失效。这种失效也称为冷启动失效或首次访

问失效。

②容量失效（Capacity miss）

如果程序执行时所需的块不能全部调入Cache中，则当某些块被替换后，若又重新被访问，就会发生失效。这种失效称为容量失效。

③冲突失效（Conflict miss）

在组相联或直接映象Cache中，若太多的块映象到同一组（块）中，则会出现该组中某个块被别的块替换（即使别的组或块有空闲位置），

然后又被重新访问的情况。这就是发生了冲突失效。这种失效也称为碰

撞失效（collision）或干扰失效（interference）。

（3）降低Cache失效率的方法：增加Cache块大小、提高相联度、Victim Cache、伪相联Cache、硬件预取技术、由编译器控制的预取和

编译器优化。

（4）替换算法

①随机法：为了均匀使用一组中的各块，这种方法随机地选择被替换

的块。

②最近最少使用法LRU（Least Recently Used）：选择近期最少被访

问的块作为被替换的块。但由于实现比较困难，现在实际上实现的LRU

都只是选择最久没有被访问过的块作为被替换的块。

实验内容

一关于simplescalar的简要说明

SimpleScalar包括多个仿真器：sim-fast ,sim－safe,sim-cache,sim-cheetah,sim-profile,sim-bpred,sim-eio和sim-outorder。

本次实验使用的是sim-cache，下面说明一下sim-cache。sim-cache:在这个仿真中加入了cache，用户可以对cache及TLB 进行设置，支持两级的cache和一级的TLB，第一级cache和TLB均分为数据和指令两部分。（摘自百度百科）

下面简要说明一下有关cache的信息：

一般来说，Cache的结构参数主要包括以下几个方面：容量、块大小、相联度、替换算法等。在SimpleScalar模拟器中，采用了两级Cache结构，同时数据和指令Cache分开。SimpleScalar的Cache参数配置命令为：::::

：Cache的名称，其中:

dl1：一级数据Cache；

dl2：二级数据Cache；

il1：一级指令Cache；

il2：二级指令Cache；

dtlb：数据TLB；

itlb：指令TLB；

：组的数目；

：块大小；

：相联度；

：替换策略。此时，Cache容量为：**。

替换策略主要有以下几种：

l ：LRU，最近最少使用；

f ： FIFO，先进先出；

r ： RANDOM，随机策略。

例如：-cache:dl1 dl1:2048:64:4:r，表示对一级数据cache进行配置，2048表示有2048组，64表示cache块大小为64byte，4表示相联度为4，r表示替换策略为RANDOM。在此配置下，一级数据cache的容量为2048*64*4=512KB。

由于Simplescalar Spec2000测试程序在其官方网站不能下载，故使用simplescalar模拟器自带的测试程序以及自己设计的一个程序进行测试。

自带的测试程序是在/root/simplescalar/simplesim-3.0/tests-pisa/bin.little目录下的test-math，test-fmath，test-llong以及test-printf。

我们所有的实验内容都是对一级数据cache来进行分析的。在simplescalar中，我们使用的模拟器是sim-cache。

二 simplescalar模拟器基本配置情况下的运行模拟

在基本的配置情况下运行自己设计的程序，代码如下：

#include

Main()

{

printf(“hello world!\n”);

return 0;

}

1.编辑好程序后，将其保存在/root/simplescalar文件夹下，文件命名为hello.c，用安装好的simplescalar中的编译器sslittle-na-sstrix-gcc（它的访问目录为/root/simplescalar/bin/sslittle-na-sstrix-gcc）对其进行编译，编译后生成了能够在模拟器中可以运行的可执行文件 a.out。命令行运行界面如下图所示：

2.我们使用simplescalar中的模拟器sim-cache对a.out模拟执行，执行后的界面如下图所示：

说明：下面的截取的界面是一个完整的界面，限于完整的界面太大，在后面的实验内容的三、四、五、六部分只截取了我们需要的部分界面。

3.对运行结果进行分析

从上面的运行结果中我们提取出一级数据cache（dl1）的信息进行分析：

dl1.accesses 4420 # total number of accesses 一级数据cache上的总访问次数

dl1.hits 3963 # total number of hits 一级数据cache上的命中次数

dl1.misses 457 # total number of misses 一级数据cache上的失效次数

dl1.replacements 201 # total number of replacements一级数据cache上发生替换

的次数

dl1.writebacks 190 # total number of writebacks一级数据cache上发生写回的次数

dl1.invalidations 0 # total number of invalidations一级数据cache上无效访问的次数

dl1.miss_rate 0.1034 # miss rate (i.e., misses/ref) 一级数据cache上的失效率

dl1.repl_rate 0.0455 # replacement rate (i.e., repls/ref) 一级数据cache上发生替

换的概率

dl1.wb_rate 0.0430 # writeback rate (i.e., wrbks/ref) 一级数据cache上发生写回

的概率

dl1.inv_rate 0.0000 # invalidation rate (i.e., invs/ref) 一级数据cache上发生无效访问的概率

从分析中，我们可以得出，一级数据cache总共的失效次数（dl1.misses）为457次，我们知道容量失效和冲突失效都发生了替换，所以它们的失效次数（dl1.replacements）总共为201次，强制性失效次数为457-201=256次。一级数据cache的总失效率为0.1034。

三 Cache容量对Cache性能的影响

1.操作说明：

（1）改变simplescalar模拟器中的一级数据cache（dl1）的容量配置，我们通过改变组数来改变它的容量。与此同时固定块大小为32byte、

相联度为2以及替换策略为LRU等参数。

（2）测试的程序是simplescalar自带的测试程序test-math。

2.运行的界面（截取了部分所需的界面）如下图所示：

容量为2KB（32*32*2*1）时，

容量为4KB（64*32*2*1）时，

容量为8KB（128*32*2*1）时，

容量为64KB（1024*32*2*1）时，

3.运行结果分析

从面的运行结果中，我们提取所需要的一级数据cache的信息，如下表所示：

从上表，我们可以分析出，随着cache容量的不断增加，程序的失效率不断降低。容量失效和冲突失效的次数随着cache容量的增加不断地减少，而强制性失效次数则不断地增加。

四 Cache相联度对Cache性能的影响

1.操作说明

（1）改变simplescalar模拟器中的一级数据cache的相联度大小。与此同时固定cache的容量16KB、块大小32byte以及替换策略为LRU等

参数。

（2）测试的程序是simplescalar自带的测试程序test-fmath。

2.运行的界面（只截取了部分所需的界面）如下图所示：

相联度为1路时，

相联度为2路时，

相联度为4路时，

相联度为8路时，

相联度为64路时，

3．运行结果分析

从上面的运行结果中，我们提取所需要的一级数据cache的信息，如下表所示：

从上表，我们可以分析得出，随着相联度的增加，程序的失效率逐渐降低，但降低的幅度比较小。容量失效和冲突失效的次数随着相联度的增加不断地减少，而强制性的失效次数则不断地增加。

五 Cache块大小对Cache性能的影响

1.操作说明

（1）改变simplescalar模拟器中的一级数据cache的块大小。与此同时固定Cache的容量为32KB、相联度为2以及替换策略为LRU等参数。

（2）测试的程序是simplescalar自带的测试程序test-printf。

2.运行的界面（只截取了部分所需的界面）如下图所示：

块大小为8byte时，

块大小为16byte时，

当块大小为32byte时，

当块大小为64byte时，

3.对上面的运行结果，我们提取所需要的一级数据cache的信息，如下表所示：

从上表，我们可以分析得出，随着块大小的增加，程序的失效率逐渐地降低。容量失效和冲突失效的次数随着块大小的增加，基本维持在一个稳定的值，而强制性的失效次数则不断地降低，且幅度比较大。

六 Cache的替换策略对Cache性能的影响

1.操作说明

（1）改变simplescalar模拟器中的一级数据cache的替换策略。与此同时固定Cache的块大小为32byte、相联度为2。在Cache容量为2KB、

4KB、8KB和64KB的情况下，分别进行测试。

（2）测试的程序是simplescalar自带的测试程序test-llong。

2.运行的界面（只截取了部分所需的界面）如下图所示：

容量为2KB时，使用了LRU替换策略

使用了RANDOM策略

容量为4KB时，使用了LRU替换策略

使用了RANDOM策略

容量为8KB时，使用了LRU策略

使用了RANDOM策略

容量为64KB时，使用了LRU替换策略

使用了RANDOM策略

3.对上面的运行结果，我们提取所需要的一级数据cache信息，如下表所示：

从上表我们可以分析得出，最近最少使用策略（LRU）相对较好，但它与随机策略在一定的cache容量范围内相差不大。容量失效和冲突失效次数，使用LRU替换策略的情况下，比较少；而强制性失效次数，使用RANDOM替换策略的情况下，比较少。

分析影响cache命中率的因素

分析影响cache命中率的因素 摘要： 存储器是计算机的核心部件之一。由于CPU和主存在速度上的存在着巨大差异，现代计算机都在CPU和主存之间设置一个高速、小容量的缓冲存储器cache。而它完全是是由硬件实现，所以它不但对应用程序员透明，而且对系统程序员也是透明的。Cache对于提高整个计算机系统的性能有着重要的意义，几乎是一个不可缺少的部件。 关键字：cache容量；失效率；块大小；相联度；替换策略。 一、概述 存储器是计算机的核心部件之一。其性能直接关系到整个计算机系统性能的高低。如何以合理的价格，设计容量和速度都满足计算机系统要求的存储器系统，始终是计算机系统结构设计的中关键的问题之一。 计算机软件设计者和计算机用户对于存储器容量的需求是没有止境的，他们希望容量越大越好，而且要求速度快、价格低。仅用单一的存储器是很难达到这一需求目标的。较好的方法是采用存储层次，用多种存储器构成存储器的层次结构。 其中“cache-主存”和“主存-辅存”层次是常见的两种层次结构，几乎所有现代的计算机都同时具有这两种层次。我们都知道，程序在执行前，需先调入主存。在这里主要讨论的是“cache-主存”层次。 “cache-主存”是在为了弥补主存速度的不足，这个层次的工作一般来说，完全是由硬件实现，所以它不但对应用程序员透明，而且对系统程序员也是透明的。 如前所述，为了弥补CPU和主存在速度上的巨大差异，现代计算机都在CPU和主存之间设置一个高速、小容量的缓冲存储器cache。Cache对于提高整个计算机系统的性能有着重要的意义，几乎是一个不可缺少的部件。 Cache是按块进行管理的。Cache和主存均被分割成大小相同的块。信息以块为单位调入cache。相应的，CPU的访存地址被分割成两部分：块地址和块内位移。

模式识别第二次上机实验报告

北京科技大学计算机与通信工程学院 模式分类第二次上机实验报告 姓名：XXXXXX 学号：00000000 班级：电信11 时间：2014-04-16

一、实验目的 1．掌握支持向量机（SVM）的原理、核函数类型选择以及核参数选择原则等； 二、实验内容 2.准备好数据，首先要把数据转换成Libsvm软件包要求的数据格式为： label index1:value1 index2:value2 ... 其中对于分类来说label为类标识，指定数据的种类；对于回归来说label为目标值。（我主要要用到回归） Index是从1开始的自然数，value是每一维的特征值。 该过程可以自己使用excel或者编写程序来完成，也可以使用网络上的FormatDataLibsvm.xls来完成。FormatDataLibsvm.xls使用说明： 先将数据按照下列格式存放（注意label放最后面）： value1 value2 label value1 value2 label 然后将以上数据粘贴到FormatDataLibsvm.xls中的最左上角单元格，接着工具->宏执行行FormatDataToLibsvm宏。就可以得到libsvm要求的数据格式。将该数据存放到文本文件中进行下一步的处理。 3.对数据进行归一化。 该过程要用到libsvm软件包中的svm-scale.exe Svm-scale用法： 用法：svmscale [-l lower] [-u upper] [-y y_lower y_upper] [-s save_filename] [-r restore_filename] filename （缺省值：lower = -1，upper = 1，没有对y进行缩放）其中，-l：数据下限标记；lower：缩放后数据下限；-u：数据上限标记；upper：缩放后数据上限；-y：是否对目标值同时进行缩放；y_lower为下限值，y_upper为上限值；（回归需要对目标进行缩放，因此该参数可以设定为–y -1 1 ）-s save_filename：表示将缩放的规则保存为文件save_filename；-r restore_filename：表示将缩放规则文件restore_filename载入后按此缩放；filename：待缩放的数据文件（要求满足前面所述的格式）。缩放规则文件可以用文本浏览器打开，看到其格式为： y lower upper min max x lower upper index1 min1 max1 index2 min2 max2 其中的lower 与upper 与使用时所设置的lower 与upper 含义相同；index 表示特征序号；min 转换前该特征的最小值；max 转换前该特征的最大值。数据集的缩放结果在此情况下通过DOS窗口输出，当然也可以通过DOS的文件重定向符号“>”将结果另存为指定的文件。该文件中的参数可用于最后面对目标值的反归一化。反归一化的公式为： （Value-lower）*（max-min）/(upper - lower)+lower 其中value为归一化后的值，其他参数与前面介绍的相同。 建议将训练数据集与测试数据集放在同一个文本文件中一起归一化，然后再将归一化结果分成训练集和测试集。 4.训练数据，生成模型。 用法：svmtrain [options] training_set_file [model_file] 其中，options（操作参数）：可用的选项即表示的涵义如下所示-s svm类型：设置SVM 类型，默

实验报告答案

实验2：MIPS指令系统和MIPS体系结构 一.实验目的 （1）了解和熟悉指令级模拟器 （2）熟悉掌握MIPSsim模拟器的操作和使用方法 （3）熟悉MIPS指令系统及其特点，加深对MIPS指令操作语义的理解 （4）熟悉MIPS体系结构 二. 实验内容和步骤 首先要阅读MIPSsim模拟器的使用方法，然后了解MIPSsim的指令系统和汇编语言。（1）、启动MIPSsim（用鼠标双击MIPSsim.exe）。 （2）、选择“配置”->“流水方式”选项，使模拟器工作在非流水方式。 （3）、参照使用说明，熟悉MIPSsim模拟器的操作和使用方法。 可以先载入一个样例程序（在本模拟器所在的文件夹下的“样例程序”文件夹中），然后分别以单步执行一条指令、执行多条指令、连续执行、设置断点等的方式运行程序，观察程序的执行情况，观察CPU中寄存器和存储器的内容的变化。 （4）、选择“文件”->“载入程序”选项，加载样例程序 alltest.asm，然后查看“代码”窗口，查看程序所在的位置（起始地址为0x00000000）。 （5）、查看“寄存器”窗口PC寄存器的值：[PC]=0x00000000。 （6）、执行load和store指令，步骤如下： 1)单步执行一条指令（F7）。 2)下一条指令地址为0x00000004，是一条有 (有，无)符号载入字节 (字节，半字，字)指令。 3)单步执行一条指令（F7）。 4)查看R1的值，[R1]= 0xFFFFFFFFFFFFFF80 。 5)下一条指令地址为0x00000008，是一条有 (有，无)符号载入字 (字节，半字，字)指令。 6)单步执行1条指令。 7)查看R1的值，[R1]=0x0000000000000080 。 8)下一条指令地址为0x0000000C ，是一条无 (有，无)符号载入字节 (字节，半字，字)指令。 9)单步执行1条指令。 10)查看R1的值，[R1]= 0x0000000000000080 。 11)单步执行1条指令。 12)下一条指令地址为0x00000014 ，是一条保存字 (字节，半字，字)指令。 13）单步执行一条指令。

性能测试报告-模板

Xxx系统性能测试报告 拟制：****日期：****审核：日期： 批准：日期：

1.概述 1.1.编写目的 本次测试报告为xxx系统的性能测试总结报告，目的在于总结性能测试工作，并分析测试结果，描述系统是否符合xxx系统的性能需求。 预期参考人员包括用户、测试人员、开发人员、项目管理者、质量管理人员和需要阅读本报告的高层经理。 1.2.项目背景 腾讯公司为员工提供一个网上查询班车的入口，分析出哪些路线/站点比较紧张或宽松，以进行一些合理调配。 1.3.测试目标 （简要列出进行本次压力测试的主要目标）完善班车管理系统，满足腾讯内部员工的班车查询需求，满足500个用户并发访问本系统。 1.4.名词解释 测试时间：一轮测试从开始到结束所使用的时间 并发线程数：测试时同时访问被测系统的线程数。注意，由于测试过程中，每个线程都是以尽可能快的速度发请求，与实际用户的使用有极大差别，所以，此数据不等同于实际使用时的并发用户数。 每次时间间隔：测试线程发出一个请求，并得到被测系统的响应后，间隔多少时间发出下一次请求。 平均响应时间：测试线程向被测系统发请求，所有请求的响应时间的平均值。 处理能力：在某一特定环境下，系统处理请求的速度。 cache影响系数：测试数据未必如实际使用时分散，cache在测试过程中会比实际使用时发挥更大作用，从而使测试出的最高处理能力偏高，考虑到这个因素而引入的系数。 用户习惯操作频率：根据用户使用习惯估算出来的，单个用户在一段时间内，使用此类功能的次数。通常以一天内某段固定的高峰使用时间来统计，如果一天内没有哪段时间是固定的高峰使用时间，则以一天的工作时间来统计。

高档计算机系统中Cache性能分析_潘继强 (1)

数据库与信息管理本栏目责任编辑：代影Computer Knowledge and Technology 电脑知识与技术第7卷第22期(2011年8月)高档计算机系统中Cache 性能分析 潘继强 （陕西理工学院计算机科学与技术系，陕西汉中723000） 摘要：现代计算机体系结构中广泛采用Cache 来缓解处理器运行和存储器访问的速度增长之间的巨大差距，使得Cache 已经成为影响处理器性能、功耗、价值的重要因素之一。文章根据Cache 基本工作原理和引入Cache 后计算机系统的性能分析，介绍了一些改进Cache 性能的方法。 关键词：高速缓存；命中率；局部性原理；静态随机存储器 中图分类号：TP302文献标识码：A 文章编号：1009-3044(2011)22-5285-02 随着计算机技术的不断发展和进步，CPU(中央处理器)主频的不断提高对计算机系统性能的提升起到了极大的作用，但是作为一个完整的计算机系统，计算机系统性能的提高并不是仅取决于CPU 的主频，还与其他因素密切相关，例如，计算机系统结构、数据在各部件间的传送速度、存储部件的存取速度等，其中CPU 和主存之间的存取速度与计算机系统性能的提高有很大关系。可是主存速度的提高始终跟不上CPU 的发展，据统计，CPU 的速度平均每年改进60%，而组成主存的动态RAM(随机存储器)速度平均每年只改进7%，结果是CPU 和主存之间的速度间隙平均每年大增50%。处理器运行和存储器访问的速度增长之间存在的差距越来越大，这种现象己经成为影响计算机系统性能最主要的瓶颈之一。假设一台计算机的CPU 工作速度很快，而配备的主存访问速度相对较慢，这样就会造成CPU 在访存时等待，降低了处理器的工作速度，进而影响计算机的整体性能。 解决CPU 与主存的速度差距问题在于保持CPU 的能力，提高主存的速度。使用硬件技术提高存储芯片的存取速度是一个有效的手段，可是在慢速的主存和快速CPU 之间插入一个容量较小的高速存储器起缓冲作用（即Cache 技术）也是解决问题的一个行之有效的方法，使得速度和成本之间的矛盾得到较合理的解决。自从1985年Intel80386问世以来，在后续的微处理器中都采用了Cache 。1Cache 的工作原理 在现代计算机系统中，高速缓存Cache 已经逐渐成为计算机不可缺少的一部分。在计算机系统中设置Cache 是为了解决高速处理器和低速主存之间速度不匹配的问题，从而可以提高整机的性能。因此要分析Cache 对计算机性能的影响，必须要了解其工作原理。 Cache 的工作原理是基于程序和数据访问的局部性。任何程序或数据要为CPU 所使用，必须先放到主存中。CPU 只与主存交换数据，所以主存的速度在很大程度上决定了系统的运行速度。对大量典型程序运行情况的分析结果表明，程序运行期间，在一个较短的时间间隔内，由程序产生的内存访问地址往往集中在主存很小范围的地址空间内。这一点不难理解。指令地址本来就是连续分布的，再加上循环程序段和子程序段要多次重复执行。因此，对这些地址中的内容的访问就自然具有时间上集中分布的倾向。数据分布的这种集中倾向不如指令明显，但对数组的存储和访问以及内存变量的安排都使存储器地址相对集中。这种在单位时间内对局部范围的存储器地址频繁访问，而对此范围以外的地址则访问甚少的现象，就称为程序访问的局部性。 由此可以想到，如果把在一段时间内、一定地址范围内被频繁访问的信息集合成批地从主存中读到一个能高速存取的小容量存储器中存放起来，供程序在这段时间内随时使用，从而减少或不再去访问速度较慢的主存，就可以加快程序的运行速度。这就是Cache 的设计思想，在主存和CPU 之间设置一个小容量的高速存储器就是高速缓存Cache(其结构如图1所示)，通常由SRAM(静态随机存储器)构成。它的存取速度比构成主存的动态RAM 要快的多，故CPU 在需要访问主存中的程序和数据时，就不必多次直接访问速度较慢的主存，而是从高速缓存中以更快的速度得到必要的程序和数据，从而可以缓解CPU 和主存速度不匹配的矛盾，进而提高计算机系统的性能。但是SRAM 的价格比较昂贵，若干设置大容量的高速缓存，就会增加计算机的成本，故Cache 的容量一般相对主存来说都比较小。 在Cache 系统中，将主存和Cache 都分成若干同样大小的块，每块内又包含若干个 字，主存总是以块为单位映射到Cache 中。根据程序访问的局部性原理，在程序运行期 间系统不断地将与当前访问块相关联的后继存储单元块从主存读入到Cache ，其实质 就是把主存中的程序和数据分块复制到Cache 中，然后再和CPU 进行高速传送。当 CPU 需要访问主存时就会在地址总线上发出访存地址，首先通过主存—Cache 地址变 换机构判定访存地址所对应的存储单元块是否已在Cache 中。如果在Cache 中(称为 Cache 命中)，则经地址变换机构将主存地址变换成Cache 地址去访问Cache 。如果不在 Cache 中(称为Cache 不命中)，此时就要把要访问的字直接从主存送往CPU ，同时把包括该字的主存块调入Cache 供CPU 使用。当然Cache 的容量是有限的，如果此刻Cache 处于未被装满的状态，则可将新的主存块直接调入Cache 。倘若Cache 原来已被装满，即已无法将新的主存块调入Cache 时，就得采用替换策略，从Cache 中换出一个旧块，并将新块替换进Cache 。 收稿日期：2011-05-28 作者简介：潘继强（1978-），男，陕西汉中人，讲师，研究方向为计算机基础理论教学。 图1缓存—主存层次结构图E-mail:jslt@https://www.wendangku.net/doc/2f4736081.html, https://www.wendangku.net/doc/2f4736081.html, Tel:+86-551-56909635690964ISSN 1009-3044 Computer Knowledge and Technology 电脑知识与技术Vol.7,No.22,August 2011.5285

实验1 Cache性能分析

实验1 Cache性能分析 1 实验目的 (1)加深对Cache的基本概念、基本组织结构以及基本工作原理的理解。 (2)掌握Cache容量、相联度、块大小对Cache性能的影响。 (3)掌握降低Cache 2 实验平台 采用MyCache模拟器。 MyCache模拟器的使用方法： (1) 双击MyCache.exe，启动模拟器。 (2) 系统打开操作界面，如下图所示： (3) 写不命中时的调块策略。可以直接从列表中选择。 (4) 访问地址可以选择来自地址流文件，也可以选择手动输入。如果是前者，则可以通过单击“浏览”按钮，从模拟器所在文件夹下的“地址流”文件夹中选取地址流文件（.din）文件，然后执行。执行得方式可以是单步，也可以选择一次执行结束。如果选择手动输入，就可以在“执行控制”区域中输入块地址，然后单击“访问”按钮。系统会在界面的右边显示访问类型、地址、块号以及块内地址。 3 实验内容和步骤 3.1 Cache容量对不命中率的影响 (1) 启动MyCache。 (2) 单击“复位”按钮，将各参数设置为默认值。 (3) 选择一个地址流文件。具体方法：选择“访问地址”→“地址流文件”选项，然后单击“浏览”按钮，从本模拟器所在的文件夹下的“地址流”文件夹中选取。 (4) 选择不同的Cache容量，包括2KB，4 KB，8 KB，16 KB，32 KB，64 KB，128 KB和256 KB，分别执行模拟器（单击“执行到底”按钮就可执行），然后在表1.1中记录各种情况下的不命中率。 地址流文件名：all.din 表1.1 不同容量下Cache的不命中率

(5)指明地址流文件名，以容量为横坐标，画出不命中率虽Cache容量变化而变化的曲线 (6) 根据该模拟结果，能得出什么结论？ 相同的地址流文件，Cache容量越大，Cache的不命中率越低，命中率越高，但当Cache 容量达到一定程度时，Cache的命中率将不变。 3.2 相联度对不命中率的影响 (1) 单击“复位”按钮，将各参数设置为默认值。此时的Cache容量为64KB。 (2) 选择一个地址流文件。具体方法：选择“访问地址”→“地址流文件”选项，然后单击“浏览”按钮，从本模拟器所在的文件夹下的“地址流”文件夹中选取。 (3) 选取不同的Cache相联度，包括直接映像、2路、4路、8路、16路和32路。分别执行模拟器（单击“执行到底”按钮），然后再表1.2中记录各种情况下的不命中率。 地址流文件名：all.din (4) 把Cache的容量设置为256KB，重复（3）步骤填表1.3。

Java网上订餐系统与分析大型实验报告

Java系统与分析大型实验报告设计题目：基于JavaEE的网上订餐系统 班级：软件801 姓名：*** 学号：*** 指导老师：*** 2011年12月

1、需求分析 网上订餐系统需要提供客户快捷、方便的订餐服务，开发本系统的具体要求如下： （1）在系统首页需要提供推荐菜单、热门菜单已经菜单搜索功能，方便用户快速选购自己喜欢的菜单。 （2）系统要求用户进行注册和登录。 （3）在用户订餐完毕后，需要能够自动计算菜单价格。同时在用户提交订单时，需要用户确定订单无误，同时还将自动生成订单号，并保存到系统的剪贴板中，方便用户保存订单号。 （4）系统还需要提供会员服务功能，会员每消费一块钱将增加一积分。同时在系统首页将显示积分榜，鼓励会员消费。 （5）系统需要提供菜单分类查看功能，从而方便用户选购。 2、功能分析 模块： 餐店简介模块：用来介绍餐店信息，例如餐店名称、联系人、地址、电话等。 美食分类模块：用来分类显示美食信息，可以通过单击菜单来查看菜单详细信息，可以发表评论信息。 订餐模块：点击菜单的订餐按钮，进入购物车，提供订餐功能。 会员中心模块：用来显示会员身份信息，并提供会员信息更新功能。 订单查询模块：负责订单的查询功能，提供订单时间、订单号查询功能。 功能说明用例图： 用户 查询菜单 提交订单 删除订单图1 用户用例图

管理员 查询菜单 添加菜单 删除菜单 查询订单 删除订单 图2 管理员用例图 3、系统设计 系统流程图： 身份识别 是否合法后台订餐页面 是查看美事信息放入购物车查看购物车提交订单查看订单否 评价美食 图3 前台系统流程图 身份识别 是否合法 后台订餐页面 是增加美食删除美事查看订单删除订单修改美事信息 否 图4 后台系统流程图

cache性能分析实验报告

计算机系统结构实验报告 名称： Cache性能分析学院：信息工程 姓名：陈明 学号：S121055 专业：计算机系统结构年级：研一

实验目的 1.加深对Cache的基本概念、基本组织结构以及基本工作原理的理解； 2.了解Cache的容量、相联度、块大小对Cache性能的影响； 3.掌握降低Cache失效率的各种方法，以及这些方法对Cache性能提高的好处； 4.理解Cache失效的产生原因以及Cache的三种失效； 5.理解LRU与随机法的基本思想，及它们对Cache性能的影响； 实验平台 Vmware 虚拟机，redhat 9.0 linux 操作系统，SimpleScalar模拟器 实验步骤 1.运行SimpleScalar模拟器； 2.在基本配置情况下运行程序（请指明所选的测试程序），统计Cache总失效 次数、三种不同种类的失效次数； 3.改变Cache容量（*2，*4，*8，*64），运行程序（指明所选的测试程序）， 统计各种失效的次数，并分析Cache容量对Cache性能的影响； 4.改变Cache的相联度（1路，2路，4路，8路，64路），运行程序（指明所 选的测试程序），统计各种失效的次数，并分析相联度对Cache性能的影响； 5.改变Cache块大小（*2，*4，*8，*64），运行程序（指明所选的测试程 序），统计各种失效的次数，并分析Cache块大小对Cache性能的影响； 6.分别采用LRU与随机法，在不同的Cache容量、不同的相联度下，运行程序 （指明所选的测试程序）统计Cache总失效次数，计算失效率。分析不同的替换算法对Cache性能的影响。 预备知识 1. SimpleScalar模拟器的相关知识。详见相关的文档。 2. 复习和掌握教材中相应的内容 （1）可以从三个方面改进Cache的性能：降低失效率、减少失效开销、减少Cache命中时间。 （2）按照产生失效的原因不同，可以把Cache失效分为三类： ①强制性失效（Compulsory miss）

CACHE的一些名词术语

CACHE的一些名词术语 Allocation 在CACHE中发现一个位置，并把新的cache数据存到这个位置的过程。这个处理过程可能包括evicting（驱逐）cache中已存在的数据，从而为新的数据腾出空间。 Associativity 指每个Set（集）里包含的line frames（行帧）数。也就是cache的way（路）数。 Capacity miss容量失效 因为cache的容量限制，导致不能包括一个程序的整个working set（工作集），从而造成cache失效。这是三个cache失效原因（容量、强制、冲突）之一。Clean干净 一个有效的cache行，它的内容没有被更高层内存或CPU修改写过，我们称这个cache行是“干净”的，显然相反状态是dirty（“脏”） Coherence一致性 如果读内存任意地址的数据返回的总是这个地址的数据最近的更新，我们说内存系统是一致的。存取指CPU和EDMA等的存取。 Compulsory miss强制失效 有时称为首次引用失效。强制失效是一种肯定发生的一种失效，因为数据事先从没有使用过也就没有机会被cache。但有些情况也被称为强制失效，尽管它们不是第一被引用的数据，比如对非写定位的cache进行同一位置的重复写，以及对一个不被cache内存区域的存取。这是三个cache失效原因（容量、强制、冲突）之一。 Conflict miss 冲突失效 由于Associativity的限制导致的而非容量限制造成的cache失效。 Direct-mapped cache直接映射cache 直接映射cache映射低层内存的每个地址到cache的一个单一位置。这样低层内存的多个地址可能被映射到cache中的同一位置上。它相当于1-way set-associative cache。 Dirty脏 对writeback回写cache，写到达多级存储结构的某一层，并更新这一层内容，但并不更新更低层的内存，这样，当一个cache行有效并包含更新后的数据，但却不更新下一更低层的内存，我们说这个cache是“脏”的，显然一个有效行的相反状态是“干净”。 DMA直接内存存取

计算机组成原理之Cache模拟器的实现

实验一Cache模拟器的实现 一.实验目的 (1)加深对Cache的基本概念、基本组织结构以及基本工作原理的理解。 (2)掌握Cache容量、相联度、块大小对Cache性能的影响。 (3)掌握降低Cache不命中率的各种方法以及这些方法对提高Cache性能的好处。 (4)理解LRU与随机法的基本思想以及它们对Cache性能的影响。 二、实验内容和步骤 1、启动Cachesim 2.根据课本上的相关知识，进一步熟悉Cache的概念和工作机制。 Cache概念：高速缓冲存 Cache工作机制：大容量主存一般采用DRAM，相对SRAM速度慢，而SRAM速度快，但价格高。程序和数据具有局限性，即在一个较短的时间内，程序或数据往往集中在很小的存储器地址范围内。因此，在主存和CPU之间可设置一个速度很快而容量相对较小的存储器，在其中存放CPU当前正在使用以及一个较短的时间内将要使用的程序和数据，这样，可大大加快CPU访问存储器的速度，提高机器的运行效率 3、依次输入以下参数：Cache容量、块容量、映射方式、替换策略和写策略。Cache容量块容量映射方式替换策略写策略 8 32 全相联映射先进先出算法写回法（1）Cache容量： 启动CacheSim，提示请输入Cache容量，例如1、2、4、8......。此处选择输入4。 （2）块容量： 如下图所示，提示输入块容量，例如1、2、4、8......。此处选择输入16。

（3）映射方式： 如下图所示，提示输入主存储器和高速缓存之间的assoiativity方法（主存地址到Cache地址之间的映射方式），1代表直接映射（固定的映射关系）、2代表组相联映射（直接映射与全相联映射的折中）、3代表全相联映射（灵活性大的映射关系）。此处选择全相联映射。 （4）替换策略： 如下图所示，提示输入替换策略，1代表先进先出（First-In-First-Out,FIFO）算法、2代表近期最少使用（Least Recently Used，LRU）算法、3代表最不经常使用（Least Frequently Used，LFU）、4代表随机法（Random）。此处选择先进先出。 （5）写策略： 如下图所示，提示输入Cache的读写操作，1代表写直达法（存直达法）即写操作时数据既写入Cache又写入主存、2代表写回法（拷回法）即写操作时只把数据写入Cache而不写入主存，但当Cache数据被替换出去时才写回主存。

计算机组成原理之Cache模拟器的实现

实验一Cacｈe模拟器得实现 一、实验目得 (1)加深对Cａche得基本概念、基本组织结构以及基本工作原理得理解。 (2)掌握Cache容量、相联度、块大小对Ｃacｈe性能得影响。 (3)掌握降低Cacｈｅ不命中率得各种方法以及这些方法对提高Caｃhｅ性能得好处。 (４)理解ＬＲＵ与随机法得基本思想以及它们对Ｃaｃhｅ性能得影响. 二、实验内容与步骤 1、启动Cachesｉm 2、根据课本上得相关知识,进一步熟悉Cachｅ得概念与工作机制。 Cache概念：高速缓冲存 Caｃhe工作机制:大容量主存一般采用DRAM，相对SRAM速度慢，而SRAＭ速度快，但价格高。程序与数据具有局限性,即在一个较短得时间内，程序或数据往往集中在很小得存储器地址范围内。因此，在主存与CＰU之间可设置一个速度很快而容量相对较小得存储器,在其中存放CPU当前正在使用以及一个较短得时间内将要使用得程序与数据，这样，可大大加快CＰU访问存储器得速度，提高机器得运行效率 3、依次输入以下参数：Caｃhe容量、块容量、映射方式、替换策略与写策略. （1）Cacｈｅ容量： 启动CaｃhｅＳim,提示请输入Cache容量,例如１、２、4、8、、、、、、。此处选择输入4。 （2）块容量: 如下图所示,提示输入块容量，例如1、2、4、8、、、、、、。此处选择输入１6。 （3）映射方式: 如下图所示，提示输入主存储器与高速缓存之间得aｓｓｏiativiｔy方法

(主存地址到Cache地址之间得映射方式）,1代表直接映射（固定得映射关系)、2代表组相联映射(直接映射与全相联映射得折中）、3代表全相联映射（灵活性大得映射关系）。此处选择全相联映射。 （4）替换策略: 如下图所示，提示输入替换策略,1代表先进先出（Fｉｒsｔ-In—Fｉｒsｔ—Oｕt，FIFO)算法、2代表近期最少使用(Lｅast RecｅntlyＵsｅd，LＲU）算法、3代表最不经常使用(Least Frequeｎtly Used，ＬFＵ)、４代表随机法(Ｒandom）。此处选择先进 先出. （5)写策略: 如下图所示，提示输入Cａｃhｅ得读写操作，１代表写直达法(存直达法）即写操作时数据既写入Cａche又写入主存、2代表写回法（拷回法）即写操作时只把数据写入Cａｃhe而不写入主存，但当Cachｅ数据被替换出去时才写回主存。此处选写回法

体系结构试验报告(cache存储过程)

体系结构实验报告 实验目的 通过程序，模拟cache存储过程，并通过控制变量法模拟分析Cache性能实验步骤: 我们要通过老师所给程序进行模拟，并通过操作系统试验中老师所给算法生成出project.txt ，并通过project.txt 里面的数据来模拟程序的局部性等特性。 实验结果 1、比较关联方式，控制blockSize, CacheSize 不变: （1）、Direct_mapped (2) 、Set_associate:

(3) 、Fully_associate 通过上述三个比较可以看出，各种映射有自己的优点。 但是不难看出，增大关联度会减小miss rate，但是增加到一定程度又会有抑制作用。 2.比较Cache大小对于性能的影响。 （1）、Direct_mapped，Cache容量为64 时：

(2r Direcflmapped 〉Cache 朿* R 128 手 (3r Direcflmapped 〉Cache 助* R 256 口 F 一pwsef 峑 s 2O J I 0 \^J.e e K ^g 63-L w g

cache性能分析报告

《计算机系统结构课内实验》 实验报告

一、实验目的及要求 1.加深对Cache的基本概念、基本组织结构以及基本工作原理的理 解； 2.了解Cache的容量、相联度、块大小对Cache性能的影响； 3.掌握降低Cache失效率的各种方法，以及这些方法对Cache性能 提高的好处； 4.理解Cache失效的产生原因以及Cache的三种失效； 5.理解LRU与随机法的基本思想，及它们对Cache性能的影响； 二、实验环境 Vmware 虚拟机，redhat 9.0 linux 操作系统，SimpleScalar模拟器 三、实验内容 1.运行SimpleScalar模拟器； 2.在基本配置情况下运行程序（请指明所选的测试程序），统计 Cache总失效次数、三种不同种类的失效次数； 3.改变Cache容量（*2，*4，*8，*64），运行程序（指明所选的 测试程序），统计各种失效的次数，并分析Cache容量对Cach e性能的影响； 4.改变Cache的相联度（1路，2路，4路，8路，64路），运行 程序（指明所选的测试程序），统计各种失效的次数，并分析相联度对Cache性能的影响； 5.改变Cache块大小（*2，*4，*8，*64），运行程序（指明所选 的测试程序），统计各种失效的次数，并分析Cache块大小对Cache性能的影响；

6.分别采用LRU与随机法，在不同的Cache容量、不同的相联度 下，运行程序（指明所选的测试程序）统计Cache总失效次数，计算失效率。分析不同的替换算法对Cache性能的影响。 四、实验步骤 1、关于simplescalar的简要说明 SimpleScalar包括多个仿真器：sim-fast ,sim－safe,sim-cache,sim-cheetah,sim-pro和sim-outorder。 本次实验使用的是sim-cache，下面说明一下sim-cache。sim-cache:在这个仿真中加入了cache，用户可以对cache及TLB 进行设置，支持两级的cache和一级的TLB，第一级cache和TLB 均分为数据和指令两部分。（摘自百度百科） 下面简要说明一下有关cache的信息： 一般来说，Cache的结构参数主要包括以下几个方面：容量、块大小、相联度、替换算法等。在SimpleScalar模拟器中，采用了两级Cache结构，同时数据和指令Cache分开。SimpleScalar的Cache参数配置命令为：:::: ：Cache的名称，其中: dl1：一级数据Cache； dl2：二级数据Cache； il1：一级指令Cache； il2：二级指令Cache；

根据spim的cache实验

汕头大学实验报告 学院: 工学院系: 计算机系专业: 计算机科学与技术年级: 13实验时间: 2015.6.16 姓名: 林子伦学号: 2013101030实验名称：基于SPIM-CACHE的Cache实验 一．实验目的： （1）熟悉SPIM-CACHE模拟器环境 （2）深入认识CACHE的工作原理及其作用。 二．实验内容： （1）阅读实验指导书资料（虚拟教室提供了英文论文的电子版本）； （2）下载SPIM-CACHE软件，理解英文论文的基本内容之后，给出几种典型的cache配置，运行英文论文提供的代码，记录运行时CACHE命中率等重要数据；（3）运行Fig.4代码，了解mapping functions 即映射规则 （4）运行Fig.7代码，了解temporal and spatial locality 即时空局部性，进一步理解cache的工作原理； （5）运行Fig.8代码，运行学习replacement algorithms 即替代算法，理解其工作原理。 三．实验地点，环境 实验地点：软件工程实验室 实验环境： 操作系统：Microsoft Windows 8 中文版 处理器：Intel(R) Core(TM) i3-3120M CPU @ 2.50GHz 2.50GHz 内存： 4.00GB（3.82GB 可用） 四．实验记录及实验分析（80%）： 4.1实验前配置： 1) 按下图配置好Spim设置

2）关于实验中cache设置如下(具体配置根据下面实验要求) ——》 ——》 Cache size ——cache大小 Block size ——块大小 Mapping ——组相连 4.2实验一：fig4.s 实验目的：Algorithm and corresponding code to study mapping functions Cache配置：256-B size, 16-B line size, four-way set associative 实验操作： 1) Ctrl+O 打开运行代码fig4.s 代码如下： .data 0x10000480 Array_A: .word 1,1,1,1,2,2,2,2 .data 0x10000CC0 Array_B: .word 3,3,3,3,4,4,4,4 .text .globl _start _start: la $2,Array_A li $6,0 li $4,8 loop: lw $5,0($2) add $6,$6,$5 addi $2,$2,4

Cache命中率分析工具的使用(附源代码)

题目：安装一种Cache命中率分析工具，并现场安装、演示。 一、什么是CPU-Cache CPU缓存（Cache Memory）是位于CPU与内存之间的临时存储器，它的容 量比内存小的多但是交换速度却比内存要快得多。高速缓存的出现主要是为了解 决CPU运算速度与内存读写速度不匹配的矛盾，因为CPU运算速度要比内存读 写速度快很多，这样会使CPU花费很长时间等待数据到来或把数据写入内存。 在缓存中的数据是内存中的一小部分，但这一小部分是短时间内CPU即将访问的，当CPU调用大量数据时，就可先缓存中调用，从而加快读取速度。CPU包 含多个核心，每个核心又有独自的一级缓存（细分成代码缓存和数据缓存）和二 级缓存，各个核心之间共享三级缓存，并统一通过总线与内存进行交互。 二、关于Cache Line 整个Cache被分成多个Line，每个Line通常是32byte或64byte，Cache Line 是Cache和内存交换数据的最小单位，每个Cache Line包含三个部分 Valid：当前缓存是否有效 Tag：对应的内存地址 Block：缓存数据 三、Cache命中率分析工具选择 1、Linux平台：Valgrind分析工具； 2、Windows平台如下： java的Jprofiler； C++的VisualStudio2010及以后的版本中自带profile工具； Application Verifier； intel vtune等。 四、选用Valgrind分析工具在Linux-Ubuntu14.04环境下实验 1.Valgrind分析工具的常用命令功能： memcheck：检查程序中的内存问题，如泄漏、越界、非法指针等。 callgrind：检测程序代码的运行时间和调用过程，以及分析程序性能。 cachegrind：分析CPU的cache命中率、丢失率，用于进行代码优化。 helgrind：用于检查多线程程序的竞态条件。 massif：堆栈分析器，指示程序中使用了多少堆内存等信息。 2.Valgrind分析工具的安装： 使用Ubuntu统一安装命令：sudo apt-get install valgrind 之后等待安装完成即可。 安装界面如图（由于我已经安装了此工具，而且没有更新的版本，图上结果为无可用升级）。

系统性能评估

第7章 1.工程工作站：具有实现工程计算、程序编制和调试、作图、通信、资源共享的计算机环 境。 2.早期CAD环境:“大型机(超级小型机)+多路终端 3.工作站从应用对象、范围和功能需求上都不同于普通PC机 4.工作站与PC在配置上的一般区别：1. 图形处理能力:专业图形卡2. 可靠性: 采用多种 可靠性措施3. 性能: 采用高性能器件4. 扩展能力: 内存、多处理器等5. 软件配置: 操作系统、高性能图形处理软件等。 5.系统性能评价技术：从技术上, 主要有分析、模拟、测量三种技术 6.常采用的分析技术有：常采用排队论、随机过程、均值分析等方法进行近似求解,比如 流水线性能、多处理器系统性能分析、软件可靠性静态评估等。 7.分析技术的特点：特点是理论严密, 对基础理论的掌握要求较高。优点是节约人力/物 力, 可应用于设计中的系统。 8.模拟技术的特点：既可以应用于设计中或实际应用中的系统, 也可以与分析技术相结 合, 构成一个混合系统。 9.测量技术的特点： 10.模拟技术是基于试验数据的系统建模, 主要有: (1) 按系统的运行特性建立系统模型; (2) 按系统工作负载情况建立工作负载模型; (3) 编写模拟程序, 模拟被评价系统的运 行。 11.测量技术：该技术是对已投入使用的系统进行测量, 通常采用不同层次的基准测试程序 评估。不同层次指的是：核心程序、实际应用程序、合成测试程序 12.几乎所有基于模拟的评价方法都依赖于测试数据或实验值 13.总结：分为三种性能评价技术，分别是分析、模拟、测量，这三种技术分别对用不同成 熟度的系统。分析技术对应理论研究，特点是理论严密，基础知识掌握度高。模拟技术是对正在设计以及已经用于实际应用的系统进行建模，建模数据来源是实验数据。而测量技术的应用是对已经投入使用的系统进行测量。通常采用不同层次的基准测试程序，不同层次值的是：核心程序、实际应用程序、合成测试程序。 14.系统性能评价对象：内存、I?O、网络、操作系统、编译器的性能。 15.与程序执行的时间相关的两大因素:(1) 时钟频率(MHz)；(2) 执行程序使用的总时钟周期 数。 16.CPU时间= 总时钟周期数?时钟周期= 总时钟周期数/ 时钟频率 17.IC(程序执行的指令数)和CPI(每条指令所需时钟数 18.CPU时间= CPI?IC ?时钟周期= CPI?IC /时钟频率 19.(1) 时钟频率: 反映计算机实现、工艺和组织技术; 20.(2) CPI: 反映计算机实现、指令集结构和组织; 21.(3) IC: 反映计算机指令集结构和编译技术。 22.系统性能评价标准：(1) 时钟频率(主频): 用于同类处理机之间(2) 指令执行速度法 (MIPS —定点运算) (3) 等效指令速度:吉普森(Gibson)法4)数据处理速率PDR(processing data rate)法(5) 基准程序测试法 23.MIPS指标的主要缺点是不能反映以下情况: ①不能反映不同指令对速度的影响②不能 反映指令使用频率差异的影响③不能反映程序量对程序执行速度的影响 24.吉普森(Gibson)法的主要缺点:(1) 同类指令在不同的应用中被使用的频率不同;(2) 程序 量和数据量对Cache 影响; (3) 流水线结构中指令执行顺序对速度的影响;(4) 编译程序对系统性能的影响。

Cache模拟器实验报告

Cache模拟器 一、实验目标： 程序运行时，都会对内存进行相关操作，所访问的内存地址可以被记录下来，形成memory trace文件。在本实验中，你将使用benchmark 程序产生的memory trace文件来测试Cache命中率，文件可以在https://www.wendangku.net/doc/2f4736081.html,/classes/fa07/cse240a/proj1-traces.tar.gz上获得。每次存储器访问都包含了三个信息： 1.访问类型，’l’表示Load操作，’s’表示Store操作； 2.地址。采用32位无符号的十六进制表示； 3.存储器访问指令之间的间隔指令数。例如第5条指令和第10条指 令为存储器访问指令，且中间没有其他存储器访问指令，则间隔指令数为4。 通过写一段程序，模拟Cache模拟器的执行过程。 二、实验要求： 写一段程序模拟Cache模拟器的执行过程，并对5个trace文件进行测试，完成以下目标： 1.请统计Load类型指令和Store类型指令在这5个trace文件中的指令比例。 2.设Cache总容量为32KB，对以下所有参数进行组合（共有72种组合），测量相应5个文件的Cache命中率。通过对命中率的分析，可以发现什么规律。

行大小：32字节、64字节、128字节 相连度：8路相联、4路相联、2路相联、1路相联 替换策略：FIFO，随机替换，LRU 写策略：写直达、写回 3. 给出5个文件的最佳Cache命中率的参数组合。针对不同的trace 文件，最佳配置是否相同。 4. 测量各种组合下Cache和主存之间的数据传输量。 5. 给出5个文件的最小数据传输量的参数组合。这个组合和第3问中得到的组合是否一致。针对不同的trace文件，最佳配置是否相同。 6. Cache缺失有三种原因：1）强制缺失；2）容量缺失；3）冲突缺失。分析这三种缺失并说明你的分析方法。 7. 请给出5个trace文件在最优Cache命中率的情况下，这三种缺失所占的比例，并和教材图C.8给出的比例进行比较。 三、程序设计与实现： 本程序我打算采用java进行编写，因为java能够很好地体现面向对象编程的优点。首先需要定义相关的数据类型。 将指令定义为一个单独的指令类，好方便操作和记录统计，其中属性包括该指令的类型，比如是Load指令还是Store指令，还包括指令的地址。 class Instruction { String type; String addrs; }