FPGA乒乓操作及串并转换设计篇

FPGA/CPLD重要设计思想及工程应用

乒乓操作及串并转换设计篇

概述

“乒乓操作”是一个常常应用于数据流控制的处理技巧，典型的乒乓操作方法如下图所示。

乒乓操作的处理流程

输入数据流通过“输入数据选择单元”将数据流等时分配到两个数据缓冲区，数据缓冲模块可以为任何存储模块，比较常用的存储单元为双口RAM(DPRAM) 、单口RAM(SPRAM) 、FIFO等。

在第一个缓冲周期，将输入的数据流缓存到“数据缓冲模块1”。在第2 个缓冲周期，通过“输入数据选择单元”的切换，将输入的数据流缓存到“数据缓冲模块2”，同时将“数据缓冲模块1”缓存的第1 个周期数据通过“输出数据选择单元”的选择，送到“数据流运算处理模块”进行运算处理。

在第3 个缓冲周期通过“输入数据选择单元”的再次切换，将输入的数据流缓存到“数据缓冲模块1”，同时将“数据缓冲模块2”缓存的第2 个周期的数据通过“输出数据选择单元”切换，送到“数据流运算处理模块”进行运算处理。如此循环。

利用乒乓操作完成数据的无缝缓冲与处理

乒乓操作可以通过“输入数据选择单元”和“输出数据选择单元”按节拍、相互配合的切换，将经过缓冲的数据流没有停顿地送到“数据流运算处理模块”进行运算与处理。

把乒乓操作模块当做一个整体，站在这个模块的两端看数据，输入数据流和输出数据流都是连续不断的，没有任何停顿，因此非常适合对数据流进行流水线式处理。所以乒乓操作常常应用于流水线设计中，完成数据的无缝缓冲与处理。

串并转换

串并转换是FPGA 设计的一个重要技巧，它是高速数据流处理的常用手段，串并转换的实现方法多种多样，根据数据的排序和数量的要求，可以选用寄存器、双口RAM(DPRAM) 、单口RAM(SPRAM) 、FIFO 等实现。

若想数据的缓冲区开得很大，可以通过DPRAM 实现了数据流的串并转换，对于数量比较小的设计可以采用寄存器完成串并转换。如无特殊需求，系统中应该用同步时序设计完成串并之间的转换。

那么在工程应用中，程序里怎么才能体现出串并转换设计的思想呢？怎么才能提高系统的处理速度呢？我们可以先来做一个串并转换的框架型设计。

这个章节老师没有给留下什么固定题目，所以自己构思起来也有点麻烦。想来想去就做个串入并出的设计吧。

设计的思想是这样的，有一组数据以50MHZ的速率从FPGA的一个I/O口传入，要实现在FPGA的另一端8个I/O口以50/8MHZ的速率把传入的速率吐出。也就是说每隔8个主时钟周期要从8个输出口输出从输入口输入的8个数据。

功能仿真的波形如下：

如图，从rst完成复位（拉低）并且输入使能信号en置位（拉高）后输入的数据（头8个时钟周期）为10101010，在第9个时钟周期，输出使能信号en_out 拉高了，说明此时可以从8位并行数据输出口取数了，data_out的输出16进制aa正好就是输入的10101010，所以第一个数据的串并转换正确无误。往后输入11110000，输出是16进制f0也没错……

该程序实现了串并转换的要求，这样原来50MH速率传送的数据经过FPGA串并转换后只要用1/8的时钟频率就能完成数据流的传输，也可以说这是一个面积换速度的典型。

程序：

module sp_top(scl,rst,en,sda,data_out,en_out);

input scl;//50MHz主时钟信号

input rst;//复位信号，高有效

input en;//数据输入使能，高有效

input sda;//串行输入数据

output[7:0] data_out;//并行输出数据

output en_out;//输出使能信号，高有效

wire[7:0] data_reg;//并行输出数据寄存器

wire rdy;

series_in series_in(scl,rst,en,sda,data_reg,rdy);

parallel_out parallel_out(scl,rst,data_reg,rdy,data_out,en_out); endmodule

module series_in(scl,rst,en,sda,data_reg,rdy);

input scl;

input rst;

input en;

input sda;

output[7:0] data_reg;

output rdy;

reg[7:0] data_reg;

reg[2:0] i;

reg rdy;

always @ ( posedge scl )

begin

if(rst) begin i <= 3'd0; data_reg <= 8'dz; rdy <= 0; end

else if(en)

begin

data_reg <= {data_reg[6:0],sda};

i <= i+1;

if(i==3'd7) rdy <= 1;

else rdy <= 0;

end

else begin i <= 3'd0; data_reg <= 8'dz; rdy <= 0; end

end

endmodule

module parallel_out(scl,rst,data_reg,rdy,data_out,en_out);

input scl;

input rst;

input[7:0] data_reg;

input rdy;

output[7:0] data_out;

output en_out;

reg[7:0] data_out;

reg en_out;

always @ ( posedge scl )

begin

if(rst) begin data_out <= 8'dz; en_out <= 0; end

else if(rdy) begin data_out <= data_reg; en_out <= 1; end

else begin data_out <= 8'dz; en_out <=0; end

end

endmodule

FPGA工程师如何_写简历的几点建议

FPGA工程师如何写简历的几点建议(转载) FPGA工程师如何写简历的几点建议(转载) rickyice 发表于2006-11-10 10:18:00 本来是给下面一篇帖子的回复，写了写，觉得还是放在前面，看得人会多点。 我做了10年的FPGA了，中间也做过ASIC（前端），DSP 也有10年了，嵌入式短些，只有2年。在小公司待过，也在大公司待过，给别人写过简历，也收过简历，有一点心得，写出来和大家分享 1、首先要确认你的竞争力，下面的帖子在问是否会被大公司看中，你说的知名大公司指的是哪些公司？各公司的业务范围和需求都不一样。大小也很难从人数和资产上界定，我认识一个公司只有80人，但是在业界绝对是老大，别的公司设计产品都要借鉴一下他们的。招聘的重点是看你是否能适应公司的业务，所以，写简历的第一点是简历要有侧重点，不能只有一份，ASIC工程师和FPGA工程师的要求就不一样，其中分前端工程师、后端工程师、编码工程师、算法工程师、测试工程师等等，要求不一样，你都投一份简历，就很难从HR那里被送到实际要招人的组长手里，HR会觉得你专业或经历不适合。这是刚出校门的人简历最大的弊病。 2、大部分人简历最大的问题是只有做过的项目简介，但是没有描述你的工作和最后的效果。要知道真正招人的很关心

你做过哪些项目，主要关心的是在项目中做了什么，达到了什么效果。比如我以前收到的简历就有写做过ASIC的，但是一看时间只有3个月，根本不可能做完，再问问做的内容，主要是做测试，这样写是不行的。 3、另外还有效果，每一个设计应该是功能和性能的结合。最后要描述你实现了哪些功能和效率有多高。这样人家起码会认为你是个严谨的工程师，无论ASIC还是FPGA，最后的性能报告都是很重要的。比如E1的接口设计，很多人都会做，但是你能实现得比别人效率高、或者面积小，就能说明你的能力。这也是面试时公司会去了解的重点，这样连后面的面试你也会占优势。 4、一个公司的招聘流程（真正招人的，不是为了人才储备的）一般不会搞海选，HR把认为基本符合要求的简历给要人的组长，他看好了才会通知面试，而这些人都是资深工程师，你的项目他一看就知道有没有水分，一般有水分的都难以面试，因为组长需要的工程师是能干活少吹牛的，写明白你在以前的项目中做了什么有很多好处，没人指望刚毕业的就什么都会，只要组长觉得有潜质就有希望。所以把你做的写清楚，组长才能看出你是否有潜质。 5、简历里另一个误区是经验，每个公司都需要有经验的工程师，但是每个老板都知道，真正有经验的工程师报价不会低，老板可是要在能完成任务的前提下尽量解决开支的。所

fpga数字钟课程设计报告

f p g a数字钟课程设计报告 Prepared on 24 November 2020

课程设计报告 设计题目：基于FPGA的数字钟设计 班级：电子信息工程1301 姓名：王一丁 指导教师：李世平 设计时间：2016年1月 摘要 EDA（Electronic Design Automation）电子设计自动化，是以大规模可编程器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，通过相关的软件，自动完成软件方式设计得电子系统到硬件系统，最终形成集成电子系统或专用集成芯片。本次课程设计利用Quartus II 为设计软件，VHDL为硬件描述语言，结合所学知识设计一个多功能时钟，具有显示年、月、日、时、分、秒显示，计时，整点报时，设定时间等功能。利用硬件描述语言VHDL 对设计系统的各个子模块进行逻辑描述，采用模块化的思想完成顶层模块的设计，通过软件编译、逻辑化简、逻辑综合优化、逻辑仿真、最终完成本次课程设计的任务。 关键词：EDA VHDL语言数字钟 目录 摘要 1 课程设计目的 2 课程设计内容及要求

设计任务 设计要求 3 VHDL程序设计 方案论证 系统结构框图 设计思路与方法 状态控制模块 时分秒模块 年月日模块 显示模块 扬声器与闹钟模块 RTL整体电路 4 系统仿真与分析 5 课程设计总结，包括.收获、体会和建议 6 参考文献 1 课程设计目的 (1)通过设计数字钟熟练掌握EDA软件(QUARTUS II)的使用方法，熟练进行设计、编译，为以后实际工程问题打下设计基础。 (2)熟悉VHDL 硬件描述语言，提升分析、寻找和排除电子设计中常见故障的能力。 (3)通过课程设计，锻炼书写有理论根据的、实事求是的、文理通顺的课程设计报告。

Fpga工程师要求

FPGA工程师基本要求（zz） 2012-08-01 14:39 FPGA工程师需要掌握哪些知识？这里根据自己的一些心得总结一下，其他朋友可以补充啊。 1.Verilog语言及其于硬件电路之间的关系。 2.器件结构（最好熟练掌握Spartan3，Vertix4系列的器件结构，及其资源于Verilog行为描述方法的关系。）。 3.开发工具（熟练掌握Synplify,Quartus，ISE,Modelsim)。 4.数字电路（组合电路，触发器，特别是D触发器构成分频器，奇数倍分频占空比为50%，时序电路，并且能用Verilog语言描叙。）。 5.熟悉FPGA设计流程（仿真，综合，布局布线，时序分析）。 6.熟练掌握资源估算（特别是slice,lut,ram等资源的估算）。 7.同步设计原理。 8.熟练掌握基本概念（如建立时间，保持时间，流量（即所做FPGA设计的波特率）计算，延迟时间计算（所做FPGA设计），竞争冒险，消除毛刺的方法等等）。 9.具备具体设计经验（对应届生而言如毕业设计）。 10.良好的设计思路（流水线设计即熟称打拍子，在速率资源功耗之间的折中考虑）。一个合格的FPGA工程师至少在以下三个方面的一个非常熟悉： 1.嵌入式应用 2.DSP应用 3.高速收发器应用 将自己的走过的弯路和总结的经验与大家分享一下，希望对您有一点点的参考价值。首先从先从如何成为一个合格的设计者说起吧！初学者觉得一切都是挑战，一切都新鲜，不知从何处下手。我总结了学习EDA逻辑设计的4个步骤，请拍砖！ 1。首先，应该好好学习一下FPGA/CPLD的设计设计流程。 不要简单的以为就是设计输入－》仿真－》综合－》实现那么一回事，要抠细，要学精，要多问每个步骤的注意事项，区分相关步骤的联系和区别。比如要搞清楚功能仿真、综合后仿真、Translate后仿真、Map后的仿真、布局布线后仿真的作用都是什么，什么时候应该做，什么时候可以不做这些仿真！学习清楚了设计流程最大的好处就是有利于培养良好的EDA 设计习惯，日后会受益非浅！ 2。关于设计输入和Coding Style。 设计输入最好学习HDL语言，Verilog、VHDL都可以，可以把状态机输入和原理图输入作为补充内容，但不是重点。我在前面的帖子已经反复强调了 Coding Style的重要性。因为它是逻辑设计人员的一个基本业务素质。而且Coding Style不是看几篇文章，学几条原则就能够成为高手的，他需要您在工作中不断的体会和积累，在学习的最初，有Coding Style的意识，设计者就会有意的积累，对日后发展很有好处。反之则后患无穷。 3。培养硬件的意识，培养系统的观念。 我也在交流和授课的时候很强调硬件意识，如果从形式上看，逻辑设计随着智能化和优化手段的不断发展最后会越来越灵活，越来越简单。比如我们现在在使用大型 FPGA时就很少谈如何用Floorplanner优化，手动布线，如果用手动方式，其工作量太大了啊！一个设计的优劣，关键看其设计者的硬件意识，和系统意识。硬件意识就是要求先做到对设计的硬件胸

FPGA设计的报告课程设计

FPGA课程设计 实 验 报 告

实验一：设计一个可控的100进制可逆计数器 一、实验要求 用DE2-115开发板下载。 （1）计数器的时钟输入信号周期为200ns。 （2）以十进制形式显示。 （3）有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用 clr plus minus 功能 0 ××复位为0 1 1 0 递增计数 1 0 1 递减计数 1 1 1 暂停计数 二、关键词 可控制、可逆、100进制、复位、暂停、递增、递减 三、内容摘要 module updown_count(qout,reset,clk,plus,minus); output[7:0] qout;/*定义一个8位的输出，其目的是 低四位和高四位分别表示计数器的个位和十位。*/ input clk,plus,minus,reset;//定义四个输入，时钟，加计数，减计数和清零 reg[7:0] qout;//qout的数据类型为寄存器型 always @(posedge clk)//当clk上升沿到来时执行一遍下列程序 begin if(!reset) qout<=0;//当reset为低电平时，计数器执行清零功能，否则跳过else begin case({minus,plus})//case语句模块，包含加，减和暂停四个模块 2'b10: if (qout[3:0]==0)//判断个位是否为零，若不为零，跳到个位减一begin qout[3:0]<=9;//给个位赋值 if(qout[7:4]==0) qout[7:4]<=9;//判断十位是否为零，并且给十位赋值 else qout[7:4]<=qout[7:4]-1;//由于个位赋9，相当于向十位借一，因而十位减一end else qout[3:0]<=qout[3:0]-1;//个位减一 /*这一部分是减计数模块，其思路是：首先判断个位是否为零，若为零，则执行后面的程序，个位直接赋9，并且十位减一；否则个位减一*/ 2'b01: if (qout[3:0]==9)//判断个位是否为9，否则跳到个位加一begin

FPGA设计的秒表设计实验报告

《FPGA原理及应用》 实验报告书 （7） 题目秒表设计 学院专业 姓名学号 指导教师 2015年10-12月 一、实验目的 掌握小型电路系统的 FPGA 设计法。 二、实验内容

用文本法结合原理图的方法设计一个秒表，并在实验箱上进行验证。秒表基本功能要求如下： (1)要求设置复位开关。当按下复位开关时，秒表清零并做好计时准备。在任何情况下只要按下复位开关，秒表都要无条件地进行复位操作，即使是在计时过程中也要无条件地进行清零操作。 (2)要求设置启/停开关。当按下启/停开关后，将启动秒表并开始计时，当再按一下启/停开关时，将终止秒表的计时操作。 (3)要求计时精确度大于秒。要求设计的计时器能够显示分(2 位)、秒（2 位）、秒（1 位）的时间。 (4)要求秒表的最长计时时间为 1 小时。 要求外部时钟频率尽量高，分频后再给秒表电路使用。 三、实验条件 1、开发软件：QuartusⅡ 2、实验设备：KX_DN8EDS实验开发系统 3、拟用芯片：EP3C55F484C8 四、实验设计 1、六进制计数器 仿真波形

2、十进制计数器 3、分频计 4、七段数码管译码器

5、100进制原理图 6、60进制原理图 7、秒表原理图

8、管脚锁定 新建好工程文件，芯片选择Cyclone Ⅲ下面的EP3C55F484C8系列。然后锁定引脚：选择Assignments → Assignments Editor命令。

9、编译文件下载 将编译产生的SOF格式配置文件下载进FPGA中。 10、FPGA实验箱接线 在KX-EDA40A++实验箱上进行连线，分配J4,J5的引脚，输入CLK（PIN_接到时钟信号,输入的EN,RST 接到电平开关L1，L2。 五、实验总结 经过本次实验，我对QuartusⅡ的使用认识更加深刻，对FPGA技术有了更深层次的认识，有助于我对以后的电子电路设计有极大帮助。

乒乓ram介绍

乒乓ram简介 在现在的数据采集分析系统中，随着采集数据的速度剧增，每次都对这些庞大的数据量直接进行分析，这将会占用很多的CPU，使得CPU不能及时的去做其它的事情。我们可以在传输这些数据的时候提供适当的通道，建立一个缓冲电路，来实现数据流的无缝缓存和处理，提高系统的处理速度和性能。输入输出缓存电路一般有三种结构和形式： ①双口ram结构：双口RAM是在一个SRAM存储器上具有两套完全独立的数据线、地址线、读写控制线、并允许两个独立的系统同时对该存储器进行随机访问。 ②FIFO结构：FIFO（First In First Out）是一种先进先出的数据缓存器，可以进行双端操作，但是数据必须先进先出，不能进行随机性的访问。 从容量大小来看，双口RAM比FIFO要大一些，但总的来说，这两种缓冲结构的存储容量还是相对较小，对高速图像处理系统而言，还不是特别适合。 ③乒乓ram结构：这种结构是将输入数据流通过输入数据选择单元等时地将数据流分配到两个ram缓冲区。通过两个ram读和写的切换，来实现数据的流水式传输。 综上所述，乒乓缓存结构实际上相当于一个双口RAM，但它与普通的双口RAM又有所不同。普通双口RAM是单个存储体构成的IC，乒乓ram结构则由包含两个相互独立存储体的多片IC构成，从而使其在结构、速度、容量等方面具有更大的灵活性；若双口在访问同一地址时，普通双口SAM指向的必定是存储体内的同一存储单元，而乒乓ram结构则分别指向属于SRAM1和SRAM2的两个不同的存储单元，更易操作。乒乓缓存结构的上述特点决定了可以相对较便宜的高速大容量SRAM、外围逻辑器件构成比双口RAM以及高速FIFO更适合视频处理的系统所需要的缓冲存储器。 乒乓ram结构的上述特点决定了可以相对较便宜的高速大容量RAM、外围逻辑器件构成比双口RAM以及高速FIFO更适合大数据传输系统所需要的缓冲存储器。 乒乓ram控制原理 "乒乓操作"是一个常用的数据流控制处理技巧。典型的乒乓操作结构如图1所示。 图1 乒乓操作结果示意图 乒乓操作的处理流程为：输入数据流通过输入数据选择单元将数据流等时分配到两个数据缓冲区，数据缓冲模块一般为ram。在第一个缓冲周期，将输入的数据流缓存到数据缓冲模块ram A；在第2个缓冲周期，通过输入数据选择单元的切换，将输入的数据流缓存到数据缓冲模块ram B，同时将ram A缓存的第1个周期数据传给输出数据选择单元。在第3个缓冲周期通过输入数据选择单元的再次切换，将输入的数据流缓存到ram A同时将ram B缓存的第2个周期的数据传给输出数据选择单元。如此循环。 乒乓操作的最大特点是通过“输入数据选择单元”和“输出数据选择单元”按节拍、相互配合的切换，将经过缓冲的数据流没有停顿地送到“数据流运算处理模块”进行运算与处理。把乒乓操作模块当做一个整体，站在这个模块的两端看数据，输入数据流和输出数据流都是连

一个合格的FPGA工程师需要掌握哪些知识

一个合格的FPGA工程师需要掌握哪些知识？这里根据自己的一些心得总结一下，其他朋友可以补充啊。 1.Verilog语言及其于硬件电路之间的关系。 2.器件结构（最好熟练掌握Spartan3，Vertix4系列的器件结构，及其资源于Verilog行为描述方法的关系。）。 3.开发工具（熟练掌握Synplify,Quartus，ISE,Modelsim)。 4.数字电路（组合电路，触发器，特别是D触发器构成分频器，奇数倍分频占空比为50%，时序电路，并且能用Verilog语言描叙。）。 5.熟悉FPGA设计流程（仿真，综合，布局布线，时序分析）。 6.熟练掌握资源估算（特别是slice,lut,ram等资源的估算）。 7.同步设计原理。 8.熟练掌握基本概念（如建立时间，保持时间，流量（即所做FPGA设计的波特率）计算，延迟时间计算（所做FPGA设计），竞争冒险，消除毛刺的方法等等）。 9.具备具体设计经验（对应届生而言如毕业设计）。 10.良好的设计思路（流水线设计即熟称打拍子，在速率资源功耗之间的折中考虑）。 一个合格的FPGA工程师至少在以下三个方面的一个非常熟悉： 1.嵌入式应用 2.DSP应用 3.高速收发器应用 将自己的走过的弯路和总结的经验与大家分享一下，希望对您有一点点

的参考价值。 首先从先从如何成为一个合格的设计者说起吧！初学者觉得一切都是挑战，一切都新鲜，不知从何处下手。我总结了学习EDA逻辑设计的4个步骤，请拍砖！ 1。首先，应该好好学习一下FPGA/CPLD的设计设计流程。 不要简单的以为就是设计输入－》仿真－》综合－》实现那么一回事，要抠细，要学精，要多问每个步骤的注意事项，区分相关步骤的联系和区别。比如要搞清楚功能仿真、综合后仿真、Translate后仿真、Map 后的仿真、布局布线后仿真的作用都是什么，什么时候应该做，什么时候可以不做这些仿真！学习清楚了设计流程最大的好处就是有利于培养良好的EDA设计习惯，日后会受益非浅！ 2。关于设计输入和Coding Style。 设计输入最好学习HDL语言，Verilog、VHDL都可以，可以把状态机输入和原理图输入作为补充内容，但不是重点。我在前面的帖子已经反复强调了Coding Style的重要性。因为它是逻辑设计人员的一个基本业务素质。而且Coding Style不是看几篇文章，学几条原则就能够成为高手的，他需要您在工作中不断的体会和积累，在学习的最初，有Coding Style的意识，设计者就会有意的积累，对日后发展很有好处。反之则后患无穷。 3。培养硬件的意识，培养系统的观念。 我也在交流和授课的时候很强调硬件意识，如果从形式上看，逻辑设计随着智能化和优化手段的不断发展最后会越来越灵活，越来越简单。比

基于FPGA双RAM乒乓操作的数据存储系统的研究_图文(精)

科技信息。机械与电子o2010年第2l期基于FPGA双RAM乒乓操作的 数据存储系统的研究 钱黄生1夏忠珍z 11。中国电子科技集团公司第四十一研究所山东青岛266555;2.南京立汉化学有限公.-3江苏南京211102l 【搐要】本文阐速了在对实时性要求较高,而对数据存储深度要求不高的数据采集系统中,用FPGA构建双RAM来乒乓存储数据的方法,重点介绍了乒乓操作的控制方法。本方法在XILINX9.1软件中通过时序仿真。并且通过XC2VP20验证了本方法完全能够满足设计的要求。 【关键词】FPGA;KAM;乒乓操作 0引言 经过70年的不断发展,FPGA已由当初的1200门发展成为今天 的百万门级。通过不断更新优化产品架构和生产工艺,实现了更多的 逻辑单元、更高的性能、更低的单位成本和功耗【11。 本文用到的FPGA是xilinx公司Virtex-Il Pro家族的xc2vp20芯 片,它包含2个POWER PC处理器.20880个cell.多达290KB的分布 式RAM以及88个18KB的Block RAM嘲。由于本系统的存储深度不 大,所以采用FPGA片内资源来构建RAM。这样效率更高.且使用方 便,而且还可以避免板级信号干扰。既节省了印制板空间又节约了成 本。

1乒乓操作原理 乒乓操作口棚是种经常应用于数据流控制的处理方法。图l是它的典型操作示意图。 乒乓操作的处理流程为:输人数据流通过“输入数据选择单元”将 数据流等时分配到两个数据缓冲区.数据缓冲模块选择双口RAM (DPRAM或单r】RAM,FIFO等。在第一个周期,将输入的数据流缓存到。数据暂存单元1”:在第2个周期,通过“输人数据选择单元”的切换,将输入的数据流缓存到“数据暂存单元2”,同时将“数据暂存单元1”缓存的第1个周期数据通过“输出数据选择单元”的选择。输送到“数据处理单元”即上位机凄走进行处理;在第3个缓冲周期通过“输 人数据选择单元”的再次切换,将输入的数据流缓存到“数据暂存单元1”,同时将“数据暂存单元2”缓存的第2个周期的数据通过“输出数 据选择单元”切换,输送到“数据处理单元”进行运算处理。如此循环。输入输出数 数据据 数据刊l(D骱PRA甑M1} 选择选择处 单元单元理 堕

FPGA课程设计报告

F P G A 课 程 设 计 报 告 学部：信息科学与技术学部 专业：通信工程 班级：10级1班 学号：100103011125 姓名：万洁 指导老师：祝宏 合作伙伴：张紫君 2012.12.13

一．《任务书》： 实验一100进制的可逆计数器（11——12周）实验二交通灯控制系统（15周） 实验三多功能数字钟系统（14-15周）二．实验书写格式： 一：题目要求 二：程序代码 三：操作步骤及运行结果截图 四：心得体会 三．实验附录： 一：老师提供的资源 二：关于实验所用EP4CE115F29板的简介

实验一100进制的可逆计数器 一、设计一个可控的100进制可逆计数器，要求用实验箱下载。 （1）计数器的时钟输入信号周期为200ns。 （2）以十进制形式显示。 （3）有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用下，计数器具有复位、增或减计数、暂停功能。 clr plus minus 功能 0 ××复位为0 1 1 0 递增计数 1 0 1 递减计数 1 1 1 暂停计数 二、程序如下： module keni100(CLR,CLK,PLUS,MINUS,OUT); //100进制的可逆计数器 input CLR,PLUS,MINUS,CLK; output [7:0]OUT; reg [7:0]OUT; always@(posedge CLK) begin if(!CLR) //如果CLR为零，输出为零；反之，运行else程序 OUT[7:0]<=0; else

begin if(PLUS==0 && MINUS==1) //100进制的递减计数 begin if (OUT[3:0]==0) begin OUT[3:0]<=9; if (OUT[7:4]==0) OUT[7:4]<=9; else OUT[7:4]<=OUT[7:4]-1; end else OUT[3:0]<=OUT[3:0]-1; end if(PLUS==1 && MINUS==0) //100进制的递增计数 begin if (OUT[3:0]==9) begin OUT[3:0]<=0; if (OUT[7:4]==9) OUT[7:4]<=0; else OUT[7:4]<=OUT[7:4]+1; end else OUT[3:0]<=OUT[3:0]+1; end if(PLUS==1 && MINUS==1) OUT<=OUT; //若PLUS和MINUS都为1，暂停计数 if(PLUS==0 && MINUS==0) OUT<=0; //若都为零，输出为零end end endmodule 三、运行程序 1、在quarters II9.1输入程序 打开quarters II界面，点击file→New,在出现的对话框，如图1.1所示，选择Text File，点击OK.

FPGA一位全加器设计实验报告

题目：1位全加器的设计 一．实验目的 1.熟悉QUARTUSII软件的使用； 2.熟悉实验硬件平台的使用； 3.掌握利用层次结构描述法设计电路。 二．实验原理 由于一位全加器可由两个一位半加器与一个或门构成，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实 验箱上SW0,SW1,SW2键作为输入，并将输 入的信号连接到红色LED管 LEDR0,LEDR1,LEDR2上便于观察，sum,cout 信号采用绿色发光二极管LEDG0,LEDG1来 显示。 三．实验步骤 1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6； 2.新建Verilog语言文件，输入如下半加器Verilog语言源程序； module half_adder(a,b,s,co); input a,b; output s,co; wire s,co; assign co=a & b; assign s=a ^ b; Endmodule 3.保存半加器程序为，进行功能仿真、时序仿真，验证设计的正确性。 其初始值、功能仿真波形和时序仿真波形分别如下所示

4.选择菜单File→Create/Update→Create Symbol Files for current file，创建半加器模块； 5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。并将输入ain,bin,cin连接到FPGA的输出端，便于观察。完成后另保存full_adder。 电路图如下 6.对设计进行全编译，锁定引脚，然后分别进行功能与时序仿真，验证全加器的逻辑功能。其初始值、功能仿真波形和时序仿真波形分别如下所示

fpga工程师年终总结

fpga工程师年终总结 篇一：FPGA研发牛人心得总结 FPGA研发之道 FPGA是个什么玩意？ FPGA是个什么玩意？ 首先来说： FPGA是一种器件。其英文名 feild programable gate arry 。很长，但不通俗。通俗来说，是一种功能强大似乎无所不能的器件。通常用于通信、络、图像处理、工业控制等不同领域的器件。就像ARM、DSP等嵌入式器件一样，成为无数码农码工们情感倾泻而出的代码真正获得生命的地方。只不过，一样的编程，却是不一样的思想。嵌入式软件人员看到的是C。而FPGA工程师看到是硬件描述语言，verilog或VHDL。软件看到是函数、对象、重构。FPGA工程师则是模块、流水、复用。从现象上看，都是代码到下载程序再到硬件上运行。不能只看现象而忽略本质。FPGA 开发本质上是设计一颗IC，“**的身子，丫鬟的命”不是所有verilog/VHDL代码，都能获得青睐去流片成为真正的芯片，而更多的则成为运行在FPGA器件上，成为完成相同功能的替代品。其实现的功能却一点也不逊色于百万身价流片的近亲。从而成为独树一帜的行业。 FPGA开发的流程，是通过verilog/VHDL等硬件描述语言通过EDA工具编译、综合、布局布线成为下载文件，最终

加载到FPGA器件中去，完成所实现的功能。那硬件描述语言描述的是什么？这里描述的就是组合逻辑电路和时序逻辑电路。组合逻辑电路就是大家所熟知的与门、或门、非门。时序逻辑电路则是触发器。数字芯片上绝大部分逻辑都是这两种逻辑实现的。也就是基本上每个电子行业的人所学过的数字电路。顺便说一下，感谢香农大师，在其硕士毕业论文就奠定了数字电路的的根基。只 不过在FPGA中，与或非的操作变成了查找表的操作。于是所有的数字电路变成了查找表和寄存器，这就构成了FPGA的基础。查找表负责逻辑实现，寄存器存储电路状态。二者配合，双剑合璧，天衣无缝。这是最初的FPGA的雏形。现代FPGA内部出了查找表和寄存器之外，还有RAM块，用于存储大量的数据块，这是因为RAM块较寄存器来存储大量数据更能节省芯片实现的面积。FPGA内部的时序电路则需要时钟的输入，通常FPGA内部需要时钟种类较多，因此需要在片内产生所需的的相关的时钟，如不同频率，不同相位的时钟，因此时钟管理单元DCM/PLL也是必不可少的内部部件。除此之外，FPGA内部还包括接口I/O，I/O分为普通I/O和高速I/O，高速I/O支持例如高速的SERDES，用于实现XAUI，PCIE等高速接口，这些接口动辄几Gbps到10Gbps以上。此外种类多种多样的硬核IP也是各FPGA厂商差异化竞争利器，例如POWERPC、ARM等硬核IP。从而构成CPU+FPGA于一体的

基于FPGA数字秒表设计报告

标准实验报告实验项目：基于FPGA数字秒表设计

毕业设计（论文）原创性声明和使用授权说明 原创性声明 本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得及其它教育机构的学位或学历而使用过的材料。对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。 作者签名：日期： 指导教师签名：日期： 使用授权说明 本人完全了解大学关于收集、保存、使用毕业设计（论文）的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子版本；学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。 作者签名：日期：

学位论文原创性声明 本人郑重声明：所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。除了文中特别加以标注引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写的成果作品。对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。本人完全意识到本声明的法律后果由本人承担。 作者签名：日期：年月日 学位论文版权使用授权书 本学位论文作者完全了解学校有关保留、使用学位论文的规定，同意学校保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。本人授权大学可以将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。 涉密论文按学校规定处理。 作者签名：日期：年月日 导师签名：日期：年月日

嵌入式USB主从设备控制器SL811中文翻译

Sl811HS嵌入式USB主/从设备控制器 目录 1.0 规定 2.0 定义 3.0 参考 4.0 介绍 4.1 块图表 4.2 sl811hs 主从模式选择 4.3 特性 4.4 数据口微处理器接口 4.5 中断控制器 4.6 缓冲器 4.7 PLL时钟发生器 4.8 USB传输器 5.0 SL811HS寄存器 5.1 开机和复位的寄存器值 5.2 USB控制寄存器 5.3 SL811HS控制寄存器 6.0 SL811HS和SL811HST—AC物理关系 6.1 SL811HS 物理连接 6.2 SL811HST-AC物理连接 7.0 电的规格 7.1 完全最大的等级 7.2 推荐操作条件 7.3 外部时钟输入特征 7.4 DC特征 7.5 USB主机传输器特征 ============================================================= 1.0 规定 没有注释的1，2，3，4都是十进制数 十六进制数的后面都有“h” 二进制数的后面都有“b” 斜体字用来表示USB规格或某一规格 2.0 定义 USB：通用串行总线 SL811HS： sl811hs是cypress公司的USB主/从设备控制器，提供多种功能。这里，我们提供28针PLCC封装（sl811hs）和48针TQFP封装 （sl811hst-ac）。这个文档中，除非说明，sl811hs包括两种封装 注释：这个芯片不含CPU SL11 sl11是cypress公司USB外围设备的控制器，提供多种功能，这里，我们提供28针PLCC封装（sl11）和48针TQFP封装（sl11t-ac）。 这个文档中，除非说明，sl11包括两种封装

典型FPGA开发基本流程

典型FPGA开发基本流程及注意事项 时间2014-7-12yanwh 本文是根据FPGA技术牛人历年来的经验所总结出来的关于FPGA开发基本流程及注意事项基本介绍，希望给初学者丁点帮助。众所周知，FPGA是可编程芯片，因此FPGA的设计方法包括硬件设计和软件设计两部分。硬件包括FPGA芯片电路、存储器、输入输出接口电路以及其他设备，软件即是相应的HDL程序以及嵌入式C程序。 由于目前微电子技术已经发展到SOC阶段，即集成系统(Integrated System)阶段，相对于集成电路(IC)的设计思想有着革命性的变化。SOC是一个复杂的系统，它将一个完整产品的功能集成在一个芯片上，包括核心处理器、存储单元、硬件加速单元以及众多的外部设备接口等，具有设计周期长、实现成本高等特点，因此其设计方法必然是自顶向下的从系统级到功能模块的软、硬件协同设计，达到软、硬件的无缝结合。 这么庞大的工作量显然超出了单个工程师的能力，因此需要按照层次化、结构化的设计方法来实施。首先由总设计师将整个软件开发任务划分为若干个可操作的模块，并对其接口和资源进行评估，编制出相应的行为或结构模型，再将其分配给下一层的设计师。这就允许多个设计者同时设计一个硬件系统中的不同模块，并为自己所设计的模块负责；然后由上层设计师对下层模块进行功能验证。 自顶向下的设计流程从系统级设计开始，划分为若干个二级单元，然后再把各个二级单元划分为下一层次的基本单元。一直下去，直到能够使用基本模块或者IP核直接实现为止，流行的FPGA开发工具都提供了层次化管理，可以有效地梳理错综复杂的层次，能够方便地查看某一层次模块的源代码以修改错误。 在工程实践中，还存在软件编译时长的问题。由于大型设计包含多个复杂的功能模块，其时序收敛与仿真验证复杂度很高，为了满足时序指标的要求，往往需要反复修改源文件，再对所修改的新版本进行重新编译，直到满足要求为止。这里面存在两个问题：首先，软件编译一次需要长达数小时甚至数周的时间，这是开发所不能容忍的;其次，重新编译和布局布线后结果差异很大，会将已满足时序的电路破坏。因此必须提出一种有效提高设计性能，继承已有结果、便于团队化设计的软件工具。FPGA厂商意识到这类需求，由此开发出了相应的逻辑锁定和增量设计的软件工具。例如，赛灵思公司的解决方案就是PlanAhead。Planahead允许高层设计者为不同的模块划分相应FPGA芯片区域，并允许底层设计者在所给定的区域内独立地进行设计、实现和优化，等各个模块都正确后，再进行设计整合。如果在设计整合中出现错误，单独修改即可，不会影响到其它模块。Planahead将结构化设计方法、团队化合作设计方法以及重用继承设计方

FPGA课程设计题目

1、彩灯控制器设计 内容及要求： 设计一个彩灯控制器，具体设计要求如下： （1）要有多种花型变化（至少设计5种），led至少16路 （2）多种花型可以自动变化 （3）彩灯变换的快慢节拍可以选择 （4）具有清零开关 （5）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 2、数字秒表设计 内容及要求： 设计一用于体育比赛的数字秒表，具体设计要求如下： （1）6位数码管显示，其中两位显示min，四位显示see，显示分辨率为0．01 s。 （2）秒表的最大计时值为59min59．99see。 （3）设置秒表的复位／启动键，按一下该键启动计时，再按即清0。依此循环。 （4）设置秒表的暂行／继续键。启动后按一下暂行，再按继续。依此循环。 （5）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 3、交通信号控制系统设计 内容及要求： 设计一个十字路口交通控制系统,具体设计要求如下： （1）东西（用A表示）、南北（用B表示）方向均有绿灯、黄灯、红灯指示，其持续时间分别是40秒、5秒和45秒, 交通灯运行的切换示意图和时序图分别如图1、图2所示。 （2）系统设有时钟,以倒计时方式显示每一路允许通行的时间。 （3）当东西或南北两路中任一路出现特殊情况时，系统可由交警手动控制立即进入特殊运行状态，即红灯全亮，时钟停止计时，东西、南北两路所有车辆停止通行；当特殊运行状态结束后，系统恢复工作，继续正常运行。 图1 交通灯运行切换示意图

B红 CP A绿 A黄 A红 B黄 B绿 5S 5S 图2 交通灯时序图 （4）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 4、简易密码锁设计 内容及要求 设计一个4位串行数字锁。 （1）开锁代码为4位二进制，当输入代码的位数与锁内给定的密码一致，且按规定程序开锁时，方可开锁，并点亮一个指示灯。否则进入“错误”状态，并发出报警信号。 （2）锁内的密码可调，且预置方便，保密性好。 （3）串行数字锁的报警由点亮一个灯，直到按下复位开关，报警才停下。此时，数字锁又自动等待下一个开锁状态。 （4）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 5、出租车计价器设计 内容及要求 （1）设一个出租车自动计费器，计费包括起步价、行驶计费和等待计费三个部分，用4个数码管显示出金额数目，最大值为999.9元，最小计价单位为0.1元。行驶里程在3公里范围内且等待时间未超过三分钟时按起步价8元计费；行驶里程超过三公里后按每公里2元收费；等待时间超过三分钟后按每分钟1元收费。等待时间用两个数码管显示，最大值为59分钟。 总费用=起步价+（里程-3km ）*里程单价+（等待时间-3）*等候单价 （2）能够实现的功能： 显示汽车行驶里程：用四位数字显示，单位为km 。 计程范围为0~99km ，计程分辨率为1km 。 显示等候时间：用两位数字显示分钟，单位为min 。计时范围为0~59min ，计时分辨率为1min 。

基于FPGA的VGA显示设计报告

正文 一，VGA时序标准 VGA是一种常用的显示输出接口，采用行场扫描控制结合RGB三色合成原理，输出 显示信号。每个VGA接口为15针接口，分三行排布，每行5针。如图所示： 图1.1 VGA接口 15针并未全部使用，有效的信号线共5根，即红绿蓝三基色信号线：R,G,B，每线电压从0V到0.71V变化，表示无色到饱和，依据电平高低，显示颜色的饱和程度。行同步控制信号，Hsync,控制每行扫描像素的有效和失效。场同步：Vsync,控制场方向，即整个图像显示过程的时间长度，场同步中的显示部分的时间长度，等于每行扫描时间的总和。 在不同刷新频率下，显示每个像素的时间是不同的，相同刷新频率下，每个像素显示时间是固定的，所以，不同的每个像素写入时间，导致了分辨率的不同。因为VGA的显示是逐行扫描，每行从左到右扫描，到了行尾，回归到下一行的行头，继续向尾部扫描。所以，显示原理是逐次写入每行的像素数据，直到整幅图像显示成功为止。 VGA显示的数据是不能锁存的，所以必须一次又一次的连续输入数据，72Hz的刷新率下，一秒钟显示72幅图像，所以，需要连续写入72幅图像，才能达到一秒的显示效果。所以，VGA显示图像，要反反复复写入图像数据，才能得到持续的显示效果。 图1.2 VGA接口线序 VGA显示，无法做到类似于TFT液晶屏的定点写入，VGA是扫描式暂时显示，所以时序显得尤为重要，时序出现失误，图像会出现走形，无法达到准确效果。而显示的时序控制主要依靠两条数据通道：行同步和场同步，即Hsync和Vsync，其控制了扫描显示的起点和终点，同时控制扫描起点的时间，通过时间的控制，达到确定的显示效果。 具体的控制时序图如下：

FPGA乒乓操作及串并转换设计篇

FPGA/CPLD重要设计思想及工程应用 乒乓操作及串并转换设计篇 概述 “乒乓操作”是一个常常应用于数据流控制的处理技巧，典型的乒乓操作方法如下图所示。 乒乓操作的处理流程 输入数据流通过“输入数据选择单元”将数据流等时分配到两个数据缓冲区，数据缓冲模块可以为任何存储模块，比较常用的存储单元为双口RAM(DPRAM) 、单口RAM(SPRAM) 、FIFO等。 在第一个缓冲周期，将输入的数据流缓存到“数据缓冲模块1”。在第2 个缓冲周期，通过“输入数据选择单元”的切换，将输入的数据流缓存到“数据缓冲模块2”，同时将“数据缓冲模块1”缓存的第1 个周期数据通过“输出数据选择单元”的选择，送到“数据流运算处理模块”进行运算处理。 在第3 个缓冲周期通过“输入数据选择单元”的再次切换，将输入的数据流缓存到“数据缓冲模块1”，同时将“数据缓冲模块2”缓存的第2 个周期的数据通过“输出数据选择单元”切换，送到“数据流运算处理模块”进行运算处理。如此循环。 利用乒乓操作完成数据的无缝缓冲与处理 乒乓操作可以通过“输入数据选择单元”和“输出数据选择单元”按节拍、相互配合的切换，将经过缓冲的数据流没有停顿地送到“数据流运算处理模块”进行运算与处理。

把乒乓操作模块当做一个整体，站在这个模块的两端看数据，输入数据流和输出数据流都是连续不断的，没有任何停顿，因此非常适合对数据流进行流水线式处理。所以乒乓操作常常应用于流水线设计中，完成数据的无缝缓冲与处理。 串并转换 串并转换是FPGA 设计的一个重要技巧，它是高速数据流处理的常用手段，串并转换的实现方法多种多样，根据数据的排序和数量的要求，可以选用寄存器、双口RAM(DPRAM) 、单口RAM(SPRAM) 、FIFO 等实现。 若想数据的缓冲区开得很大，可以通过DPRAM 实现了数据流的串并转换，对于数量比较小的设计可以采用寄存器完成串并转换。如无特殊需求，系统中应该用同步时序设计完成串并之间的转换。 那么在工程应用中，程序里怎么才能体现出串并转换设计的思想呢？怎么才能提高系统的处理速度呢？我们可以先来做一个串并转换的框架型设计。 这个章节老师没有给留下什么固定题目，所以自己构思起来也有点麻烦。想来想去就做个串入并出的设计吧。 设计的思想是这样的，有一组数据以50MHZ的速率从FPGA的一个I/O口传入，要实现在FPGA的另一端8个I/O口以50/8MHZ的速率把传入的速率吐出。也就是说每隔8个主时钟周期要从8个输出口输出从输入口输入的8个数据。 功能仿真的波形如下： 如图，从rst完成复位（拉低）并且输入使能信号en置位（拉高）后输入的数据（头8个时钟周期）为10101010，在第9个时钟周期，输出使能信号en_out 拉高了，说明此时可以从8位并行数据输出口取数了，data_out的输出16进制aa正好就是输入的10101010，所以第一个数据的串并转换正确无误。往后输入11110000，输出是16进制f0也没错…… 该程序实现了串并转换的要求，这样原来50MH速率传送的数据经过FPGA串并转换后只要用1/8的时钟频率就能完成数据流的传输，也可以说这是一个面积换速度的典型。 程序：

FPGA入门

FPGA在目前应用领域非常，在目前的单板设计里面，几乎都可以看到它的身影。从简单的逻辑组合，到高端的图像、通信协议处理，从单片逻辑到复杂的ASIC原型验证，从小家电到航天器，都可以看到FPGA应用，它的优点在这里无庸赘述。从个人实用角度看，对于学生，掌握FPGA可以找到一份很好的工作，对于有经验的工作人员，使用fgpa可以让设计变得非常有灵活性。掌握了fpga的设计，单板硬件设计就非常容易（不是系统设计），特别是上大学时如同天书的逻辑时序图，看起来就非常亲切。但fpga的入门却有一定难度，因为它不像软件设计，只要有一台计算机，几乎就可以完成所有的设计。fpga的设计与硬件直接相关，需要实实在在的调试仪器，譬如示波器等。这些硬件设备一般比较昂贵，这就造成一定的入门门槛，新人在入门时遇到一点问题或者困难，由于没有调试设备，无法定位问题，最后可能就会放弃。其实这时如果有人稍微指点一下，这个门槛很容易就过去。 我用FPGA做设计很多年了，远达不到精通的境界，只是熟悉使用，在这里把我对fpga的学习步骤理解写出来，仅是作为一个参考，不对的地方，欢迎大家讨论和指正。 1、工欲善其事，必先利其器。 计算机必不可少。目前FPGA应用较多的是Altera和xilinx这两个公司，可以选择安装quartusII或者ISE软件。这是必备的软件环境。 硬件环境还需要下载器、目标板。虽然有人说没有下载器和目标板也可学习fpga，但那总是纸上谈兵。这就像谈女朋友，总是嘴上说说，通个电话，连个手都没牵，能说人家是你朋友？虽说搭建硬件环境需要花费，但想想，硬件环境至多几百元钱，你要真的掌握FPGA 的设计，起薪比别人都不止高出这么多。这点花费算什么？ 2、熟悉verilog语言或者vhdl语言，熟练使用quartusII或者ISE软件。 VHDL和verilog各有优点，选择一个，建议选择verilog。熟练使用设计软件，知道怎样编译、仿真、下载等过程。 3、设计一个小代码，下载到目标板看看结果 此时可以设计一个最简答的程序，譬如点灯。如果灯在闪烁了，表示基本入门了。如果此时能够下载到fpga外挂的flash，fpga程序能够从flash启动,表明fpga的最简单设计你已经成功，可以到下一步。 4、设计稍微复杂的代码，下载到目标板看看结果。 可以设计一个UART程序，网上有参考，你要懂RS232协议和fpga内置的逻辑分析仪。网上下载一个串口调试助手，调试一番，如果通信成功了，恭喜，水平有提高。进入下一步。 5、设计复杂的代码，下载到目标板看看结果。 譬如sdram的程序，网上也有参考，这个设计难度有点大。可用串口来调试sdram，把串口的数据存储到sdram，然后读回，如果成功，那你就比较熟悉fpga的设计饿了 6、设计高速接口，譬如ddr2或者高速串行接口 这要对fpga的物理特性非常了解，而且要懂得是时序约束等设计方法，要看大量的原厂文档，这部分成功了，那就对fpga的物理接口掌握很深，你就是设计高手了 7、设计一个复杂的协议 譬如USB、PCIexpress、图像编解码等，锻炼对系统的整体把握和逻辑划分。完成