1
思考题:
题3.1.1 组合逻辑电路在结构上不存在输出到输入的 ,因此 状态不影响 状态。
答:反馈回路、输出、输入。
题3.1.2 组合逻辑电路分析是根据给定的逻辑电路图,而确定 。组合逻辑电路设计是根据给定组合电路的文字描述,设计最简单或者最合理的 。 答:逻辑功能、逻辑电路。
题3.2.1 一组合电路输入信号的变化顺序有以下三种情况,当 时,将可能出现竞争冒险。 (A )00→01→11→10 (B )00→01→10→11 (C )00→10→11→01 答:B
题3.2.2 清除竞争冒险的常用方法有(1)电路输出端加 ;(2)输入加 ;(3)增加 。 答:电容,选通脉冲,冗余项。
题3.2.3 门电路的延时时间是产生组合逻辑电路竞争与冒险的唯一原因。( ) 答:×
题3.2.4 根据毛刺产生的方向,组合逻辑的冒险可分为 冒险和 冒险。 答:1型、0型。
题3.2.5 传统的判别方法可采用 和 法来判断组合电路是否存在冒险。 答:代数法、卡诺图。
题3.3.1 进程行为之间执行顺序为 ,进程行为内部执行顺序为 。 答:同时、依次。
题3.3.2 行为描述的基本单元是 ,结构描述的基本单元是 。 答:进程、调用元件语句。
题3.3.3 结构体中的每条VHDL 语句的执行顺序与排列顺序 。 答:无关
题3.4.1串行加法器进位信号采用 传递,而并行加法器的进位信号采用 传递。
(A )超前,逐位 (B )逐位,超前 (C )逐位,逐位 (D )超前,超前 答:B
题3.4.2 一个有使能端的译码器作数据分配器时,将数据输入端信号连接在 。 答:使能端
题3.4.3 优先编码器输入为70I I -(0I 优先级别最高),输出为2F 、1F 、0F (2F 为高位)。当
使能输入00,651====I I I S 时,输出012F F F 应为 。
答:110
题3.4.4 用4位二进制比较器7485实现20位二进制数并行比较,需要 片。 答:5
题3.4.5 数据分配器的结构与 相反,它是一种 输入, 输出的逻辑电
路。从哪一路输出取决于。
答:数据选择器、1路、多路、地址控制端。
题3.4.6一个十六路数据选择器,其地址输入端有个。
答:4
题3.4.7采用4位比较器7485对两个四位二进制数进行比较时,先比较位。
(A)最低(B)次高(C)次低(D)最高
答:D
题3.4.8使能端的作用是和。
答:克服竞争冒险、功能扩展。
题3.4.9在下列逻辑电路中,是组合逻辑电路的有___________。
(A)译码器(B)编码器(C)全加器(D)具有反馈性能的寄存器答:A、B、C
题3.4.10 4线-10线译码器中输出状态只有F2=0,其余输出端均为1,则它的的输入状态应取。
(A)0011 (B)1000 (C)0010 (D)1001
答:C
题3.5.1 (1)组合逻辑的PLD不仅基于与、或两级形式,而且基于查找表结构。()(2)FPGA存储单元是基于浮栅编程技术。()
(3)FLASH存储器掉电之后信息丢失。()
答:F, F, F
题3.5.2 在题表3.1中,写出各种PLD器件的阵列编程特点:
题表3.1 PLD器件特点
阵列
类型
与或
EPROM
PLA
PAL
GAL
答:
题表3.1 PLD器件特点
阵列
类型
与或
EPROM 固定可编程
PLA 可编程可编程
PAL 可编程固定
GAL 可编程固定
题3.5.3利用浮栅技术制做的EPROM是靠________编程,当将外部提供的电源去掉之后,浮
2
3
栅上的负电荷_________。 答:浮栅,不丢失
题3.5.4 FLASH 编程单元向浮栅注入电子时,产生 ,释放电子时,产生 。
(A )雪崩击穿,隧道效应 (B )隧道效应,雪崩击穿 (C )齐纳击穿,雪崩击穿 (D )电容效应,隧道效应 (E )齐纳击穿,隧道效应 答:A
题3.5.5 PROM 实现的逻辑函数采用 表达式来描述, PLA 实现逻辑函数采用 表达
式来描述。
答:最小项与或,最简与或式
题3.5.6 PROM 与阵列需要 ,PLA 是根据需要产生 ,从而减小了阵列的规模。
(A )全译码,乘积项 (B )编程,最小项 (C )编程,最简与或式 (D )最简与或式,全译码 (E )全译码,最小项 答:A
题3.5.7 当今可编程集成电路技术,可以使FPGA 的密度 EPLD 的密度。
(A )大于 (B )等于 (C )小于 (D )小于等于 答:A
题 3.5.8 以FLASH 为编程单元的EEPROM 浮栅释放负电荷时,一片一片的释放的原因是 。
(A )隧道效应 (B )雪崩基础 (C )漏极接电源 (D )源极接电源
答:D
习题与自检题
习题3.1 分析题图3.1所示组合逻辑电路功能。
解:组合逻辑电路的输出函数表达式可以直接写出,也可以先逐级写出各门电路的输出, 然后得到逻辑电路输出的函数表达式。
1) 由逻辑图得电路输出函数的表达式:
0F ABC = ABC A F =1 ABC B F =2 ABC C F =3
习题表3.1 习题3.1真值表
A B C F
0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 1 1 1
1
1
1 0
题图3.1 习题3.1电路图 F 3 F 2 F 1
& A C & & &
F B & F 0
4
ABC C ABC B ABC A F F F F ==321
()()
()AABC BABC C ABC
ABC A B C A B C A B C
=++=++=++++
2)根据表达式列出真值表见习题表3.1所示。
3)由习题表3.1可知,此电路只有输入A 、B 、C 的取值不同时F =1,否则F =0。因此,题图3.1所示电路为三变量非一致电路。
习题3.2 请设计一个具有可控功能的3位二进制加1、减1转换电路,并画出电路图。K 为控制信号,当K =0时加1,K =1时减1。
解:1) 设输入信号A 、B 、C 为421码,输出为F 3F 2F 1。K =0时,输入信号A 、B 、C 加1,K =1时,输入信号A 、B 、C 减1,列出真值表如习题表3.2所示。
2) 根据真值表列卡诺图,写出输出函数F 3F 2F 1的逻辑表达式。
K B A ACK C AB K C B A K BC A F ++++=3 C B K KBC C B K C B K F +++=2 C F =1
3) 画出电路图,略。
习题3.3 请设计一个5421BCD 码中偶数个1检验 电路,并画出电路图。
解:1) 设输入信号A 、B 、C 、D 为5421BCD 码,输出为F 。列出真值表如习题表3.3所示。
2) 根据真值表列卡诺图,写出输出函数F 的 逻辑表达式。
D C A D AC CD A AB F +++=
3)画出电路图如答题图3.3所示。 习题3.4 请设计一表决电路。共有4人参加某学 生集体的三好生投票,多数人投赞成票可以通过, 其中班主任投否决票不通过,即班主任具有一票 否决权。
解:1)设置输入/输出变量
确定输入A 、B 、C 和D 为投票人,且A 为班
习题表3.2 习题3.2真值表
K A B C F 3 F 2 F 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1
0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 1 1 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0
习题表3.3 习题3.3真值表
A B C D F 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1
0 0 0 1 0 × × × 0 1 1 0 1 × × ×
5
主任。输出F 为事件“通过”成立。投票人投同意 票为逻辑1,不同意为逻辑0。输出通过为逻辑1, 不通过为逻辑0。
2)列真值表和写逻辑表达式
在真值表中,列出输入变量A 、B 、C 和D 的 所有(全)组态,根据题意列出输出变量,如真值 表如习题表3.4所示。依据真值表写出逻辑表达式 ACD ABC ABD F ++=。
3)画出电路图如答题图3.4所示。
习题3.5 试分析题图3.4电路中,当A 、B 、C 、D 其中一个信号改变状态时,是否存在竞争—冒险现象?如果存在竞争—冒险现象,会发生在其他变量为何种取值的情况下?是哪种冒险?如何克服?
解:判断电路是否存在冒险有两种方法,一是 分析输出逻辑函数表达式。若在一定条件下函数式 能化简为:A A F =或A A F +=的形式,则说明当
变量A 在1、0之间变化时可能引起电路竞争冒险。 第二种方法是分析电路输出函数的卡诺图。若在卡 诺图中出现两圈相切,而某一变量跨越相切处是在 0、1之间变换,则这一变量取值突变时可能引起 电路逻辑冒险。本例题将用逻辑表达式判断电路是否 有冒险并消除冒险。
由题图3.4知电路的输出函数为:
习题表3.4习题3.4真值表
A B C D F 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1
1 1 1 0 1 1 1 1
0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1
答题图3.4 习题3.4电路图
≥1
B D
A &
F
B C A & D C A & 答题图3.3 习题3.3电路图
≥1
C D A &
F
D C A & D C A & B A
&
题图3.4 习题3.5图
1 A
≥1
1
B
1
C 1
D
F
&
&
&
&
6
D C C B C B A CD A F +++=
由逻辑函数表达式知,题图3.4所示电路有冒险。并且冒险可能在下列三种情况下发生: (1)当A =0,B =1,D =1时,C C F +=,C 有“0”冒险。 (2)当B =0,C =1,D =1时,A A F +=,A 有“0”冒险。 (3)当A =0,B =0,C =1时,D D F +=,D 有“0”冒险。 在输出的或门输入端增加一低选通脉冲的方法消除冒险。
习题3.6 试分析题图3.6电路中,哪个信号改变状态时,存在竞争—冒险现象?在哪种取值的情况下,发生哪种冒险?如何克服?
解:写出题图3.6的输出逻辑函数表达式 ))((D AC B D A F ++=
当D = C=1,B =0时,A A F ?=。由逻辑函 数表达式知,题图3.6所示电路有冒险。并且A 有“1”冒险。可在输出的与门增加一高选通脉 冲的方法消除冒险。
习题3.7 如题图3.8所示的一组合逻辑函数,当输入信号ABCD 从0101到1111变化时,即同
时有2个信号变化,会产生逻辑冒险吗?如何克服?
解:当输入信号ABCD 从0101到1111时变化, AC 同时由0变到1,两个状态输出都是1。但变化 时,AC 很可能不是同时变化,有可能A 先变,也 有可能C 先变。如果C 先变,则ABCD 的路经为
0101→0111→1111,结果都是1,不会产生冒险。 如果A 先变,则ABCD 的路经为0101→1101→1111, 结果是1→0→1,将会产生冒险。克服冒险的方法: 路径可选0101→0111→1111,但有时不好加以控制, 可选择加选通脉冲的方法解决。
习题3.8 用VHDL 设计8线-3线优先编码器。
解:VHDL 实体有8个输入input(0)~input(7)代表输入信号0~7,3位由低位到高位排列的二进制信息输出。
进程语句中用的是if 顺序语句,首先判断input (7)是否为低,若为低,执行接下来的语
1 AB
CD
11 10
题图3.8 习题3.7卡诺图
1 00 0
1
1
1 1 0 0
1
1
00 01
00 01 11 10
题图3.6 习题3.6图
1
A
≥1
D
B
F
&
&
≥1 &
C 1
7
句,将结果送到输出,然后退出进程。否则继续判别下面的if 语句,执行程序。 用VHDL 语言描述优先编码器的程序如下。 LIBRARY IEEE;
USE IEEE.std_logic_1164.all; ENTITY priorityencoder IS
PORT (input:IN STD_LOGIC_VECTURE(7 DOWNTO 0); y:OUT STD_LOGIC_VECTURE (2 DOWNTO 0); END priorityencoder;
ARCHITECTURE rtl Of priorityencoder IS BEGIN
PROCESS (input )
IF(input(7)='0') THEN
y<= ''000'';
ELSIF (input(6)='0' ) THEN
y<='001';
ELSIF(input(5)='0' ) THEN
y<='010';
ELSIF (input(4)='0' ) THEN
y<='011';
ELSIF (input(3)='0' ) THEN
y<='100';
ELSIF (input(2)='0' ) THEN
y<='101';
ELSIF (input(1)='0' )then
y<='110'; ELSE
y<='111';
END IF ; END PROCESS ;
END rtl;
习题3.9 3线-8线译码器74138及门电路组成的组合逻辑电路如题图3.10所示。其中,输入信号A 7-A 0为地址线。试写出译码器各位输出所实现的地址。
解:译码器的使能端有效时10,123===S S S , 译码器译码。由题图3.10电路可知,译码器译码,
则地址线A 3-A 7的状态应为A 6=A 7= 0,A 3=A 4
=A 5= 1。若00=F ,则A 2A 1A 0=000,即 A 7A 6A 5A 4A 3A 2A 1A 0=00111000=38H 同理得71F F -分 别为39H ,3AH ,3BH ,3CH ,3DH ,3EH ,3FH 。
习题3.10 试分析题图3.12所示电路, 列出输入输出真值表,说明电路的逻辑功能。74283为4位超前进位全加器。
F 0
F 1 F 2 F 3 F 4 F 5 F 6
F 7 题图3.10 习题3.9电路图
A 0 A 1 A 2
74LS138 A 0 A 1 A 2 F 0
F 1
F 2 F 3 F 4 F 5 F 6
F 7 S 1 S 2
S 3 & ≥1
A 4
A 5 A 6 A 7
A 3
8
习题表3.10 真值表
X 4 X 3 X 2 X 1 D 10 D 8 D 4 D 2 D 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1
0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 1 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1 1 0 1 0 0 1 0 1 0 1
解:从真值表入手分析此电路。写出真值表后,如习题表3.10所示,直接观察规律。可以看出从0到15共16个数字被转成了相应的以10、8、4、2、1为权值的5位BCD 码,逻辑功能也可以说是加6校正电路。
习题3.11 请用74283实现一个可控余3码至 8421BCD 码和8421BCD 码至余3码转换电路。
当X =0时实现余3码至8421BCD 码,X =1时 实现8421BCD 码至余3码。 解:1)8421BCD 码至余3码转换实际上 是加3,设A 为被加数,B 为3,X 为控制信号。 输入进位位应接0,但控制信号X 为1时是加法,
所以必须取反。 2)余3码至8421BCD 码实际上是减3, 设A 为被加数,B 取反,然后加输入进位位“1”。 但控制信号X 为0时是减法,所以也必须取反。
3)将X 取反控制异或门作为B =3或B 的反码。连接电路如题图3.13所示。
习题3.12 题图3.14电路是一片4位比较器7485、一片显示译码器7447、一片4位全加器74283构成的逻辑功能电路,试分析该电路的逻辑功能。
解:1)加法电路中,X 为控制信号,A 为被加数,B 为加数,X 控制A 、B 完成加法和减法运算。控制信号X 为0时作加法运算,X 为1时是减法,B 取反,然后加X 得负数的补码。
2)加法器74283的输出作为比较器7485的输入,并和比较器的另一个输入信号7比较。如果大于等于7,则比较器7485输出信号F A
3)显示译码器7447是BCD-七段译码器,输出低电平有效,可以直接驱动七段共阳数码管。接上限流电阻限制通过发光二极管的电流,让发光管正常发光。
题图3.12 习题3.10电路
74283 CI
CO S 0 S 1 S 2 S 3 A 0 A 1
A 2
A 3
B 0
B 1
B 2
B 3 0 0 0
X 1
D 1
D 2 D 10
D 8 D 4 X 4
& ≥1
X 3 X 2
1 题图3.13 习题3.11电路
74283 CI
CO S 0 S 1 S 2 S 3 A 0 A 1 A 2
A 3
B 0 B 1
B 2 B 3
0 1 1 0
A 0
A 1 A 2 A 3 =1 X
9
4)经上述分析可知,整个电路的逻辑功实现了4位可控二进制加法、减法电路。而且A-B 必须满足大于零,小于7,A +B 小于7,并显示。如果大于7,数码管不显示。
习题3.13 若逻辑函数F =X 2+Y 2 ,且X 、Y 均为2位二进制数。试画出F (X ,Y )的PLA 阵列图。 解:(1)令01X X X =,01Y Y Y =,01234F F F F F F =。列真值表如下,
习题表3.13 真值表
X 1 X 0 Y 1 Y 0 F 4 F 3 F 2 F 1 F 0 F 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 1 0 0 4 0 0 1 1 0 1 0 0 1 9 0 1 0 0 0 0 0 0 1 1 0 1 0 1 0 0 0 1 0 2 0 1 1 0 0 0 1 0 1 5 0 1 1 1 0 1 0 1 0 10 1 0 0 0 0 0 1 0 0 4 1 0 0 1 0 0 1 0 1 5 1 0 1 0 0 1 0 0 0 8 1 0 1 1 0 1 1 0 1 13 1 1 0 0 0 1 0 0 1 9 1 1 0 1 0 1 0 1 0 10 1 1 1 0 0 1 1 0 1 13 1 1
1 1
1 0 0 1 0
18
(2) 化简
1014Y Y X X F =,0110110110131Y Y X Y X X Y X X Y Y X F +++=, 0011010100112Y X X Y X X Y Y X Y Y X F +++=,
001Y X F =,00000Y X Y X F +=
(3) PLA 阵列实现如答题图3.13所示。
F A
1 11 74283 CI
CO S 0 S 1 S 2 S 3 A 0 A 1 A 2
A 3
B 0 B 1
B 2 B 3
B 0 B 1
B 2 B 3 A 0
A 1
A 2 A 3 X A =1 题图3.14 习题3.12电路 F A>B
F A=B F A
A 0 A 1 A 2
A 3
I A>B I A=B I A
0 1 1 1 0
10
习题3.14 PLA 阵列如题图3.15所示。请写出逻辑表达式,并用EPROM 阵列实现,将实现的电路画在题图3.16中。
解:由题图3.15 PLA 阵列可知输出逻辑函数为
4132210B B B B B B C ++= 244142321B B B B B B B B C +++=
将上述两式写成最小项表达式),,,,,,,,(151410
7
6
5
3
2
1
0m m m
m m m m m m m C ∑=
),,,,,,,,,,,(151413121110
7
5
4
3
1
1m m m m m m
m m m m m m m C ∑=
将最小项表达式填入题图3.16所示的PROM 阵列。
习题3.15请用题图3.18所示EPROM 实现F 93242546644=F 序列码发生器,在EPROM 或阵列中编程,输出F 4为高位,F 1为低位。
X 1 X 1 X 0 X 0 Y 1 Y 1 Y 0 Y 0 F 4 F 3 F 2 F 1 F 0
题图3.15 习题3.14PLA 阵列 B 1 B 1 B 2 B 2 B 3 B 3 B 4 B 4
或 阵
列
与
阵
列
C 0
C 1
× × ×
× × × × × ×
×
× ×
×
×
×
× × × × × ×
答题图3.13习题3.13 PLA 阵列答案 B 1 B 1 B 2 B 2 B 3 B 3 B 4 B 4
或 阵 列
与 阵 列
C 0 C 1
×
× × × × × × × × × × ×
× × × 题图3.16 习题3.14EPROM 阵列
11
解:阵列如答题图3.18所示。 作业:
基本水平:习题3.1,习题3.3,习题3.6,习题3.8,习题3.9,习题3.11,习题3.13,习题3.15。
思考3.1.1,3.1.2,3.2.2,3.2.3,3.2.4,3.3.1,3.4.1,3.4.3,3.4.7,3.5.1,3.5.5,3.5.6, 3.5.7, 3.5.8。
中等水平:除上述习题和思考题外,包括其他习题和思考。
熟练水平:再选择部分自检题。 高级水平:撰写研究论文。
题图3.18 习题3.15EPROM 阵列 D D C C B B
A
或 阵
列
D D C C B B A A 或 阵 列
与 阵 列 F 1 F 2 F 3 F 4
答题图3.18 习题3.15EPROM 阵列答案