用74390和7448设计100以内任意进制计数器
Multisim仿真图如下
这是一个六十三进制的逻辑图，原理在于当第63个脉冲到来时使74LS390N置零。上图中，U2的B,C分别代表十位中的2和4，和为6。U1A,B代表个位1和2，和为3。当上述四个管脚同时得到高电平时，即计数到63时，CLR被置零，成为一个63进制计数器。（本文档是一个免费文档，没什么特殊原因的话，希望你能下载）
这个电路也可以成为100以内任意进制计数器，当需做成N进制计数器，则在第N个脉冲到来后将CLR置零即可。如76进制，则将U2的A,B,C接入与门U8A，将U1的B,C接入与门U5A。在做上述仿真时，要注意调整显示器的导通电流，否则，可能会出不来上述效果。
最后，向昆工学妹问好。
100进制同步计数器设计
实验名称：100进制同步计数器设计 专业班级：姓名：学号：实验日期： 一、实验目的： 1、掌握计数器的原理及设计方法； 2、设计一个0~100的计数器； 3、利用实验二的七段数码管电路进行显示； 二、实验要求： 1、用VHDL 语言进行描写； 2、有计数显示输出； 3、有清零端和计数使能端； 三、实验结果： 1. VHDL程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; PACKAGE my_pkg IS Component nd2 -- 或门 PORT (a,b: IN STD_LOGIC; c: OUT STD_LOGIC); END Component; Component led_decoder PORT (din:in std_logic_vector(3 downto 0 ); --四位二进制码输入 seg:out std_logic_vector(6 downto 0) ); --输出LED七段码 END Component; 1
Component CNT60 --2位BCD码60进制计数器 PORT ( CR:IN STD_LOGIC; EN:IN STD_LOGIC; CLK:IN STD_LOGIC; OUTLOW:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); OUTHIGH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ); END Component; Component CNT100 --带使能和清零信号的100进制计数器PORT ( CLK:IN STD_LOGIC; EN:IN STD_LOGIC; CLR:IN STD_LOGIC; OUTLOW:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); OUTHIGH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ); END Component; Component freq_div --50MHZ时钟分频出1Hz PORT ( clkinput : IN STD_LOGIC; output : OUT STD_LOGIC ); END Component;
任意进制计数器及简易秒表设计
实验四：时序逻辑电路设计——任意进制计数器及简易秒表设 计 一、实验目的 1．熟悉硬件编程语言Verilog HDL的基本语法及应用 2．熟悉FPGA/CPLD的使用 3．基本掌握现代逻辑电路设计思想方法 4．掌握计数器的工作原理，掌握任意进制计数器构成的脉冲反馈法 二、实验设备 PC机，QuartusII实验开发环境，FPGA实验开发板 三、实验要求： 1、认真阅读实验指导材料及相关数据手册，写出实验预习报告。 2、预先熟悉QuartusII 的使用。 3、根据课本第七章、第八章的内容及补充本部分补充知识，对本设计 要求完成的实验内容预先完成程序流程设计、运用Verilog HDL进 行逻辑电路设计时的模块结构及主要模块功能定义。 4、分析实验结果及实验中出现的问题，并给出合理的解释。 5、实验结束后写出实验报告，按时提交实验报告的纸版和电子版。 6、预先完成本实验涉及到的集成电路手册的预习。 7、实验结束后完成详细的实验总结报告，包括实验目的和要求，实验 原理、实验详细过程及步骤，实验问题分析及改进措施，实验结 果分析等内容。 四、实验项目 1、基础实验 设计四位同步10进制计数器 根据四位同步10 进制计数器（74LS160）的工作原理，运用硬件编程语言Verilog HDL及FPGA实验开发板设计一个同步10进制计数器，并通过译码器显示电路，在LED上显示出相应计数结果。 2、提高性实验： 设计一简易秒表
要求所设计的秒表能够完成60秒的计时功能，计时满60秒给出一个状态提示信息。 用硬件编程语言Verilog HDL及FPGA实验开发板、LED完成本实验。本版实验板的七段数码管是通过动态扫描的方式进行不同的时钟显示功能，右下图可知LEDDIG0~LEDDIG7时LED的片选信号，LEDSEGA~LEDSEGH为数码管的a,b,c,d,e,f,g,管脚。通过动态扫描方式来实现不同数码管的电亮工作。 五、实验说明 （1）计数器原理 74LS160是四位10进制加法计数器，计数满10个状态产生一个进位，进位信号由1001状态产生，具有置零和置数功能，可以运用脉冲反馈法构成任意进制计数器，其工作原理见教材P250-255。 电路结构图及管角分布如下图所示。其使用见本实验提供的74LS160 Datasheet。
24进制计数器设计报告.doc
24进制计数器设计报告 单时钟同步24进制计数器课程设计报告1.设计任务1.1设计目的1.了解计数器的组成及工作原理。 2.进一步掌握计数器的设计方法和计数器相互级联的方法。 3.进一步掌握各芯片的逻辑功能及使用方法。 4.进一步掌握数字系统的制作和布线方法。 5.熟悉集成电路的引脚安排。 1.2设计指标1.以24为一个周期，且具有自动清零功能。 2.能显示当前计数状态。 1.3设计要求1.画出总体设计框图，以说明计数器由哪些相对独立的功能模块组成，标出各个模块之间互相联系，时钟信号传输路径、方向。 并以文字对原理作辅助说明。 2.设计各个功能模块的电路图，加上原理说明。 3.选择合适的元器件，利用multisim仿真软件验证、调试各个功能模块的电路，在接线验证时设计、选择合适的输入信号和输出方式，在确定电路充分正确性同时，输入信号和输出方式要便于电路的测试和故障排除。 4.在验证各个功能模块基础上，对整个电路的元器件和布线进行合理布局。 5.打印PCB板，腐蚀，钻孔，插元器件，焊接再就对整个计数器电路进行调试。
2.设计思路与总体框图.计数器由计数器、译码器、显示器三部分电路组成，再由555定时器组成的多谐振荡器来产生方波，充当计数脉冲来作为计数器的时钟信号，计数结果通过译码器显示。 图1所示为计数器的一般结构框图。 十位数码显示管译码驱动异步清零计数器计数脉冲(由555电路产生)个位位数码示像管译码驱动异步清零计数器强制清零▲图1计数器结构框图3.系统硬件电路的设计3.1555多谐荡电路555多谐振荡电路由NE555P芯片、电阻和电容组成。 由NE555P的3脚输出方波。 ▲图2555电路3.2计数器电路集成计数芯片一般都设置有清零输入端和置数输入端，而且无论是清零还是置数都有同步和异步之分。 有的集成计数器采用同步方式，即当CP触发沿到来时才能完成清零或置数任务；有的集成计数器则采用异步方式，即通过触发器的异步输入端来直接实现清零或置数，与CP信号无关。 本设计采用异步清零。 由2片十进制同步加法计数器74LS160（图2-1-1）、一片与非门74LS00（图2-1-2）和相应的电阻、开关。 由外加送来的计数脉冲（由555电路产生）送入两个计数器的CLK端，电路在计数脉冲的作用下按二进制自然序依次递增1，当个位计数到9时，输出进位信号给十位充当使能信号进位。
100进制计数器设计报告
100进制计数器设计报告
一、设计要求 1）设计的电路可以实现预置数，实现0~9的预置，并在七段字符显示电路上显示相应的0~9。 2）同时可完成100进制的计数，并从任意100以内数开始，要求计数器为同步计数，数码管以十进制的方式显示。 3）该电路的脉冲采用555定时器来实现，要求其频率f=1HZ 。 根据555定时器产生多谐波振荡器的频率f= 1.44()2A B C R R + =1HZ 10C F μ= 1442A B K R R ∴+=Ω 50,50A B K K R R =Ω=Ω取可调的电阻 三 、元件清单 2个74LS48, 1个74LS04反相器 2个74LS160, 1个74LS147, 1个555定时器，， 9个按键开关，2个自锁开关， 2个七段数码显示电路（共阴极） 2个10μF 的电容，导线若干电阻1K Ω的13个，1个50K Ω的电阻，1个50K Ω的可调电阻，
四、安装调试过程中遇到的问题与解决方法 在首次完成电路的焊接后，接上电源，经调试，发现七段数码管显示有误，重新查找资料发现七段数码管管脚连接有误，重新修改好再试，成功实现了数码显示。此外，后期调试发现，4与5在置数时，显示不正常，检查电路发现在74ls147的1、2管脚存在短路现象，经修改后重新接上电路，再次调试，发现该电路所需功能均已实现。 五、心得体会 通过本次实验，进一步加深了对74LS48，74LS04，74LS160，74LS147的逻辑功能的理解，并且对555定时电路的原理以及应用有了更为深刻的认识。在动手焊接电路时，无形中加深了自己的动手能力，在调试过程中培养了自我总结，发现问题解决问题的能力。
设计任意进制计数器
设计任意进制计数器 一、实验目的 掌握中规模集成计数器的使用方法及功能测试方法。 二、实验内容及要求 采用（74LS192）复位法或预置数法设计一个三位十进制计数器。要求各位同学设计的计数器的计数容量是自己学号的最后三位数字。 三、设计过程 74LS192是中规模同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列如图所示。74LS192（CC40192）的功能如下表所示。 1234A B C D 4 3 2 1 D C B A 161514131211109 Vcc D CR BO CO LD D D D Q Q CP CP Q Q GND 12345678 D 1 1 023 3 u2 74LS192 CR：清除端CP u：加计 数端 LD ：置数端CP D：减计 数端 CO ：非同步进位输出端 BO ：非同步借位输出端 D3、D2、D1、D0：数据输入端 Q3、Q2、Q1、Q0：输出端 74LS192引脚排列图 表74LS192（CC40192）的功能 输入端输出端功能 CR LD CP u CP D D3 D2 D1 D0 Q3 Q2 Q1 Q0 1 ×××××××00 0 0 清零 0 0 ×× d c b a d c b a 置数 0 1 ↑ 1 ××××0000~1001加计数1001时CO=0 0 1 1 ↑××××1001~0000减计数0000时BO=0 用M进制集成计数器可以构成N（任意）进制的计数器。通常用反馈清零 法和反馈置数法。当计数器的计数N＞M时，则要用多片M进制计数器构成。 其计数规律为：当低位计数器没有达到计数的最大值时，如74LS192的1001时， 其高位芯片应处于保持状态，只有当低位芯片计数达到最大值时，给相邻的高位 芯片计数器发一个信号，使其脱离保持状态，进入计数状态。现以233为例为计 数容量进行设计。由于233为三位数，因此需用三块74LS192。 1、清零法： CR（R D）＝（Q1Q0）百（Q1Q0）拾（Q1）个 初态：0000 终态：233－1＝232即：0010 0011 0010 状态转换图：（略）
100进制计数器报告
南京信息工程大学 数字逻辑实验报告 姓名：尤天羽 院（系）：电子与信息工程学院 专业：电子信息工程 学号：20111305046 指导教师：裴晓芳 南京信息工程大学电子与信息工程学院 2011-06-04 基于TTL芯片74LS163 设计模为100的计数器 一、引言 基于TTL芯片74LS163，利用芯片级联设计并实现一个100进制计数器的逻辑功能，通过电路的仿真和数电实验想进行硬件验证，进一步了解
计数器的特性和功能。 二、电路设计和分析 2.1理论分析 获取100进制计数器的常用的方法有两种：一是用时钟触发器和门电路进行设计；二是用集成计数器构成。本题制定用集成芯片74LS163来实现功能，故选用方案二。由于集成计数器是产家生产的定型产品，其函数关系已被固化在芯片中，状态分配即编码是不能更改的，而且多为纯自然态序编码，因此仅是利用清零端或置数端控制，让电路跳过某些状态而获得100进制计数器。从74LS163的状态表可知（如图一所示），74LS163的清零和置数均采用同步方式。 本次试验的主要设计理念为：采用数码管显示计数数值，个位显示到9时，下一个上升沿到来时，个位清零，同时向十位进位；同理显示结果为99时，下一个上升沿到来，则归零，继续开始下一轮计数。 2.2主要步骤 1、写出状态{EMBED Equation.KSEE3 \* MERGEFORMAT | S的 N 1 二进制代码 = = = 1001 2、求归零逻辑 = = 3、进位设计 由于74LS163是十六进制计数器，即计满16个数才能使进位端CO 有效，而本题计满10个数就要进位，所以要给CO一个特定的脉冲，给清零端的脉冲正好能满足这个要求。即当=1001时，CO得到一个下降沿，=1010时，CO得到一个上升沿，使进位端有效，与此同时，清零端也有效，完美的实现了清零和进位，比如从29到30。 4、电路仿真 如图二所示 74LS163功能真值表 输入输出 CP CO
《设计任意进制计数器》的实验报告
实验八设计任意进制计数器 一、实验目的 掌握中规模集成计数器的使用方法及功能测试方法。 二、实验内容及要求 采用（74LS192）复位法或预置数法设计一个三位十进制计数器。要求各位同学设计的计数器的计数容量是自己学号的最后三位数字。 三、设计过程 用M进制集成计数器可以构成N（任意）进制的计数器。通常用反馈清零法和反馈置数法。当计数器的计数N＞M时，则要用多片M进制计数器构成。其计数规律为：当低位计数器没有达到计数的最大值时，如74LS192的1001时，其高位芯片应处于保持状态，只有当低位芯片计数达到最大值时，给相邻的高位芯片计数器发一个信号，使其脱离保持状态，进入计数状态。现以233为例为计数容量进行设计。由于233为三位数，因此需用三块74LS192。 1、清零法： CR（R D）＝（Q1Q0）百（Q1Q0）拾（Q1）个 初态：0000 终态：233－1＝232即：0010 0011 0010 状态转换图：（略）
2、置数法：由于74LS192是具有异步清零、置数功能的十进制计数器，因此保留哪233种状态，方法有多种。下图是其中两种置数法。犹以最后一种使用器件最少，接线最为简单。 方案一： 方案三： LD＝（Q1Q0）百（Q1Q0 ）拾（Q2Q0）个（或LD＝CO） 初态：0000（或1000－332＝668） 终态：332－1＝331即：0011 0011 0001（或999）
四、实验用仪器、仪表 数字电路实验箱、万用表、74LS192、74LS00、74LS20、74LS08等 五、实验步骤 ①清零法： 1．检查导线及器件好坏（即加上电源后，按74LS192的功能表进行检测）。 2．按上图连接电路。LD、CP D分别接逻辑开关并置为高电平，百位（74LS192（3））、拾位、个位的Q 、Q2、Q1、Q0分别接发光二极管或数码管，计数脉冲接手动或1Hz 3 时钟脉冲。检查无误后接通电源。 3．加入CP进行测试并检查结果是否正确，如有故障设法排除。 4．结果无误后记录数据后拆线并整理实验设备。 实验证明，实验数据与设计值完全一致。设计正确。 ②置数法： 1.检查导线及器件好坏（即加上电源后，按74LS192的功能表进行检测）。 分别接逻辑开关并置为高电平，百位（74LS192（3））、 2.按上图连接电路。CR、CP D 拾位、个位的Q 、Q2、Q1、Q0分别接发光二极管或数码管，计数脉冲接手动或1Hz 3 时钟脉冲。检查无误后接通电源。
数字式100进制加减计数电路的工作原理及制作
数字式100进制加减计数电路的工作原理及制作 工作原理 1、振荡与分频：晶振X1与集成电路ICl（4060）内部的非门电路共同产生32768Hz的方波信号，经IC1进行214分频后由IC1的13脚输出频率为2Hz的方波信号，再经IC2（集成触发器74LS73）分频一次，输出1Hz的方波信号作为计数器的计数脉冲，送入到个位计数器IC4进行计数。 振荡电路中的R1为反馈电阻；其数值较大（10MΩ）有利于提高振荡频率的稳定性。电容C1、C2与晶体构成一个谐振型网络，实现对振荡频率的控制，同时提供180度相移，从而和IC1内部的非门构成一个正反馈网络满足振荡条件，使振荡电路正常电工作。 2、计数：计数电路由二块74LS190（IC4、IC5）构成个位和十位的计数。 IC4的13脚为进位输出端/借位输出端）与IC5的14脚（计数脉冲输入端）相连，完成个位向十位进位或借位的功能。 3、译码与显示：该部分电路由两块74LS48（IC6、IC7）和两个数码管组成，IC6对个位计数电路输出的8421BCD码进行译码驱动，数码管显示，IC7对十位计数电路输出8421BCD码进行译码驱动，数码管显示。 4、控制电路：主要由三个按钮SB1、SB2、SB3和一块双JK触发器74LS73构成。 ①加法计数控制：接通电源的瞬间，由于电容C4两端的电压不能突变而为0，故IC3A、IC3B的CLR=O，故两触发器清零，即1Q=2Q=O，1Q=2Q=1，2Q=0送到IC2的CLR端，使其清零，此时IC2无计数脉冲输出到计数器74LS190，又因IC3B的Q（的反）=1，该信号送到74LS190的使能控制端（CTEN），则计数器工作在保持状态，故开机后，数码显示不变。再按一次SB2，IC4、IC5的LOAD变为低水平，使IC4、IC5处于并行输入状态，同时因A=D=U/D=0，B=C=0，故IC4、IC5的QA=QB=QC=QD=0，故显示为00（置0），再按一次SB3（启动）使IC3B获得一个下降脉冲，则IC3B输出从O翻转为1，使IC2输出计数脉冲，送至IC4，同时因IC3B的Q（的反）转为0，则IC4、IC5的CTEN=0，此时虽然C4充电后变为高电平，但IC3A无下降脉冲触、发，故其Q保持为0，则U/D=0，
计数器及数码显示实验报告
北华航天工业学院 课程设计报告（论文） 课设名称： EDA技术与应用 设计课题：计数器及数码显示综合设计 专业班级： B12241 学生姓名：白冬雪田尉均 指导教师：齐建玲 设计时间： 2014年 12月 15日
北华航天工业学院电子工程系 EDA 课程设计任务书 姓名：白冬雪田 尉均 专业： 测控技术与 仪器 班级：B12241 指导教师：齐建玲职称：教授 课程设计题目：计数器及数码显示综合设计 已知技术参数和设计要求： ①总体设计要求：设计一个能在７段数码管上动态刷新显示十进制、十二进制、六十进制、四位二进制计数器计数结果的ＶＨＤＬ语言程序并在EDA实验开发系统上实现该功能。 ②技术要点：VHDL语言编辑程序、共阴7段数码管及FPGA可编程芯片的工作原理与连线。 所需仪器设备：实验箱，电脑 成果验收形式：实验报告，硬件实验结果 参考文献： 李国洪、胡辉、沈明山等编著《EDA技术与实验》—机械工业出版社出版。 时间安排 2014年12月14日-15日编辑VHDL语言程序 2014年12月16日硬件调试程序 2014年12月17日实验箱答辩验收 指导教师：齐建玲教研室主任：王晓 2014年 12月 17日
内容摘要 用VHDL语言在MAX+PLUS2环境下 设计一个带使能输入、进位输出及同步清零的十进制计数器。 设计一个带使能输入及同步清零的十二进制计数器。 设计一个带使能输入及同步清零的六十进制加法计数器。 设计一个四位二进制可逆计数器。 设计一个共阴7段数码管控制接口，在时钟信号的控制下，使六位数码管动态刷新显示上述计数器的计数结果。 最后在EDA实验开发系统实验操作。
100进制计数器
实验课程：EDA 实验 实验地点：第五实验室 实验时间：2012/11/12 班级：通信103班 学号： 102193 姓名：杨险峰 100进制计数器 一、实验目的： 1、设计一个100进制计数器； 2、掌握ISE 软件的综合与设计实现流程； 3、掌握采用ISE 软件进行FPGA 开发的过程以及试验箱的使用方法； 4、了解对设计电路进行功耗分析的方法； 5、了解ISE 软件设计报告中电路资源利用率情况分析； 6、掌握使用VHDL 创建测试文件的方法。 二、实验步骤： 1、启动ISE 集成开发环境，新建一个工程； 2、为工程添加设计源文件； 3、对源文件进行语法检查，并改正错误之处； 4、对设计进行时序仿真，分析设计的正确性； 5、锁定引脚，完成设计实现过程，并在试验箱上连线，利用iMPACT 进行程序下载； 6、在试验箱上验证计数器的功能，观察并记录实验结果； 7、打开report 文件查看资源利用率的情况； 三、实验原理： 输入时钟信号，输出接七段数码管的段码，数码管原理图如下： 四、实验代码： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_unsigned.ALL; entity counter100 is port(clk1,clk2:in std_logic; y:out std_logic_vector(6 downto 0); Y0 Y1 Y2 Y3 Y4 Y5 Y6 EN clr en clk Vcc
swgw:out std_logic_vector(1 downto 0)); end counter100; architecture Behavioral of counter100 is signal xy:std_logic_vector(1 downto 0); signal gw:std_logic_vector(3 downto 0) :="0000"; signal sw:std_logic_vector(3 downto 0); signal w:std_logic_vector(3 downto 0); signal led:std_logic_vector(6 downto 0); begin swgw<=xy; y<=led; process(clk1) begin if(clk1='1') then xy<="01"; else xy<="10"; end if; end process; process(clk2) begin if(clk2' event and clk2='1') then if(gw="1001") then gw<="0000"; else gw<=gw+'1'; end if; end if; end process; process(clk2) begin if(clk2' event and clk2='1') then if(gw="1001") then if(sw="1001") then sw<="0000"; else sw<=sw+'1'; end if; end if; end if;
24进制计数器设计报告
1. 设计任务 1.1 设计目的 1. 了解计数器的组成及工作原理。 2. 进一步掌握计数器的设计方法和计数器相互级联的方法。 3. 进一步掌握各芯片的逻辑功能及使用方法。 4. 进一步掌握数字系统的制作和布线方法。 5. 熟悉集成电路的引脚安排。 1.2 设计指标 1. 以24为一个周期，且具有自动清零功能。 2. 能显示当前计数状态。 1.3 设计要求 1. 画出总体设计框图，以说明计数器由哪些相对独立的功能模块组成，标出各个模块之间互相联系，时钟信号传输路径、方向。并以文字对原理作辅助说明。 2. 设计各个功能模块的电路图，加上原理说明。 3. 选择合适的元器件，利用multisim仿真软件验证、调试各个功能模块的电路，在接线验证时设计、选择合适的输入信号和输出方式，在确定电路充分正确性同时，输入信号和输出方式要便于电路的测试和故障排除。 4. 在验证各个功能模块基础上，对整个电路的元器件和布线进行合理布局。 5.打印PCB板，腐蚀，钻孔，插元器件，焊接再就对整个计数器电路进行调试。 2.设计思路与总体框图. 计数器由计数器、译码器、显示器三部分电路组成，再由555定时器组成的多谐振荡器来产生方波，充当计数脉冲来作为计数器的时钟信号，计数结果通过译码器显示。图1所示为计数器的一般结构框图。
▲图 1 计数器结构框图 3.系统硬件电路的设计 3.1 555多谐荡电路 555多谐振荡电路由NE555P 芯片、电阻和电容组成。由NE555P 的3脚输 出方波。 ▲图 2 555电路
3.2 计数器电路 集成计数芯片一般都设置有清零输入端和置数输入端，而且无论是清零还是置数都有同步和异步之分。有的集成计数器采用同步方式，即当CP触发沿到来时才能完成清零或置数任务；有的集成计数器则采用异步方式，即通过触发器的异步输入端来直接实现清零或置数，与CP信号无关。 本设计采用异步清零。由2片十进制同步加法计数器74LS160（图2-1-1）、一片与非门74LS00（图2-1-2）和相应的电阻、开关。 由外加送来的计数脉冲（由555电路产生）送入两个计数器的CLK端，电路在计数脉冲的作用下按二进制自然序依次递增1，当个位计数到9时，输出进位信号给十位充当使能信号进位。当计数到24，这显示器个位输出0010（也就是4），显示器十位输出0010也就是2），显示器十位计数器只有QC端有输出，显示器个位计数器只有QB端有输出，将十位的QC、个位的QB端接一个二输入与非门，与非门输出一路送入十位计数器的清零端，一路送入个位计数器的清零端，将整个电路清零，完成周期为24的计数。 3.3 译码和显示电路 由2个74LS48 和2个数码管组成驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。 数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管，本设计提供的为LED数码管。 3.4 强制清零 按下复位开关使两计数器的CR端强制为低电平从而进行强制清零。
verilog八位十进制计数器实验报告附源代码修订版
v e r i l o g八位十进制计数器实验报告附源代码 修订版 IBMT standardization office【IBMT5AB-IBMT08-IBMT2C-ZZT18】
8位10进制计数器实验报告 一、实验目的 学习时序逻辑电路 学会用verilog语言设计时序逻辑电路 掌握计数器的电路结构 掌握数码管动态扫描显示原理 二、实验内容 实现一个8bit十进制（BCD码）计数器 端口设置： 用拨动开关实现复位和使能 LED灯来表示8位数据 用数码管显示16进制的八位数据 1.复位时计数值为8‘h0 2.复位后，计数器实现累加操作，步长为1，逢9进1，,计数值达到8‘h99后，从0 开始继续计数 3.使能信号为1时正常计数，为0时暂停计数，为1时可继续计数。
4.每0.5s计数值加1 5.8位的结果显示在LED灯上，其中LED灯亮表示对应的位为1，LED灯灭表示对应的灯 为0 6.用isim进行仿真，用forever语句模拟时钟信号输入，并给变量赋值仿真initial 语句。 7.用7段数码管的后两位显示16进制下8位结果。 三、实验结果 烧写结果： 拨动reset开关到1时，LED灯显示10010000,7段数码管显示“90”。 之后拨动WE开关呢，开始计数，LED开始变化并且7段数码管开始计数。从99后到达00，LED重新开始从00000000开始亮，且数码管重新从00开始计数。 之后拨动WE开关，暂停计数，LED暂停亮灭，七段数码管暂停变化，WE拨回1，继续计数。 拨动复位信号时，无视WE信号，直接复位。 仿真结果： 当输入reset信号时波形变化如下 当达到一个扫描信号的周期时的波形如下
任意进制计数器的构成方法
任意进制计数器的构成方法 从降低成本的角度考虑，集成电路的定型产品必须有足够大的批量。因此，目前常见的计数器芯片在计数进制上只做成应用较广的几种类型，如十进制、十六进制、7位二进制、12位二进制、14位二进制等。在需要其他任意一种进制的计数器时识能用已有的计数器产品经过外电路的不同连接方式得到。假定已有的是N进制计数器，而需要得到的是M进制计数器。这时有M 浙江万里学院实验报告 实验名称：100进制同步计数器设计 专业班级：电子103姓名：徐强学号： 2010014092 实验日期：2011.5.10 一、实验目的： 1、掌握计数器的原理及设计方法； 2、设计一个0~100的计数器； 3、利用实验二的七段数码管电路进行显示； 二、实验要求： 1、用VHDL 语言进行描写； 2、有计数显示输出； 3、有清零端和计数使能端； 三、实验结果： 1. VHDL程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; PACKAGE my_pkg IS Component nd2 -- 或门 PORT (a,b: IN STD_LOGIC; c: OUT STD_LOGIC); END Component; Component led_decoder PORT (din:in std_logic_vector(3 downto 0 ); --四位二进制码输入 seg:out std_logic_vector(6 downto 0) ); --输出LED七段码 END Component; 1 Component CNT60 --2位BCD码60进制计数器 PORT ( CR:IN STD_LOGIC; EN:IN STD_LOGIC; CLK:IN STD_LOGIC; OUTLOW:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); OUTHIGH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ); END Component; Component CNT100 --带使能和清零信号的100进制计数器PORT ( CLK:IN STD_LOGIC; EN:IN STD_LOGIC; CLR:IN STD_LOGIC; OUTLOW:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); OUTHIGH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ); END Component; Component freq_div --50MHZ时钟分频出1Hz PORT ( clkinput : IN STD_LOGIC; output : OUT STD_LOGIC ); END Component; 前言 随着大规模、自动化的生产不断发展，很多企业在生产的过程中，大量使用各种智能化的产品，提高生产管理水平。采用红外线遮光方式的光电计数器，抗干扰性好，可靠性高。可用于测量宾馆、饭店、商场、超市、博物馆、展览馆、车站、码头、银行等场所的人员数量及人员流通数量，同时丝毫不会侵犯到被测人员的个人隐私。该产品应用广泛，也可以测量流水线上的产品的数量，以及可检查产品有无缺损。适用于各种环境对产品的成品或者是半成品进行计数，以满足现代生产的适时管理和需要，实现了智能控制。 本人根据了光电计数器的工作原理，再结合了刚学过的模拟电子技术、数字电子技术、光电传感技术等电子类专业知识，制作了一个简易的红外光电计数器，本课题设计是对自己所学知识的一个综合运用和检验。同时也是自己走向社会前对产品的制作工艺以及产品生产流程的了解。 该电路的指导思想是利用红外发光管发射红外线，红外接收管接收此红外线，并将其放大、整流转换成高低电平信号，驱动计数器计数，并经译码驱动电路使数码管显示数值。该电路还设计了一个报警电路，当计数器计数到上限时（即99）时，产生一个进位脉冲来驱动555产生延时信号使蜂鸣器报警。由于本人经验不足，且实验器材精确度不高，故设计还有很多不足和缺陷，需做进一步的改进和完善。 第一章设计内容及要求 1.设计主要内容 该设计以红外发射及接收管为主要元器件产生光电脉冲，该脉冲通过双十进制加法计数器计数，4-8译码器译码，7段数码显示管显示来实现系统0-99光电计数及显示。当计数到99时计数暂停并报警。启动清零开关可重新计数。 2.设计要求 设计主要包含基本和提高要求两层次 基本要求：利用红外发射接收管作为光电计数器的传感器进行计数，用数码管显示计数值，当数码管显示值与设定值相同时报警，此外计数器停止计数，手动清除报警后可重新工作。 提高要求： l)发光器件和光接收器之间的距离大于lM(提示：生于距离较远；需要增大发光二极管的电流，这种情况下只能采用脉冲供电方法，此时有物体和无物体其输出频率会产生变化。 2)有抗干扰技术，防止背景光和瓶子抖动产生计数误差 3）每计数100，用灯闪烁2S指示一下。 8位10进制计数器实验报告 一、实验目的 ●学习时序逻辑电路 ●学会用verilog语言设计时序逻辑电路 ●掌握计数器的电路结构 ●掌握数码管动态扫描显示原理 二、实验内容 实现一个8bit十进制（BCD码）计数器 端口设置： 用拨动开关实现复位和使能 LED灯来表示8位数据 用数码管显示16进制的八位数据 1.复位时计数值为8‘h0 2.复位后，计数器实现累加操作，步长为1，逢9进1，,计数值达到8‘h99后，从0开 始继续计数 3.使能信号为1时正常计数，为0时暂停计数，为1时可继续计数。 4.每0.5s计数值加1 5.8位的结果显示在LED灯上，其中LED灯亮表示对应的位为1，LED灯灭表示对应的灯 为0 6.用isim进行仿真，用forever语句模拟时钟信号输入，并给变量赋值仿真initial语 句。 7.用7段数码管的后两位显示16进制下8位结果。 三、实验结果 烧写结果： 拨动reset开关到1时，LED灯显示10010000,7段数码管显示“90”。 之后拨动WE开关呢，开始计数，LED开始变化并且7段数码管开始计数。从99后到达00，LED重新开始从00000000开始亮，且数码管重新从00开始计数。 之后拨动WE开关，暂停计数，LED暂停亮灭，七段数码管暂停变化，WE拨回1，继续计数。 拨动复位信号时，无视WE信号，直接复位。 仿真结果： 当输入reset信号时波形变化如下 当达到一个扫描信号的周期时的波形如下 当达到一个以上计数信号的周期时的波形 实验分析： 实验总体结构和模块间关系如图所示：（其中还需要补上使能信号） 实验原理： 由于要求实现数码管和LED灯的显示，先考虑LED灯，可以直接由8位输出信号控制，而数码管需要同时显示两个不同的数字，需要时分复用，即快速的交替显示十位和个位，利用人眼的视觉暂留来达到同时显示。这样就需要两种不同的频率信号。一种是每0.5s一次，作为计数信号，用脉冲生成器生成，另一种是1ms一次的扫描信号，用降频器生成，将计数信号输入计数器来计数，并将计数的值和扫描信号同时输入扫描显示模块。在扫描显示模块里用一个变量值在0和1间交替来指导选择信号选择数码管的不位数。交替的条件是收到扫描信号。7段数码管和LED灯都与计数值的变量相连即可实现。 实现细节 1.首先写一个脉冲生成器（div.v），每0.5s输出一次计数脉冲cnt 2.写一个计数器（cnt.v）设置一个8位计数变量，分成两个4位变量dnum（十位） 和num （个位）。如果接受到rst信号，则将计数变量置成x90.否则每次接受到计 数信号，将计数变量的值增1,（同时考虑进位和回到x00的情况） 3.写一个扫描信号生成器（scan.v），每1ms生成一次扫描信号 4.写一个显示器（display.v），设置对数码管位数的4位选择信号sel和led灯的控 制变量dnum（高4位）和num（低四位）。设置seg作为7段数码管的控制变量。 设置一个中间变量a（初值0），如果接受到scan信号，将a 0变1或1变0.如果 a为0，sel为x1101，显示数码管十位，如果a为1，sel为x1110，显示数码管 个位。 5.以上各个模块均由时钟信号控制。 6.写一个top模块综合以上模块。 附录（源代码）： Div.v模块： module div( input clk, input rst, output reg cnt ); 南京信息工程大学 数 字 电 路 实 验 报 告 学号：20111305062 班级：11电信2班 姓名：杨天星 一、引言 计数器电路是一种随时钟输入CP的变化，其输出按一定的顺序变化的时序电路，其变化的特点不同可将计数器电路按以下几种进行分类： 按照时钟脉冲信号的特点分为同步计数器和异步计数器两大类，其中同步计数中构成计数器的所有触发器在同一个时刻进行翻转，一般来讲其时钟输入端全连在一起；异步计数器即构成计数器的触发器的时钟输入CP没有连在一起，其各触发器不在同一时刻变化。一般来讲，同步计数器较异步计数器具有更高的速度。 按照计数的数码变化升降分为加法计数器和减法计数器，也有一些计数器既可实现加计数又可实现减计数器，这类计数器为可逆计数器。按照输出的编码形式可分为：二进制计数器、二—十进制计数器、循环码计数器等。 按计数的模数（或容量）分：十进制计数器、十六进制计数、六十进制计数器等。 二、主要设计要求 利用74LS163设计模为100的计数器 一、电路设计和分析 1、74LS163逻辑功能表 2、芯片特性 74LS163为二进制四位并行输出的计数器，它有并行装载输入和同步清零输入端。 74LS00为四二输入与非门。 74LS20为四输入与非门。 3、设计思路 用两个模为10的计数器构成模为100的计数器。模为10的计数 器实现方法：用一个与非门，两个输入取自Q A和Q D，输出接清零段CLR。当第9个脉冲结束时，Q A和Q D都为“1”，则与非门输出为“0”，并加到CLR端，因CLR为同步清零端，此时虽已建立清零信号，但并不执行，只有第10个时钟脉冲到来后74LS163才被清零。 4、电路仿真 第三章 一、实验结果分析 1、设计结果 该设计可以实现0到99循环计数。 《60进制计加法数器的设计》 设计报告 姓名： 学号： 班级：应用电子1001 系别：电子工程系 指导教师： 时间：2012-5-28—2012-6-1 目录 1.概述 (2) 1.1计数器设计目的 (3) 1.2计数器设计组成 (3) 2.六十进制计数器设计描述 (4) 2.1设计的思路 (6) 2.2设计的实现 (6) 3. 六十进制计数器的设计与仿真 (7) 3.1基本电路分析设计 (7) 3.2 计数器电路的仿真 (10) 4.总结 (13) 4.1遇到的问题及解决方法 (13) 4.2实验的体会与收获 (14) 1概述 计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器、十进制计数器和任意进制计数器。根据计数器的增减趋势，又分为加法、减法和可逆计数器。还有可预制数和可变程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。 计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。如定时器，报警器、时钟电路中都有广泛用途。在配合各种显示器件的情况下实现实时监控，扩展更多功能。 1.1计数器设计目的 1)每隔1s，计数器增1；能以数字形式显示时间。 2)熟练掌握计数器的各个部分的结构。 3)计数器间的级联。 4)不同芯片也可实现六十进制。 1.2计数器设计组成 1)用两个74ls192芯片和一个与非门实现。 2)当定时器递增到59时，定时器会自动返回到00显示，然 后继续计时。 3)本设计主要设备是两个74LS160同步十进制计数器，并且 四川工商学院电子信息工程学院电子电路课程设计 100进制计数器设计 学生姓名杨露 学号2015101027 所在学院电子信息工程学院 专业名称通信工程 班级15通信（移动）（1）班指导教师周春梅 成绩××× 四川工商学院 二○一七年十二月 电子电路课程设计任务书 计数器 内容摘要：计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。计数器可以用来显示产品的工作状态，一般来说主要是用来表示产品已经完成了多少份的折页配页工作。它主要的指标在于计数器的位数，常见的有3位和4位的。很显然，3位数的计数器最大可以显示到999，4位数的最大可以显示到9999。 关键词：计数器指令触发器 Counter Abstract：The count is one of the most simple basic computing counter logic circuit is to realize this operation, the counter in digital systems is to count the number of pulses to achieve the measurement and counting and control functions, also has the function of frequency division, the counter is composed of basic counting unit and a control gate, a all kinds of trigger counting unit is composed of a series of information storage function, the trigger RS flip-flop, T flip-flop, D flip-flop, JK flip-flop etc.. The counter is widely used in digital systems, such as the address of the instruction count in the computer controller, in order to remove the order of the next instruction, in the arithmetic unit for multiplication and division operations to write down the number of addition and subtraction, and as in the digital instrument of pulse counting etc.. The counter can be used to display the working status of the product, are100进制同步计数器设计报告
光电计数器设计报告
verilog八位十进制计数器实验报告[附源代码]
100进制计数器实验报告
60进制计数器设计
100进制计数器