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AXI_reference_guide(AXI总线设计参考指南)

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UG761 (v13.1) March 7, 2011 [optional]AXI Reference Guide

UG761 (v13.1) March 7, 2011

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Revision History

The following table shows the revision history for this document:

Date Version Description of Revisions

09/21/2010 1.0Initial Xilinx release in 12.4.

03/01/2011 2.0Second Xilinx release in 13.1.

Added new AXI Interconnect features.

Corrected ARESETN description in Appendix A.

03/07/2011 3.0Corrected broken link.

AXI Reference Guide https://www.wendangku.net/doc/2f12705703.html, UG761 (v13.1) March 7, 2011

AXI Reference Guide

https://www.wendangku.net/doc/2f12705703.html, 1

UG761 (v 13.1) March 7, 2011

Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

Chapter 1: Introducing AXI for Xilinx System Development

Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5What is AXI?. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5

Summary of AXI4 Benefits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

How AXI Works . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6IP Interoperability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

About Data Interpretation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8About IP Compatibility. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8Infrastructure IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9Memory Mapped Protocols . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9AXI4-Stream Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9Combining AXI4-Stream and Memory Mapped Protocols . . . . . . . . . . . . . . . . . . . . . . . 9

What AXI Protocols Replace . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10Targeted Reference Designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10Additional References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

Chapter 2: AXI Support in Xilinx Tools and IP

AXI Development Support in Xilinx Design Tools . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

Using Embedded Development Kit: Embedded and System Edition . . . . . . . . . . . . . 13

Creating an Initial AXI Embedded System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13Creating and Importing AXI IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13Debugging and Verifying Designs: Using ChipScope in XPS . . . . . . . . . . . . . . . . . . . . . 14Using Processor-less Embedded IP in Project Navigator . . . . . . . . . . . . . . . . . . . . . . . 14Using System Generator: DSP Edition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

AXI4 Support in System Generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14Using Xilinx AXI IP: Logic Edition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

Xilinx AXI Infrastructure IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

Xilinx AXI Interconnect Core IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

AXI Interconnect Core Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19AXI Interconnect Core Limitations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21AXI Interconnect Core Diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22AXI Interconnect Core Use Models . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22Width Conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26N-to-M Interconnect (Shared Access Mode). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27Clock Conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28Pipelining . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28Peripheral Register Slices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29Data Path FIFOs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29Connecting AXI Interconnect Core Slaves and Masters. . . . . . . . . . . . . . . . . . . . . . . . . 29

AXI-To-AXI Connector Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29Using the AXI To AXI Connector . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30External Masters and Slaves. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

Table of Contents

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AXI Reference Guide

UG761 (v 13.1) March 7, 2011

Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

Centralized DMA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

AXI Centralized DMA Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33AXI Centralized DMA Scatter Gather Feature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33Centralized DMA Configurable Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33Centralized DMA AXI4 Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34Ethernet DMA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

AXI4 DMA Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36DMA AXI4 Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37Video DMA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

AXI VDMA Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39VDMA AXI4 Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40Memory Control IP and the Memory Interface Generator . . . . . . . . . . . . . . . . . . . . . . 40

Virtex-6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41Spartan-6 Memory Control Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

Chapter 3: AXI Feature Adoption in Xilinx FPGAs

Memory Mapped IP Feature Adoption and Support . . . . . . . . . . . . . . . . . . . . . . . . . . 43AXI4-Stream Adoption and Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

AXI4-Stream Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

Numerical Data in an AXI4-Stream . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45Real Scalar Data Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47Complex Scalar Data Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48Vector Data Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49Packets and NULL Bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52Sideband Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53Events . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53TLAST Events . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

DSP and Wireless IP: AXI Feature Adoption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

Chapter 4: Migrating to Xilinx AXI Protocols

Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57

Migrating to AXI for IP Cores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

The AXI To PLB Bridge . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58AXI4 Slave Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58PLBv4.6 Master Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59AXI to PLBv4.6 Bridge Functional Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

Migrating Local-Link to AXI4-Stream . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

Required Local-Link Signal to AXI4-Stream Signal Mapping . . . . . . . . . . . . . . . . . . . 60

Optional Local-Link Signal to AXI4-Stream Signal Mapping . . . . . . . . . . . . . . . . . . . . . 62Variations in Local-Link IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63Local-Link References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

Using System Generator for Migrating IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

Migrating a System Generator for DSP IP to AXI. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63Clock Enables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63TDATA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63Port Ordering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65Output Width Specification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

AXI Reference Guide

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UG761 (v 13.1) March 7, 2011

Migrating PLBv4.6 Interfaces in System Generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

Migrating a Fast Simplex Link to AXI4-Stream . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

Master FSL to AXI4-Stream Signal Mapping. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65Slave FSL to AXI4-Stream Signal Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66Differences in Throttling. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

Migrating HDL Designs to use DSP IP with AXI4-Stream . . . . . . . . . . . . . . . . . . . . 67

DSP IP-Specific Migration Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

Demonstration Testbench . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67Using CORE Generator to Upgrade IP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68Latency Changes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68Slave FSL to AXI4-Stream Signal Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

Software Tool Considerations for AXI Migration (Endian Swap). . . . . . . . . . . . . 69Guidelines for Migrating Big-to-Little Endian . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70Data Types and Endianness . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71High End Verification Solutions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

Appendix A: AXI Adoption Summary

AXI4 and AXI4-Lite Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

Global Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73AXI4 and AXI4-Lite Write Address Channel Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . 73AXI4 and AXI4-Lite Write Data Channel Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74AXI4 and AXI4-Lite Write Response Channel Signals. . . . . . . . . . . . . . . . . . . . . . . . . . 75AXI4 and AXI4-Lite Read Address Channel Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . 75AXI4 and AXI4-Lite Read Data Channel Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

AXI4-Stream Signal Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

Appendix B: AXI Terminology

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Chapter1 Introducing AXI for Xilinx System Development

Introduction

Xilinx? has adopted the Advanced eXtensible Interface (AXI) protocol for Intellectual

Property (IP) cores beginning with the Spartan?-6 and Virtex?-6 devices.

This document is intended to:

?Introduce key concepts of the AXI protocol

?Give an overview of what Xilinx tools you can use to create AXI-based IP

?Explain what features of AXI Xilinx has adopted

?Provide guidance on how to migrate your existing design to AXI

Note:This document is not intended to replace the Advanced Microcontroller Bus

Architecture (AMBA?) A RM? AXI4 specifications. Before beginning an AXI design, you need to

download, read, and understand the ARM AMBA AXI Protocol v2.0 Specification, along with the

AMBA4 AXI4-Stream Protocol v1.0.

These are the steps to download the specifications; you might need to fill out a brief

registration before downloading the documents:

1.Go to https://www.wendangku.net/doc/2f12705703.html,

2.Click Download Specifications.

3.In the Contents pane on the left, click AMBA > AMBA Specifications >AMBA

4.Download both the ABMA AXI4-Stream Protocol Specification and AMBA AXI Protocol

Specification v2.0.

What is AXI?

AXI is part of ARM AMBA, a family of micro controller buses first introduced in 1996. The

first version of AXI was first included in AMBA 3.0, released in 2003. AMBA 4.0, released

in 2010, includes the second version of AXI, AXI4.

There are three types of AXI4 interfaces:

?AXI4—for high-performance memory-mapped requirements.

?AXI4-Lite—for simple, low-throughput memory-mapped communication (for

example, to and from control and status registers).

?AXI4-Stream—for high-speed streaming data.

Xilinx introduced these interfaces in the ISE? Design Suite, release 12.3.

AXI Reference Guide https://www.wendangku.net/doc/2f12705703.html,5 UG761 (v13.1) March 7, 2011

Chapter 1:Introducing AXI for Xilinx System Development

Summary of AXI4 Benefits

AXI4 provides improvements and enhancements to the Xilinx product offering across the

board, providing benefits to Productivity, Flexibility, and Availability:

?Productivity—By standardizing on the AXI interface, developers need to learn only a

single protocol for IP.

?Flexibility—Providing the right protocol for the application:

?AXI4 is for memory mapped interfaces and allows burst of up to 256 data transfer

cycles with just a single address phase.

?AXI4-Lite is a light-weight, single transaction memory mapped interface. It has a

small logic footprint and is a simple interface to work with both in design and

usage.

?AXI4-Stream removes the requirement for an address phase altogether and allows

unlimited data burst size. AXI4-Stream interfaces and transfers do not have

address phases and are therefore not considered to be memory-mapped.

?Availability—By moving to an industry-standard, you have access not only to the

Xilinx IP catalog, but also to a worldwide community of ARM Partners.

?Many IP providers support the AXI protocol.

? A robust collection of third-party AXI tool vendors is available that provide a

variety of verification, system development, and performance characterization

tools. As you begin developing higher performance AXI-based systems, the

availability of these tools is essential.

How AXI Works

This section provides a brief overview of how the AXI interface works. The Introduction,

page5, provides the procedure for obtaining the ARM specification. Consult those

specifications for the complete details on AXI operation.

The AXI specifications describe an interface between a single AXI master and a single AXI

slave, r epresenting IP cores that exchange information with each other. Memory mapped

AXI masters and slaves can be connected together using a structure called an Interconnect

block. The Xilinx AXI Interconnect IP contains AXI-compliant master and slave interfaces,

and can be used to route transactions between one or more AXI masters and slaves. The

AXI Interconnect IP is described in Xilinx AXI Interconnect Core IP, page19.

Both AXI4 and AXI4-Lite interfaces consist of five different channels:

?Read Address Channel

?Write Address Channel

?Read Data Channel

?Write Data Channel

?Write Response Channel

Data can move in both directions between the master and slave simultaneously, and data

transfer sizes can vary. The limit in AXI4 is a burst transaction of up to 256 data transfers.

AXI4-Lite allows only 1 data transfer per transaction.

Figure1-1, page7 shows how an AXI4 Read transaction uses the Read address and Read

data channels:

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UG761 (v13.1) March 7, 2011

How AXI Works

Figure 1-1:Channel Architecture of Reads

Figure1-2 shows how a Write transaction uses the Write address, Write data, and Write

response channels.

Figure 1-2:Channel Architecture of Writes

As shown in the preceding figures, AXI4 provides separate data and address connections

for Reads and Writes, which allows simultaneous, bidirectional data transfer. AXI4

requires a single address and then bursts up to 256 words of data. The AXI4 protocol

describes a variety of options that allow AXI4-compliant systems to achieve very high data

throughput. Some of these features, in addition to bursting, are: data upsizing and

downsizing, multiple outstanding addresses, and out-of-order transaction processing.

At a hardware level, AXI4 allows a different clock for each AXI master-slave pair. In

addition, the AXI protocol allows the insertion of register slices (often called pipeline

stages) to aid in timing closure.

AXI Reference Guide https://www.wendangku.net/doc/2f12705703.html,7 UG761 (v13.1) March 7, 2011

Chapter 1:Introducing AXI for Xilinx System Development

AXI4-Lite is similar to AXI4 with some exceptions, the most notable of which is that

bursting, is not supported. The AXI4-Lite chapter of the ARM AMBA AXI Protocol v2.0

Specification describes the AXI4-Lite protocol in more detail.

The AXI4-Stream protocol defines a single channel for transmission of streaming data. The

AXI4-Stream channel is modeled after the Write Data channel of the AXI4. Unlike AXI4,

AXI4-Stream interfaces can burst an unlimited amount of data. There are additional,

optional capabilities described in the AXI4-Stream Protocol Specification. The specification

describes how AXI4-Stream-compliant interfaces can be split, merged, interleaved,

upsized, and downsized. Unlike AXI4, AXI4-Stream transfers cannot be reordered.

With regards to AXI4-Stream, it should be noted that even if two pieces of IP are designed

in accordance with the AXI4-Stream specification, and are compatible at a signaling level,

it does not guarantee that two components will function correctly together due to higher

level system considerations. Refer to the AXI IP specifications at

https://www.wendangku.net/doc/2f12705703.html,/ipcenter/axi4.htm, and AXI4-Stream Signals, page45 for more

information.

IP Interoperability

The AXI specification provides a framework that defines protocols for moving data

between IP using a defined signaling standard. This standard ensures that IP can exchange

data with each other and that data can be moved across a system.

AXI IP interoperability affects:

?The IP application space

?How the IP interprets data

?Which AXI interface protocol is used (AXI4, AXI4-Lite, or AXI4-Stream)

The AXI protocol defines how data is exchanged, transferred, and transformed. The AXI

protocol also ensures an efficient, flexible, and predictable means for transferring data.

About Data Interpretation

The AXI protocol does not specify or enforce the interpretation of data; therefore, the data

contents must be understood, and the different IP must have a compatible interpretation of

the data.

For IP such as a general purpose processor with an AXI4 memory mapped interface, there

is a great degree of flexibility in how to program a processor to format and interpret data as

required by the Endpoint IP.

About IP Compatibility

For more application-specific IP, like an Ethernet MAC (EMAC) or a video display IP using

AXI4-Stream, the compatibility of the IP is more limited to their respective application

spaces. For example, directly connecting an Ethernet MAC to the video display IP would

not be feasible.

Note:Even though two IP such as EMAC and Video Streaming can theoretically exchange data

with each other, they would not function together because the two IP interpret bit fields and data

packets in a completely different manner.

https://www.wendangku.net/doc/2f12705703.html, AXI Reference Guide

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IP Interoperability

Infrastructure IP

An infrastructure IP is another IP form used to build systems. Infrastructure IP tends to be

a generic IP that moves or transforms data around the system using general-purpose AXI4

interfaces and does not interpret data.

Examples of infrastructure IP are:

?Register slices (for pipeling)

?AXI FIFOs (for buffering/clock conversion)

?AXI Interconnect IP (connects memory mapped IP together)

?AXI Direct Memory Access (DMA) engines (memory mapped to stream conversion)

These IP are useful for connecting a number of IP together into a system, but are not

generally endpoints for data.

Memory Mapped Protocols

In memory mapped AXI (AXI3, AXI4, and AXI4-Lite), all transactions involve the concept

of a target address within a system memory space and data to be transferred.

Memory mapped systems often provide a more homogeneous way to view the system,

because the IPs operate around a defined memory map.

AXI4-Stream Protocol

The AXI4-Stream protocol is used for applications that typically focus on a data-centric

and data-flow paradigm where the concept of an address is not present or not required.

Each AXI4-Stream acts as a single unidirectional channel for a handshake data flow.

At this lower level of operation (compared to the memory mapped AXI protocol types), the

mechanism to move data between IP is defined and efficient, but there is no unifying

address context between IP. The AXI4-Stream IP can be better optimized for performance

in data flow applications, but also tends to be more specialized around a given application

space.

Combining AXI4-Stream and Memory Mapped Protocols

Another approach is to build systems that combine AXI4-Stream and AXI memory

mapped IP together. Often a DMA engine can be used to move streams in and out of

memory. For example, a processor can work with DMA engines to decode packets or

implement a protocol stack on top of the streaming data to build more complex systems

where data moves between different application spaces or different IP.

AXI Reference Guide https://www.wendangku.net/doc/2f12705703.html,9 UG761 (v13.1) March 7, 2011

https://www.wendangku.net/doc/2f12705703.html,

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Chapter 1:Introducing AXI for Xilinx System Development

What AXI Protocols Replace

Table 1-1 lists the high-level list of AXI4 features available and what protocols an AXI option replaces.Targeted Reference Designs

The other chapters of this document go into more detail about AXI support in Xilinx tools and IP . To assist in the AXI transition, the Spartan-6 and Virtex-6 Targeted Reference

Designs, which form the basis of the Xilinx targeted domain platform solution, have been migrated to support AXI. These targeted reference designs provide the ability to

investigate AXI usage in the various Xilinx design domains such as Embedded, DSP , and Connectivity. More information on the targeted reference designs is available at https://www.wendangku.net/doc/2f12705703.html,/products/targeted_design_platforms.htm .

Additional References

Additional reference documentation:?ARM AMBA AXI Protocol v2.0 Specification ?

AMBA4 AXI4-Stream Protocol v1.0

See the Introduction, page 5 for instructions on how to download the ARM ? AMBA ? AXI specification from https://www.wendangku.net/doc/2f12705703.html, .

Additionally, this document references the following documents, located at the following Xilinx website:

https://www.wendangku.net/doc/2f12705703.html,/support/documentation/axi_ip_documentation.htm .?AXII Interconnect IP (DS768)

?AXI-To-AXI Connector IP Data Sheet (DS803)?AXI External Master Connector (DS804) ?AXI External Slave Connector (DS805)?

MicroBlaze Processor Reference Guide (UG081)

Table 1-1:

AXI4 Feature Availability and IP Replacement (1)

Interface Features

Replaces AXI4

?Traditional memory mapped address/data interface.?Data burst support.

PLBv3.4/v4.6

OPB NPI XCL

AXI4-Lite

?Traditional memory mapped address/data interface.?

Single data cycle only.PLBv4.6 (singles only)

DCR DRP AXI4-Stream

Data-only burst.

Local-Link DSP

TRN (used in PCIe)

FSL

1.See Chapter 4, “Migrating to Xilinx AXI Protocols,” for more information.

AXI Reference Guide

https://www.wendangku.net/doc/2f12705703.html, 11

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Additional References

This document lists the following Xilinx websites:?AXI IP

document website:

https://www.wendangku.net/doc/2f12705703.html,/ipcenter/axi4.htm ?EDK website: https://www.wendangku.net/doc/2f12705703.html,/tools/embedded.htm ?CORE G enerator ? tool: https://www.wendangku.net/doc/2f12705703.html,/tools/coregen.htm

?Memory Control: https://www.wendangku.net/doc/2f12705703.html,/products/design_resources/mem_corner ?System Generator: https://www.wendangku.net/doc/2f12705703.html,/tools/sysgen.htm ?Local-Link:

https://www.wendangku.net/doc/2f12705703.html,/products/design_resources/conn_central/locallink_member/sp06.pdf

?Targeted Designs: https://www.wendangku.net/doc/2f12705703.html,/products/targeted_design_platforms.htm ?

Answer Record:

https://www.wendangku.net/doc/2f12705703.html,/support/answers/37425.htm

Chapter 1:Introducing AXI for Xilinx System Development

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Chapter2 AXI Support in Xilinx Tools and IP

AXI Development Support in Xilinx Design Tools

This section describes how Xilinx? tools can be used to build systems of interconnected

Xilinx AXI IP (using Xilinx Platform Studio or System Generator for DSP), and deploy

individual pieces of AXI IP (using the CORE Generator? tool).

Using Embedded Development Kit: Embedded and System Edition

Xilinx ISE Design Suite: Embedded Edition and System Edition support the addition of

AXI cores into your design through the tools described in the following subsections.

Creating an Initial AXI Embedded System

The following Embedded Development Kit (EDK) tools support the creation and addition

of AXI-based IP Cores (pcores).

?Base System Builder (BSB) wizard—creates either AXI or PLBv.46 working

embedded designs using any features of a supported development board or using

basic functionality common to most embedded systems. After creating a basic system,

customization can occur in the main Xilinx Platform Studio (XPS) view and ISE. Xilinx

recommends using the BSB to start new designs. Refer to the XPS Help for more

information.

?Xilinx Platform Studio (XPS)—provides a block-based system assembly tool for

connecting blocks of IPs together using many bus interfaces (including AXI) to create

embedded systems, with or without processors. XPS provides a graphical interface for

connection of processors, peripherals, and bus interfaces.

?Software Development Toolkit (SDK)— is the software development environment

for application projects. SDK is built with the Eclipse open source standard. For

AXI-based embedded systems, hardware platform specifications are exported in an

XML format to SDK (XPS-based software development and debugging is not

supported.) Refer to SDK Help for more information.

More information on EDK is available at:

https://www.wendangku.net/doc/2f12705703.html,/support/documentation/dt_edk.htm.

Creating and Importing AXI IP

XPS contains a Create and Import Peripheral (CIP) wizard that automates adding your IP

to the IP repository in Platform Studio.

AXI Reference Guide https://www.wendangku.net/doc/2f12705703.html,13 UG761 (v13.1) March 7, 2011

Chapter 2:AXI Support in Xilinx Tools and IP

Debugging and Verifying Designs: Using ChipScope in XPS

The ChipScope? Pro Analyzer AXI monitor core, chipscope_axi_monitor, aids in

monitoring and debugging Xilinx AXI4 or AXI4-Lite protocol interfaces. This core lets you

probe any AXI, memory mapped master or slave bus interface. It is available in XPS.

With this probe you can observe the AXI signals going from the peripheral to the AXI

Interconnect core. For example, you can set a monitor on a MicroBlaze processor

instruction or data interface to observe all memory transactions going in and out of the

processor.

Each monitor core works independently, and allows chaining of trigger outputs to enable

taking system level measurements. By using the auxiliary trigger input port and the trigger

output of a monitor core you can create multi-level triggering environments to simplify

complex system-level measurements.

For example, if you have a master operating at 100MHz and a slave operating at 50MHz,

this multi-tiered triggering lets you analyze the transfer of data going from one time

domain to the next. Also, with this system-level measurement, you can debug complex

multi-time domain system-level issues, and analyze latency bottlenecks in your system.

You can add the chipscope_axi_monitor core to your system using the IP Catalog in XPS

available under the /debug folder as follows:

1.Put the chipscope_axi_monitor into your bus interface System Assembly View (SAV).

2.Select the bus you want to probe from the Bus Name field.

After you select the bus, an “M” for monitor displays between your peripheral and the

AXI Interconnect core IP.

3.Add a ChipScope ICON core to your system, and connect the control bus to the AXI

monitor.

4.In the SAV Ports tab, on the monitor core, set up the MON_AXI_ACLK port of the core to

match the clock used by the AXI interface being probed.

Optionally, you can assign the MON_AXI_TRIG_OUT port and connect it to other

chipscope_axi_monitor cores in the system.

Using Processor-less Embedded IP in Project Navigator

You might want to use portions of EDK IP outside of a processor system. For example, you

can use an AXI Interconnect core block to create a multiported DDR3 controller. XPS can be

used to manage, connect, and deliver EDK IP, even without a processor. See Xilinx Answer

Record 37856 for more information.

Using System Generator: DSP Edition

System Generator for DSP supports both AXI4 and AXI4-Stream interfaces:

?AXI4 interface is supported in conjunction with the EDK Processor Block.

?AXI4-Stream interface is supported in IPs found in the System Generator AXI4 block

library.

AXI4 Support in System Generator

AXI4 (memory-mapped) support in System Generator is available through the EDK

Processor block found in the System Generator block set. The EDK Processor block lets you https://www.wendangku.net/doc/2f12705703.html, AXI Reference Guide

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AXI Development Support in Xilinx Design Tools

connect hardware circuits created in System Generator to a Xilinx MicroBlaze? processor; options to connect to the processor using either a PLBv4.6 or an AXI4 interface are available.

You do not need to be familiar with the AXI4 nomenclature when using the System Generator flow because the EDK Processor block provides an interface that is memory-centric and works with multiple bus types.

You can create hardware that uses shared registers, shared FIFOs, and shared memories, and the EDK Processor block manages the memory connection to the specified interface.Figure 2-1 shows the EDK Processor Implementation tab with an AXI4 bus type selected.

Port Name Truncation

System Generator shortens the AXI4-Stream signal names to improve readability on the block; this is cosmetic and the complete AXI4-Stream name is used in the netlist. The name truncation is turned on by default; uncheck the Display shortened port names option in the block parameter dialog box to see the full name.

Port Groupings

System Generator groups together and color-codes blocks of AXI4-Stream channel signals. In the example illustrated in the following figure, the top-most input port, data_tready , and the top two output ports, data_tvalid and data_tdata belong in the same AXI4-Stream channel, as well as phase_tready , phase_tvalid , and phase_tdata .

Figure 2-1:

EDK Processor Interface Implementation Tab

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Chapter 2:AXI Support in Xilinx Tools and IP

System Generator gives signals that are not part of any AXI4-Stream channels the same background color as the block; the rst signal, shown in Figure 2-2, is such an example.

Breaking Out Multi-Channel TDA TA

The TDATA signal in an AXI4-Stream can contain multiple channels of data. In System Generator, the individual channels for TDATA are broken out; for example, in the complex multiplier shown in Figure 2-3 the TDATA for the dout port contains both the imaginary and the real number components.

Note:Breaking out of multi-channel TDA T A does not add additional logic to the design. The data is correctly byte-aligned also.

For more information about System Generator and AXI IP creation, see the following Xilinx website: https://www.wendangku.net/doc/2f12705703.html,/tools/sysgen.htm .

Figure 2-2:Block Signal Groupings

Figure 2-3:

Multi-Channel TDATA

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AXI Development Support in Xilinx Design Tools

Using Xilinx AXI IP: Logic Edition

Xilinx IP with an AXI4 interface can be accessed directly from the IP catalog in CORE Generator, Project Navigator, and PlanAhead. An AXI4 column in the IP catalog shows IP with AXI4 support. The IP information panel displays the supported AXI4, AXI4-Stream, and AXI4-Lite interface.

Generally, for Virtex ?-6 and Spartan ?-6 device families, the AXI4 interface is supported by the latest version of an IP . Older, “Production,” versions of IP continue to be supported by the legacy interface for the respective core on Virtex-6, Spartan-6, Virtex ?-5, Virtex ?-4 and Spartan ?-3 device families. The IP catalog displays all “Production” versions of IP by default. Figure 2-4 shows the IP Catalog in CORE Generator.

Figure 2-5, page 18 shows the IP catalog in PlanAhead with the equivalent AXI4 column and the supported AXI4 interfaces in the IP details panel.

Figure 2-4:

IP Catalog in Xilinx Software

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Chapter 2:AXI Support in Xilinx Tools and IP

Xilinx AXI Infrastructure IP

Xilinx has migrated a significant portion of the available IP to AXI prototol. This section provides an overview of the more complex IP that will be used in many AXI-based systems.

The following common infrastructure Xilinx IP is available for Virtex ?-6 and Spartan ?-6 devices, and future device support:?Xilinx AXI Interconnect Core IP

?Connecting AXI Interconnect Core Slaves and Masters ?External Masters and Slaves ?Centralized DMA ?Ethernet DMA ?Video DMA

Memory Control IP and the Memory Interface Generator

Refer to Chapter 4, “Migrating to Xilinx AXI Protocols,” for more detailed usage information. See the following for a list of all AXI IP:https://www.wendangku.net/doc/2f12705703.html,/ipcenter/axi4.htm .

Figure 2-5:

IP Catalog in PlanAhead Software

楼宇自控系统设计说明

楼宇自控系统设计说明一、楼宇自控系统 1.系统概述楼宇自控系统是对建筑物内各类机电设备的运行、安全状况、能源使用和管理等实行自动监测、控制与管理的自动化系统，通过对各个子系统进行监视、控制、信息记录，实现分散节能控制和集中科学管理，为用户提供安全、健康和舒适的工作环境，为管理者提供方便的管理手段，从而减少建筑设备的能耗，延长设备寿命并降低管理成本。楼宇自控系统将对以下机电设备进行监控： ?冷热源系统 ?空调系统 ?送排风系统 ?给排水系统 ?变配电系统 ?电梯系统 2.子系统设计 2.1系统规划在校消控室内配置一个管理平台。网络控制器安装在楼层弱电井，通过智能网进行组网。空调机组、新风机组、送排风机、潜污泵等设备的监控由楼控系统配置现场控制器，现场控制器均布置在受控设备附近。变配电系统、电梯系统通过通讯接口的形式接入本系统监控，充分利用了设备自带的控制系统。冷水机组、燃气热水机组等第三方设备通过通讯接口的形式接入本系统的网络控制器，与楼控系统现场控制器配合完成冷热源系统的群控。 2.2系统构架楼宇自控系统设计为两层网络架构：网络控制层、现场控制层。网络控制层：网络控制层由管理服务器和网络控制器等设备组成；

管理服务器处于楼宇自控系统的最高监视与管理层，它通过智能网连接网络控制器，通过人机交互界面，实现对各机电子系统的集中监视与管理。支持浏览器访问，浏览器界面可以支持构架显示、窗口推出、动画和参数变量值动态显示，支持查询，实现带有口令验证的安全管理操作控制，也可以支持多媒体技术，应用视频、图像和音响等技术，使报警监视和设备管理图形界面生动直观。网络控制器通过双绞线通讯网络连接各楼层的现场控制器，将各种机电设备的实时运行状况集成，其功能主要是实现网络匹配和信息传递，具有总线控制功能和提供WEB 服务，可以通过BACnet 、Modbus 等开放协议进行有效的系统集成，突破了传统的系统集成只能在管理服务器实施的局限性。现场控制层：现场控制层网络采用现场总线技术实现建筑内现场控制器之间的通讯，既可满足传送管理服务器下达指令的任务，又可及时向管理服务器反馈建筑设备的信息。同时，现场控制层网络还可在管理服务器故障时，继续按预定的程序工作，从而保证系统的正常使用。系统架构如下图所示：工作站)

楼宇自控系统设计方案

楼宇自控系统设计方案工程公司年月日

目录一、概述二、设计依据三、设计原则四、系统设计描述五、楼宇自控系统产品介绍

楼宇自控系统设计说明一、概述当今，世界各地的大厦管理部门为了使其客户拥有更舒适的环境而正在寻找创建完美室内环境的方法，他们越来越注重于通过优化控制提高管理水平和环境质量的可调性。智能大厦向人们提供全面的、高质量的、快捷的综合服务功能，它是现代高科技的结晶，是建筑艺术与信息技术完美的结合。楼宇自控系统( ，简称)是智能大厦的一个重要的组成部分。它的监控范围通常包括冷热源系统、空调系统、送排风系统、给排水系统、变配电系统、照明系统、电梯系统等。高新信息技术和计算机网络技术的高速发展，对建筑物的结构、系统、服务及管理最优化组合的要求越来越高，要求建筑物提供一个合理、高效、节能和舒适的工作环境。节能是一项基本国策，也是建筑电气设计全面技术经济分析的重要组成部分。楼宇自控系统正是顺应了这一潮流，它的建立，对于大厦机电设备的正常运行并达到最佳状态，以及大厦的防火与保安都提供了有力的保证。同时，依靠强大软件支持下的计算机进行信息处理、数据分析、逻辑判断和图形处理，对整个系统做出集中监测和控制；通过计算机系统及时启停各有关设备，避免设备不必要的运行，又可以节省系统运行能耗。当前现代化大厦就空调系统而言，是一栋大楼耗能大户，也是节能潜力最大的设备。从统计数据来看，中央空调系统占整个大楼的耗能50%以上，而大楼装有楼宇自控系统以后，可节省能耗25%，节省人力约50%。出现故障，能够及时知道何时何地出现何种故障，使事故消除在萌芽状态。当前随着建筑物的规模增大和标准提高，大厦的机电设备数量也急剧增加，这些设备分散在大厦的各个楼层和角落，若采用分散管理，就地监测和操作将占用大量人力资源，有时几乎难以实现。如采用楼宇自控系统，利用现代的计算机技术和网络系统，实现对所有机电设备的集中管理和自动监测，就能确保楼内所有机电设备的安全运行，同时提高大楼内人员的舒适感和工作效率。 **大厦是采用西欧古典三段式的、国际化标准的智能型建筑，采用楼宇自动化系统将为大厦的管理者提供自动化水平较高的先进运行手段，并为用户提供舒适宜人的生活和工作环境。二、设计依据 2．1 《民用建筑电气设计规范》16-92 2．2 《电气装置安装工程施工及验收规范》50254-50259-96

楼宇自控系统设计方案[详细]

目录一、概述二、设计依据三、设计原则四、系统设计描述五、TAC楼宇自控系统产品介绍

楼宇自控系统设计说明一、概述当今,世界各地的大厦管理部门为了使其客户拥有更舒适的环境而正在寻找创建完美室内环境的方法,他们越来越注重于通过优化控制提高管理水平和环境质量的可调性.智能大厦向人们提供全面的、高质量的、快捷的综合服务功能,它是现代高科技的结晶,是建筑艺术与信息技术完美的结合.楼宇自控系统(Building Auto米ation Syste米,简称BAS )是智能大厦的一个重要的组成部分.它的监控范围通常包括冷热源系统、空调系统、送排风系统、给排水系统、变配电系统、照明系统、电梯系统等. 高新信息技术和计算机网络技术的高速发展,对建筑物的结构、系统、服务及管理最优化组合的要求越来越高,要求建筑物提供一个合理、高效、节能和舒适的工作环境.节能是一项基本国策,也是建筑电气设计全面技术经济分析的重要组成部分.楼宇自控系统正是顺应了这一潮流,它的建立,对于大厦机电设备的正常运行并达到最佳状态,以及大厦的防火与保安都提供了有力的保证.同时,依靠强大软件支持下的计算机进行信息处理、数据分析、逻辑判断和图形处理,对整个系统作出集中监测和控制;通过计算机系统及时启停各有关设备,避免设备不必要的运行,又可以节省系统运行能耗. 当前现代化大厦就空调系统而言,是一栋大楼耗能大户,也是节能潜力最大的设备.从统计数据来看,中央空调系统占整个大楼的耗能50%以上,而大楼装有楼宇自控系统以后,可节省能耗25%,节省人力约50%.出现故障,能够及时知道何时何地出现何种故障,使事故消除在萌芽状态.当前随着建筑物的规模增大和标准提高,大厦的机电设备数量也急剧增加,这些设备分散在大厦的各个楼层和角落,若采用分散管理,就地监测和操作将占用大量人力资源,有时几乎难以实现.如采用楼宇自控系统,利用现代的计算机技术和网络系统,实现对所有机电设备的集中管理和自动监测,就能确保楼内所有机电设备的安全运行,同时提高大楼内人员的舒适感和工作效率. **大厦是采用西欧古典三段式的、国际化标准的智能型建筑,采用楼宇自动化系统将为大厦的管理者提供自动化水平较高的先进运行手段,并为用户提供舒适宜人的生活和工作环境.

AMBA_AXI总线中文详解

AXI总线协议资料整理第一部分： 1、AXI简介：AXI（Advanced eXtensible Interface）是一种总线协议，该协议是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持显著传输访问和乱序访问，并更加容易就行时序收敛。AXI 是AMBA 中一个新的高性能协议。AXI 技术丰富了现有的AMBA 标准内容，满足超高性能和复杂的片上系统（SoC）设计的需求。 2、AXI 特点：单向通道体系结构。信息流只以单方向传输，简化时钟域间的桥接，减少门数量。当信号经过复杂的片上系统时，减少延时。支持多项数据交换。通过并行执行猝发操作，极大地提高了数据吞吐能力，可在更短的时间内完成任务，在满足高性能要求的同时，又减少了功耗。独立的地址和数据通道。地址和数据通道分开，能对每一个通道进行单独优化，可以根据需要控制时序通道，将时钟频率提到最高，并将延时降到最低。第二部分：本部分对AXI1.0协议的各章进行整理。第一章本章主要介绍AXI协议和AXI协议定义的基础事务。 1、AXI总线共有5个通道分别是read address channel 、write address channel 、read data channel 、write data channel、write response channel。每一个AXI传输通道都是单方向的。 2、每一个事务都有地址和控制信息在地址通道（address channel）中，用来描述被传输数据的性质。 3、读事务的结构图如下：

BAS楼宇自控系统设计方案

目录第一章楼宇自控系统 (2) 1.1总述 (2) 1.1.1 系统设计标准 (2) 1.1.2 系统设计依据 (3) 1.2系统功能及技术要求 (4) 1.2.1 BAS监控方案 (4) 1.2.2 能量管理系统EMS的节能功能 (9) 1.3系统设备选型 (11) 1.4系统概述 (13) 1.4.1 系统特点 (13) 1.4.2 系统结构 (15) 1.4.3 系统硬件功能 (17) 1.4.4 系统软件EBI说明 (19) 1.5设备监控点数总表(见附表一) (20) 1.6系统设备清单及报价 (20)

第一章楼宇自控系统 1.1 总述楼宇自控系统（BAS）是建筑技术、自动控制技术与计算机网络技术相结合的产物，使大楼具有智能建筑的特性。现代建筑内部有大量机电设备，这些设备多而分散。多，即数量多，被控、监视、测量的对象多，多达上千个点以上；散，即这些设备分布在各楼层和各个角落。如果采用分散管理，就地控制、监视和测量是难以想象的。采用楼宇自控系统，就可以合理利用设备，节约能源，节省人力，确保设备的安全运行，加强楼内机电设备的现代化管理, 并创造安全、舒适与便利的工作环境，提高经济效益。罗湖边检站办公大楼是一座以边检办公为主体的、对现场以及信息安全性要求较高的综合型现代化大厦。大楼由主楼和副楼两部分组成，其中主楼高20层，副楼高7层，地下2层，总建筑面积24000平方米左右，属一类建筑物。本工程的楼宇自控系统主要考虑对该大楼的机电设备，如中央空调系统、通风系统、公共照明系统、给排水系统、电梯系统和变配电系统等进行监控和管理。BA系统中央站设在地下二层，上述各系统由中央控制站统一管理，协调运作。 1.1.1 系统设计标准楼宇自控系统是通过中央计算机系统的网络将分布在各监控现场的区域智能分站连接起来，共同完成集中操作、管理和分散控制的综合监控系统。一、系统目标楼宇自控系统的目标就是对大厦内所有机电设备采用现代计算机控制技术

楼宇自控系统操作手册范本

楼宇自控系统使用说明本楼宇自控系统（BA）选用施耐德的VISTA楼宇自控管理系统。整套系统由图形工作站、总线控制器及现场单元控制器等组成。系统主要构成有VISTA 5服务器工作站一台、操作工作站二台、VISTA 5软件套装一套、现场控制器及扩展模块等，能够对大楼的新风机组、空调机组、新排风机组、通风等子系统进行监测和控制。达到了便于管理，节能降耗，节省人力的作用。一、BAS管理软件的启动 BAS服务器工作站设在地下一层工程部，操作工作站分别设在地下一层工程部和地下一层锅炉房，采用VISTA 5.1系统软件及三用户客户端，运行于Windows操作平台上，实现了设备自动/手动启、停，设定值修改，设备运行状态及故障报警，操作记录报告，监控参数趋势图、报警一览表及分级处理、执行或停止各项控制程序等。二、BAS管理软件登陆 1、系统登陆：计算机开机后，根据系统的操作程序，输入系统登陆的用户名和密码(hxwdgcb)，密码是“哈西万达工程部”简写，系统自动登录WINDOWS平台。 2、启动BAS服务器点击任务栏中的“开始”按钮，打开“程序”下“Schneider Electric”下的“TAC Vista Server 5.1.8”下的Server软件。或者直接双击桌面上图标，即可打开bas的软件，进入软件服务器界面。英文系统的界面图如图1，中文的界面图如图2

图1 图2 3、进入BAS图形管理界面在启动bas服务器界面，点击“文件”菜单，如图3；选择“启动Tac Vista工作站”后，进入管理工作站登陆界面，如图4。

图3 图4 在登陆界面相应的位置输入用户名 1 和密码1111 后，点击确定，进入工作站管理界面。如图5

分析楼宇自控系统的设计及存在的问题

一. 概述楼宇自控系统是建筑设备自动化控制系统的简称。建筑设备主要是指为建筑服务的、那些提供人们基本生存环境（风、水、电）所需的大量机电设备，如暖通空调设备、照明设备、变配电设备以及给排水设备等，通过实现建筑设备自动化控制，以达到合理利用设备，节省能源、节省人力，确保设备安全运行之目的。随着科技和经济的不断发展，建筑内各种机电设备越来越多，越来越复杂，对机电设备的控制和管理要求也越来越高。楼宇自控系统在其发展过程经历了从分散控制到集中控制，再到集散控制目前正向开放式现场总线系统发展的则这么几个阶段。实际上就是一个工业自动化控制系统发展的缩影。可以预见： 1）集散控制系统是现阶段楼宇自控系统的主流； 2）现场总线技术是集散控制系统发展方向 3）VLAN、TCP/IP等网络技术在楼宇自控系统应用，网络实现Web化； 4）通用控制器与智能仪表共存； 5）广泛采用以状态空间方法为基础的现代控制理论解决楼宇自控问题，取得成效； 6）系统集成技术取得进展,人机界面、操作环境改善，符合人机工程学基本机理。二. 楼宇自控系统设计阶段的划分和内容楼宇自控系统是建筑设计的一部分，并与建筑设计同时进行的。在工程设计中，要根据业主的投资额和使用要求，确定楼宇自控系统的控制范围、控制点数及整个系统的构成。做好与土建施工有关部分的管线预留和预埋。我们把设计院完成的设计内容称为一次设计。主要内容包括：方案设计、初步设计、施工图设计。现将各部分内容予以简介：（一）方案设计此设计阶段，建筑电气专业设计文件主要为设计说明书。包括以下内容： 1．设计范围在电气或弱电总说明中阐述建筑物智能化设计标准等级、设计范围。2．BA 设计的相关系统内容应说明自控设计包含的内容，例如：对空调系统设备的运行状况进行监理、控制、测量和记录; 对供配电系统、变配电设备进行监视、控制、测量和记录；对给排水系统设备的运行监视、控制、测量和记录；对电梯及自动扶梯的运行监视、控制、测量和记录3．当由楼宇自控系统完成系统集成时，应说明集成的内容。如：对公共安全防范系统进行必要的监测对火灾自动报警系统进行必要的监测对停车场管理系统进行监测（二）初步设计此设计阶段，包括以下内容：设计说明书、系统图、平面图、主要设备材料表。图纸目录由总目录给出。 1．设计说明书（1）建筑概况：说明建筑类别、性质、面积、层数、高度及智能化设计标准等级等；（2）相关专业提供给本专业的工程设计资料；（3）建设方提供的有关职能部门认定的工程设计资料；（4）本工程采用的主要标准及法规；（5）设计范围：在电气或弱电设计说明中阐述的设计内容包括楼宇自控系统。（6）楼宇自控系统控制室的位置、面积、独立设置或与哪些系统和用，监控总点数，包括数字输入、数字输出、模拟输入、模拟输出各为多少，系统的组成。（7）各子系统的要求和联动控制功能；（8）当完成智能化系统集成功能时需说明集成子系统及其要求；（9）主要产品的选型；设计中所使用的符号、图例、标注的含义；接地要求及导线敷设方式。（10）须提请在初步设计审批时需解决或确定的主要问题2．系统图应划出系统通讯的干线图、控制室大体位置，设备DDC 大体位置，数量应在干线图中大体标出，只标出现路连接路径，不做线路选型。

AMBAAXI总线详解

AXI 总线协议资料整理第一部分： 1、AXI 简介：AXI (Adva need eXte nsible In terface 是一种总线协议，该协议是ARM 公司提出的AMBA( Advanced Microcontroller Bus Architecture)3.0 协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持显著传输访问和乱序访问，并更加容易就行时序收敛。AXI 是AMBA 中一个新的高性能协议。AXI 技术丰富了现有的AMBA标准内容，满足超高性能和复杂的片上系统(SoC)设计的需求。 2、AXI 特点：单向通道体系结构。信息流只以单方向传输，简化时钟域间的桥接，减少门数量。当信号经过复杂的片上系统时，减少延时。支持多项数据交换。通过并行执行猝发操作，极大地提高了数据吞吐能力，可在更短的时间内完成任务，在满足高性能要求的同时，又减少了功耗。独立的地址和数据通道。地址和数据通道分开，能对每一个通道进行单独优化，可以根据需要控制时序通道，将时钟频率提到最高，并将延时降到最低。第二部分：本部分对AXI1.0 协议的各章进行整理。第一章本章主要介绍AXI 协议和AXI 协议定义的基础事务。 1 、AXI 总线共有5 个通道分别是read address channel 、write address channel 、read data channel、write data channe、l write response ehanne。每一个AXI传输通道都是单方向的。 2、每一个事务都有地址和控制信息在地址通道( address channel 中，用来描述被传输数据的性质。 3、读事务的结构图如下：

楼宇自控系统施工方案

楼宇自控系统施工方案本工程楼宇自控采用集散型计算机控制系统,系统由现场传感器及执行器、直接数字控制器(DDC)、网络控制器中央操作站等四大部分组成。控制范围:空调机组、新风机组、洁净空调、风机、供电、照明、温度传感、给排水、远传抄表。施工流程如下: １）线缆敷设 `在本工程中,线缆比较集中的地方采用电缆桥架敷设,出桥架和比较分散的地方采用穿镀锌钢管敷设,竖井内的线缆敷设在线槽内。输入输出设备至接线盒部分采用金属软管,管长尽量控制在１米以内。楼宇自控系统布线和照明系统穿线同期进行。 2)输入输出设备检测接线输入设备主要有：温度传感器、湿度传感器、压力压差传感器、流量传感器电量变送器、空气质量传感器、温控器、风速传感器。输出设备主要有：电磁电动调节阀、电动风阀驱动器等。 (1)温湿度传感器不应安装在阳光直射的位置,远离有强烈震动、电磁干扰的区域,不破坏建筑物外观与完整性,室外温湿度传感器设防风雨

防护罩。尽可能远离门窗和出风口的位置,若无法避开则至少相距2米，并列安装的传感器距地高度一致,高度差不大于１毫米,同区域内高度差不大于5毫米，传感器和DＤC之间的连线的电阻要求小于1Ω。（2）压力、压差传感器、压差开关的安装传感器应安装在便于调试、维修的位置。传感器应安装在温、湿度传感器的上游侧。风管型压力、压差传感器的安装应在风管保温层完成之后。风管型压力、压差传感器应在风管的直管段，如不能安装在直管段,则应避开风管内通风死角和蒸汽放空的位置。水管型、蒸汽型压力与压差传感器的安装应在工艺管道预制和安装的同时进行，其开孔与焊接工作必须在工艺管道的防腐、衬里、吹扫和压力实验前进行。水管型、蒸汽型压力、压差传感器不宜安装在管道焊接缝及其边缘上开孔及焊接处。水管型、蒸汽型压力、压差传感器的直压段大于管道口径的三分之二时可安装在管道顶部,小于管道口径的三分之二时可安装在侧面火底部和水流流束稳定的位置，不宜选在阀门等阻力部件的附近、水流流束死角和振动较大的位置。安装压差开关时，宜将薄膜处于垂直与平面的位置。

楼宇自控系统技术规范

楼宇自控系统技术文件

目录第一章综述 (3) 1.1 基本要求 (3) 1.2 招标范围 (3) 1.3 工程界面 (5) 1.4 设计依据 (6) 1.5 总体要求 (6) 1.6 招标相关要求 (18) 第二章楼宇自控系统 (20) 2.1 概述 (20) 2.2 系统网络要求 (20) 2.3 系统性能要求 (21) 2.4 系统控制功能要求 (22) 2.5 软件要求 (26) 2.6 网络控制器设备技术要求 (28) 2.7 现场DDC控制器技术要求 (29) 2.8 传感器及执行机构要求 (30) 第三章主要设备品牌推荐建议 (33) 第四章系统图纸一套（电子版） (33) 第五章工程量清单一套（电子版） (33)

第一章综述 1.1 基本要求本技术要求说明书为XXXXXX楼宇自控系统的技术标书，是本招标文件的组成部分。投标人必须按照本技术要求说明书中条款的要求做出实质性回答，应答内容应包括对招标书条款的响应程度，如优于、符合、有偏差或不符合，以及对相关内容的具体说明。任何偏差都必须列入投标书中明标部分的《技术要求偏离表》和《系统设备及材料偏离表》。中标后在合同谈判中任何技术性能偏差都不得低于发包人已确认的此《技术要求偏差表》表中的指标。发包人有权拒绝任何不按本招标文件要求而提供的设备、材料，同时也有权通知承包人将不适合的设备、材料更换。如果有拒绝接收不符合本招标文件要求的设备、材料时，不可作为导致承包人不能按工程进度完成相应工作内容的理由。除非特别说明，在投标书中所提供的所有设备、仪器、工具、附件等均视为包含在对本标书的投标价格中，该报价应包含工程实施过程中所有可能发生的费用。要明确承诺对投标内容所涉及的专利承担责任，并负责保护发包人的利益不受任何损害。一切由于所提供的文字、商标和技术专利等侵权引起的法律诉讼、裁决和费用均与发包人无关。投标内容所涉及的有关专利费和其它相关费用纳入总报价并加以说明。必须充分理解本工程楼宇自控系统设计图纸，在投标时合理选型配置，可修正、补充原设计图纸的不足及欠缺的具体设备，满足设计功能要求。中标单位须根据实际施工情况对设计图纸进行细化，并提交用户、设计单位、监理单位等审核批准后实施，该项工作不得收取任何费用。 1.2 招标范围

AXI_reference_guide(AXI总线设计参考指南)

[Guide Subtitle] [optional] UG761 (v13.1) March 7, 2011 [optional]AXI Reference Guide UG761 (v13.1) March 7, 2011

Xilinx is providing this product documentation, hereinafter “Information,” to you “AS IS” with no warranty of any kind, express or implied. Xilinx makes no representation that the Information, or any particular implementation thereof, is free from any claims of infringement. Y ou are responsible for obtaining any rights you may require for any implementation based on the Information. All specifications are subject to change without notice. XILINX EXPRESSL Y DISCLAIMS ANY WARRANTY WHA TSOEVER WITH RESPECT TO THE ADEQUACY OF THE INFORMATION OR ANY IMPLEMENTATION BASED THEREON, INCLUDING BUT NOT LIMITED TO ANY WARRANTIES OR REPRESENT ATIONS THAT THIS IMPLEMENTA TION IS FREE FROM CLAIMS OF INFRINGEMENT AND ANY IMPLIED WARRANTIES OF MERCHANTABILITY OR FITNESS FOR A P ARTICULAR PURPOSE. Except as stated herein, none of the Information may be copied, reproduced, distributed, republished, downloaded, displayed, posted, or transmitted in any form or by any means including, but not limited to, electronic, mechanical, photocopying, recording, or otherwise, without the prior written consent of Xilinx. ? 2011 Xilinx, Inc. XILINX, the Xilinx logo, Virtex, Spartan, ISE, and other designated brands included herein are trademarks of Xilinx in the United States and other countries. All other trademarks are the property of their respective owners. ARM? and AMBA? are registered trademarks of ARM in the EU and other countries. All other trademarks are the property of their respective owners. Revision History The following table shows the revision history for this document: Date Version Description of Revisions 09/21/2010 1.0Initial Xilinx release in 12.4. 03/01/2011 2.0Second Xilinx release in 13.1. Added new AXI Interconnect features. Corrected ARESETN description in Appendix A. 03/07/2011 3.0Corrected broken link. AXI Reference Guide https://www.wendangku.net/doc/2f12705703.html, UG761 (v13.1) March 7, 2011

楼宇自控系统方案

目录第1卷系统概述 (2) 第2卷设计依据 (3) 第3卷设计原则 (3) 第4卷设计方案 (4)

第1卷系统概述本系统是为昆山科技文化博览中心实现智能化楼宇管理而设计的一个集散控制系统，该系统能使管理者在中央控制室内就可实现对整座建筑内机电设备的监控和相应的各种现代化管理。我公司推荐采用瑞典TAC VISTA楼宇自控系统。作为清华同方所倡导的“数字化人居环境”新概念的应用，TAC VISTA自控系统具备诸多全新的、超前和开放特点。 TAC VISTA建筑物自动化系统，是一个由高效能PC机和微处理器组成的开放性网络系统－LonWorks。它为整个大楼的管理提供了简便、有效的手段。该系统遵守LonWorks网络协议，是一套集散型网络系统。本系统使用的控制器包括有T AC VISTA 300、400控制器以及TAC VISTA 411、421、451、471、491等扩展模块，并配置适当的现场设备，满足BAS设计的需要。 TAC VISTA系统的产品为瑞典TAC公司生产。瑞典TAC公司全名为TOUR & AN DERSSON，是欧洲最早的楼宇自控公司，具有近百年历史。其总部设在瑞典，在全世界设有14家分公司，负责在世界各地的销售业务。亚太地区分公司设在新加坡。 TAC公司是由瑞典第一家族威伦伯格控股的SEP属下的一家独立的子公司，S EP还拥有ERICSSON、VOLVO、ABB、SAAB、Electrolux、SKF、Atlas、Copco等瑞典其他一流的大公司。由Percy Briarnevik（现任ABB总裁）组成的高级董事会对其进行管理。 TAC公司生产从DDC子站到阀门、执行器机构、传感器、变频器等全部产品，系统成套性高，为用户提供高质量、高可靠性的楼宇自动化系统。加上清华同方获得ISO9001认证的设计、生产和工程体系，TAC VISTA系统在售后服务和今后系 2

楼宇自控系统施工方案

1.1 楼宇自控系统 1.1.1 设备定位、安装 1.中央控制及网络通讯设备应在中央控制室的土建和装饰工程完工后安装； 2.设备及设备各构件间应连接紧密、牢固，安装用的坚固件应有防锈层； 3.设备在安装前应做检查，并应符合下列规定：设备外形完整，内外表面漆层完好；设备外形尺寸、设备内主板及接线端口的型号、规格符合设计规定。 4.有底座设备的底座尺寸应与设备相符，其直线允许偏差为每米1mm，当底座的总长超过5m时，全长允许偏差为5mm。 5.设备底座安装时，其上表面应保持水平，水平方向的倾斜度允许偏差为每米1mm，当底座的总长超过5m时，全长允许偏差为5mm。 6.中央控制及网络通讯设备的安装要符合下列规定：应垂直、平正、牢固；垂直度允许偏差为每米1.5mm；水平方向的倾斜度允许偏差为每米1mm；相邻设备顶部高度允许偏差为2mm；相邻设备接缝处平面度允许偏差为1mm；相邻设备接缝的间隙，不大于2mm；相邻设备连接超过5处时，平面度的最大允许偏差为5mm。 7.室内、室外温湿度传感器：应安装在避免阳光直射的位置，远离有较强振动、电磁干扰的区域；尽可能远离门窗和出风口；并列安装的传感器，距地高度应一致； 8.风管型温、湿度传感器：应安装在风速平稳的风管直管段，应在风管保温层完成之后安装；

9.水管温度传感器：应与工艺管道预制安装同时进行，应在水流温度变化灵敏和具有代表性的地方安装，不宜在阀门等阻力件附近和水流流速死角和振动较大的位置安装； 10.压力、压差传感器、压差开关：应安装在温度传感器的上游侧；风管型压力、压差传感器应在风管的直管段安装；安装压差开关时，宜将薄膜处于垂直于平面的位置； 11.水流开关：应与工艺管道预制安装同时进行；应安装在水平管段上，不应安装在垂直管段上； 12.电磁流量计：应安装在避免有较强交直流磁场或有剧烈振动的场所；应设置在流量调节阀的上游，上游应有一定的直管段，长度为L=10D（D—直径），下游段应有L=4~5D的直管段； 13.水阀与执行机构：阀体上箭头的指向应与水流方向一致，阀门的口径与管道通径不一致时，应采用渐缩管件，同时阀口径一般不应低于管道口径二个等级；执行机构应固定牢固，操作手轮应处于便于操作的位置；有阀位指示装置的阀门，阀位指示装置应面向便于观察的位置；一般安装在回水管口，如条件允许，安装前宜进行模拟动作和试压试验； 14.风阀与执行机构：风阀控制器上开闭箭头的指向应与风门开闭方向一致；风阀控制器应与风阀门轴连接牢固；风阀控制器应与风阀门轴垂直安装，垂直角度不小于85度；风阀控制器安装前宜进行模拟动作； 1.1.2 系统调测调试应具备的条件： 1.BA系统的全部设备包括现场的各种阀门、执行器、传感器等全部安装完毕，线路敷设和接线全部符合设计图纸的要求； 2.BA系统的受控设备及其自身的系统不仅安装完毕，而且单体或自身系统的调试结束；同时其设备或系统的测试数据必须满足自身系统的安装要求；

bas楼宇自控系统设计方案

BAS楼宇自控系统设计方案 1、楼宇自控系统设计综述 1. 1系统设计概述楼宇山控系统(Build in Automation System.简称BAS )是智能建筑的一个重要的纟II 成部分。BAS是基丁?现代分布控制理论而设计的集故系统，通过网络系统将分布在各监控现场的系统控制器连接起来.共同完成集中操作，管理和分散控制的综合自动化系统。RAS 的11标就是对建筑内部的机电设备采用现代计算机技术进行全血仃效的监控，以确保建筑物内舒适和安全的办公环境，同时实现高效节能的要求，并对特定事物作出适当反应.通过BAS対大原内机电设备的门动化监控和冇效的管理，可以便大厦内的温湿度控制达到最舒适的程度，同时以最低的能源和电力消耗来维持系统和设备的iE常工作，以求取得最低的大厦运作成本利最高的经济效益。这极大的方便了设备的操作与维修，减少管理和维护人员。取得H?约能源和人力资源的点好效益。为了真正实现设备的良好运转、大大地节省电能、保持良好的环境控制粘度、降低设备管理及维护的成本，根据先进性和实用性相结合的原则，本方案采用中美合资企业怕斯顿公司(BESTON)的最新一代楼宇自控系统 IBS-5000楼宇自控系统。本项目设计的楼宇自控系统是对建筑内的公用机电设备.包括对建筑群内的空调系统、冷水系统，新风系统，排水系统、送排风系统.照明系统等进行集中监測和遥控管理，以提高整个建筑的数字化管理程度，降低设备故障率，减少维护及营运成本。 1. 2系统设计原则 1.先进性；采用国际或国内通行的先进技术，适应时代发展需要； 2.成熟性：以实用为原则采用成熟的经过工程验证的先进技术： 3.开放性：采用开放的技术标准，避免系统联或扩展的障碍： 4.按需集成：根据本项目特点，按照需要分层次实现集成：

楼宇自控系统技术方案(可做模板)

楼宇自控系统技术方案前言：楼宇自控系统技术方案很多朋友不知道怎么做？薛哥整理了一篇分享给大家，收藏做标准模板也可以。正文：概述本方案针对楼宇自控系统（BAS）而进行设计，根据该项目的特点，我们将利用BAS系统对建筑物内的公共照明、空调系统、供暖通风、给水排水系统等实行全时间的控制和管理，系统收集、记录、保存有关系统的重要信息及数据，作到一体化管理，达到提高运行效率、保证办公环境需要、节省能源、节省人力的效果，最大限度安全延长设备寿命的目的。 1、设计依据提供一些标准和规范以及招标文件提供的相关资料及技术文件； 2、需求分析楼宇自控系统的主要任务是对大厦内的机电设备进行监控和管理。要想管理好大厦内的机电设备，首先必须要知晓它们的运行情况、所处系统中担任的角色以及设备的特性等。楼宇自控系统（BAS）是建立在机电系统的基础上，利用自控技术、计算机软件技术、计算机网络通信技术，将大厦中的不同机电系统设备产生的信息汇集起来，实现各类设备之间的数据、信息交换，并对各种不同类型的信息进行综合处理，以实现对所有被监控机电设备的综合管理。等现代城市综合体本案需要楼宇自控系统（BAS）监控内容具体描述如下：

空调及动力设备（通过DDC接入BAS）送/排风机系统新风系统排风排烟给排水系统（通过DDC及接入BAS）集水井排水泵公共照明（通过DDC接入BAS）公共照明 3、BAS系统监控内容根据项目要求，本项目楼宇自控系统监控的机电设备包括：公共照明、空调系统、供暖通风、给水排水系统。根据某大厦内各类功能建筑的以上各系统设置情况不同，建筑设备监控系统的设置范围及监控内容如下： 3.1 新风机控制监控内容控制方法启停控制空调可以通过BAS系统自动控制启动停止，也可以在现场手动控制；具有定时启停功能，可以根据预定的时间表启停设备；具有联锁功能，送风机启动前，风阀全开，送风机启动后，温度、流量控制回路使能，送风机停止后，风阀关闭，水阀关闭；支持消防联动，接受消防强制信号控制送风机以及风阀。根据消防系统提供的情况实现。温度监控监测送风、回风的温度，并根据预定的高低限值判断，超限则输出报警信息；我们使用串级控制回路对回风温度进行控制。其内环控制通过PID

AXI总线的一些知识

AXI总线的一些知识 AXI-stream总线简介-LDD 本节介绍的AXI是个什么东西呢，它其实不属于Zynq，不属于Xilinx，而是属于ARM。它是ARM最新的总线接口，以前叫做AMBA，从3.0以后就称为AXI了。 Zynq是以ARM作为核心的，运行时也是第一个“醒”过来，然后找可执行代码，找到后进入FSBL（第一引导阶段），接着找配置逻辑部分的bit文件，找到后就叫醒PL按照bit中的方式运行，再接着找可执行代码，进入SSBL（第二引导阶段），这时就可以初始化操作系统的运行环境，引导像Linux这样的大型程序，随后将控制权交给Linux。Linux运行时可以跟PL进行数据交互。注意了，就在这时候，数据交互的通路，就是我们本节要讲的AXI总线。说白了，AXI就是负责ARM与FPGA之间通信的专用数据通道。 ARM内部用硬件实现了AXI总线协议，包括9个物理接口，分别为AXI-GP0~AXI-GP3，AXI-HP0~AXI-HP3，AXI-ACP接口。如下图黄圈所示。可以看到，只有两个AXI-GP是Master Port，即主机接口，其余7个口都是Slave Port（从机接口）。主机接口具有发起读写的权限，ARM可以利用两个AXI-GP主机接口主动访问PL 逻辑，其实就是把PL映射到某个地址，读写PL寄存器如同在读写自己的存储器。其余从机接口就属于被动接口，接受来自PL的读写，逆来顺受。这9个AXI接口性能也是不同的。GP接口是32位的低性能接口，理论带宽600MB/s，而HP和ACP接口为64位高性能接口，理论带宽1200MB/s。有人会问，为什么高性能接口不做成主机接口呢？这样可以由ARM发起高速数据传输。答案是高性能接口根本不需要ARM CPU来负责数据搬移，真正的搬运工是位于PL中的DMA 控制器。位于PS端的ARM直接有硬件支持AXI接口，而PL则需要使用逻辑实现相应的AXI协议。Xilinx提供现成IP如AXI-DMA，AXI-GPIO，AXI-Datamover都实现了相应的接口，使用时直接从XPS的IP列表中添加即可实现相应的功能。有时，用户需要开发自己定义的IP同PS进行通信，这时可以利用XPS向导生成对应的IP。xps中用户自定义IP核可以拥有AXI-Lite，AXI4，AXI-Stream，PLB和FSL这些接口。后两种由于ARM这一端不支持，所以不用。

楼宇自控系统设计步骤及需要的基本资料

做楼空系统设计步骤及需要的基本资料： 1、仔细阅读建设方的建设要求，包括：建设BA系统包括的控制范围、控制内容、控制要求、需要B A的系统结构，工作站要求，软件协议要求等 2、需要图纸：一般性需要：空调系统：通风系统的风系统图、平面图，空调系统中的水系统图、平面图、设计说明、设备表或大样图等，冷源、热源系统图平面图，给排水系统图、平面图，电力系统图、平面图，照明系统图、平面图（如有照明控制），变电所系统图（如有电力系统参数监视），大概这些，根据控制范围，比如曾做过要求把泳池水处理纳入BA的，就需要相应的系统图纸。注：应了解工艺，才能知道如何控制调整相应设备--很重要。 3、阅读图纸，根据具体设备情况，如空调、新风机组段数组成，冷热源系统工艺设计等，根据甲方所要求的控制范围、控制内容、方式建立BA系统监控点表，同时可初步配置BA系统设备（一次设备可以准确配置了，注意阀门口径的配置应阅读空调系统工艺图纸）。 4、根据点表画出控制原理图。 5、将所有要求控制的设备落在BA设计图纸上，并根据设备平面位置分布，选用DDC点数容量等，准确合理配置DDC，这时应考虑系统总线的路由、DDC电源等。 6、画出BA系统图，描述总线关系， 6.X 画出平面图纸，描述系统控制的管、线、线槽、控制内容等。 6.X统计设备表，报价。 7、控制点表出具以后，实际方案也就出来了，现在是应该将方案落在纸上的时候了。 8、工程实施过程中，还应该出具向其他专业提出的详细要求。 9、工程实施过程中，还应做出BA系统一次设备接线图、DDC设备接线图等（如需要）好像基本就这些，不尽之处请见谅，并请大家指出。谢谢！

AMBA+AXI4总线的研究与实现

硕士学位论文 AMBA AXI4总线的研究与实现 RESEARCH AND IMPLEMENTATION OF AMBA AXI4 BUS 杨舜琪哈尔滨工业大学 2011年12月

国内图书分类号：TN47 学校代码：10213 国际图书分类号：621.3 密级：公开工学硕士学位论文 AMBA AXI4总线的研究与实现硕士研究生：杨舜琪导师：张岩教授申请学位：工学硕士学科：微电子学与固体电子学所在单位：深圳研究生院答辩日期：2011年12月授予学位单位：哈尔滨工业大学

Classified Index: TN47 U.D.C: 621.3 Dissertation for the Master Degree in Engineering RESEARCH AND IMPLEMENTATION OF AMBA AXI4 BUS Candidate：Shunqi YANG Supervisor：Prof. Yan ZHANG Academic Degree Applied for：Master of Engineering Speciality：Microelectronics and Solid-State Electronics Affiliation：Shenzhen Graduate School Date of Defence：December, 2011 Degree-Conferring-Institution：Harbin Institute of Technology

哈尔滨工业大学工学硕士学位论文摘要随着集成电路设计复杂度的提高和产品上市时间压力的增大，基于IP核复用的SoC（System on Chip）设计已经成为一种重要的设计方法。总线桥的设计和IP核的互连问题已经成为SoC平台中最重要的课题。IP核互连的方法，总线桥的设计以及总线协议决定了SoC平台的性能。AMBA（Advanced Microcontroller Bus Architecture）总线规范由ARM公司定义。它是一组基于ARM核的SoC通信的标准协议。最新的AMBA 4.0总线协议具有带宽高、延迟小和设计灵活等诸多优点，它目前已成为业界首选的高性能总线标准。本文分析并比较了Wishbone总线标准与AMBA 4.0总线标准的异同。根据AMBA 4.0总线标准中AXI4协议和AXI4-Lite协议，设计并实现了总线桥以及互连模块的VLSI结构。本文研究内容主要包含以下三个部分：首先，为了扩充AXI4总线可使用的IP核资源，本文设计了基于Wishbone 总线和AXI4总线的总线桥IP核，包括把基于Wishbone总线的主设备集成到AXI4总线系统的WB/AXI4总线桥，把基于Wishbone总线的从设备集成到AXI4总线系统的AXI4/WB总线桥，把基于Wishbone总线的主设备集成到AXI4-Lite总线系统的WB/AXI4-Lite总线桥和把基于Wishbone总线的从设备集成到AXI4-Lite总线系统的AXI4-Lite/WB总线桥。其次，本文设计了基于AXI4总线的两种互连结构，包括交叉开关（crossbar switch）和分享型总线（share bus）。两种互连结构设计主要模块包括地址解码器和仲裁器。最后，本文针对设计的总线桥和互连结构，使用Verilog HDL语言进行了硬件实现，在ModelSim环境下通过了功能验证，使用ISE13.1工具进行逻辑综合，分析比较了各IP核的性能。从验证和综合来看，本文的IP设计严格遵循Wishbone总线和AMBA4.0总线的协议规范，WB/AXI4总线桥，AXI4/WB总线桥，WB/AXI4-Lite总线桥和AXI4-Lite/WB总线桥在Xilinx公司Virtex5的FPGA芯片上达到的时钟频率分别279MHz，346 MHz，442 MHz和427 MHz，AXI4总线的交叉开关互连结构在284MHz的工作频率下，拥有22.5Gbps的数据吞吐量，AXI4总线的分享型互连结构在342MHz的工作频率下，拥有6.7Gbps的数据吞吐量，说明各IP 核都具备高速的数据传输能力，完全可以胜任实际应用。关键词：互连总线；AMBA AXI4总线；Wishbone总线；协议转换