实用数字逻辑基础
§1.３基本逻辑运算
逻辑变量
取值：逻辑0、逻辑1。逻辑0和逻辑1不代表数值大小，仅表示相互矛盾、相互对立的两种逻辑状态．基本逻辑运算
与运算或运算非运算
逻辑表达式
F=A ?B =AB
与逻辑真值表与逻辑关系表
与逻辑
开关A 开关B 灯F 断断断合合断合
合
灭灭灭亮
A B F 1 01 1
0 10 0001
0A
B
F &
逻辑符号
与逻辑运算符，也有用“?”、“∧”、“∩”、“&”表示
只有决定某一事件的所有条件全部具备，这一事件才能发生
F
A B
国标符号
国外符号
逻辑表达式F=A +B
或逻辑真值表或逻辑
A B F
≥1国标符号只有决定某一事件的有一个或一个以上具备，这一事件才能发生
A B F 1 01 1
0 10 0111
0N 个输入：
F= A + B + ...+ N
或逻辑运算符，
也有用“∨”、“∪”表示
国外符号
A B
F
当决定某一事件的条件满足时，事件不发生；反之事件发生，
非逻辑
非逻辑真值表国标符号A F 1
A F
0110
逻辑表达式F=A
三、复合逻辑运算
与非逻辑运算
F 1=AB
或非逻辑运算
F 2=A+B
与或非逻辑运算
F 3=AB+CD
“-”非逻辑运算符
F
A
国外符号
异或运算
A B
F 1 01 10 10 0110
0逻辑表达式F=A ⊕B=AB+AB
A B
F
=1逻辑符号
A B
F 1 01 10 10 0001
1
同或运算
逻辑表达式F=A
B=A ⊕B
A
B
F
1逻辑符号
“⊙”同或逻辑运算符
“⊕”异或逻辑运算符
个
）
数字电路要研究的是电路的输入输出之间的逻辑关系，所以数字电路又称逻辑电路，相应的研究工具是逻辑代数（布尔代数）。
在逻辑代数中，逻辑函数的变量只能取两个值（二值变量），即0和1，中间值没有意义。
0和1表示两个对立的逻辑状态。
例如：电位的低高（0表示低电位，1表示
高电位）、开关的开合等。
§1.４逻辑代数的基本定理
公理
交换律结合律
分配律
0 ?0 = 0
0 ?1 =1 ?0 =0 1 ?1 = 1
0 + 0 = 0
0 + 1 =1 + 0 =1 1 + 1 = 1A ?B = B ?A
A +
B = B + A
(A ?B )?C = A ?(B ?C ) (A+ B )+ C = A+ (B + C ) A ?(B + C ) = A ?B + A ?C A + B ?C =( A + B )?(A+ C )
逻辑代数的公理、定律（公式）
１、逻辑代数的运算公式、定律
0-1律
重叠律互补律还原律反演律自等律A ?0=0 A+ 1=1A ?1=A A+ 0=A A ?A=0 A+A=1A ?A=A A+ A=A
A ?B= A+
B A+ B=AB A= A
吸收律消因律包含律
合并律A ?B+ A ?B =A (A+ B) ?(A+ B) =A A+A ?B=A A ?(A+B)=A
A+ A ?B =A+B A ?(A+ B) =A ?B AB+ A C +BC= AB+ A C
(A+B)(A+C )(B+C)= (A+B)(A +C)
逻辑代数的公理、定律（公式）
证明方法
（1）利用真值表
例：用真值表证明反演律
A B AB
A + B
A ?B
A+B
00011011
1110
1110
1000
1000
∴
A ?
B = A +B A+ B =A B
A ?
B = A +B A+ B =A B
2、逻辑代数的运算规则
?
三个基本运算规则
?代入规则：
任何一个含有某变量的等式，如果等
式中所有出现此变量的位置均代之以一个逻辑函数式，则此等式依然成立。
例：A ?B = A +
B 得
A B C BC A +=C
B A ++=由此反演律能推广到n 个变量：
n
21n 21n 21n 21A A A A A A A A A A A A ??????=++++++= 利用反演律
（1）代入规则
BC 替代B
（2）反演规则
?反演规则：
对于任意一个逻辑函数式F ，做如下处理：
?若把式中的运算符“.”换成“+”, “+”换成“.”;?常量“0”换成“1”，“1”换成“0”；
?原变量换成反变量，反变量换成原变量
+ ?
1 00 1A A
A A
?+
那么得到的新函数式F 称为原函数式 F 的反函数式。
则
F F （F 与F 互为反函数）
（3）对偶规则
３、基本定律应用
等式证明
AC
AB C AB C B A ABC +=++例１证明：AC AB C B B A C B A AB C B A C C AB C B A C AB ABC C
AB C B A ABC +=+=+=++=++=++)
()()(左边＝＝右边
得证
求函数的反函数、偶函数（略）
逻辑函数不同形式的转换
一个逻辑函数的表达式不是唯一的，可以有多种形式，并且能互相转换。例如：
逻辑函数式的常见形式
§1.5 逻辑函数表示方法及相互转换
一、逻辑函数
用有限个与、或、非逻辑运算符，按某种逻辑关系将逻辑变量A 、B 、C 、...连接起来，所得的表达式F =f （A 、B 、C 、...）称为逻辑函数。二、逻辑函数的表示方法
真值表
逻辑函数式
逻辑图
波形图
输入变量不同取值组合与函
数值间的对应关系列成表
格用逻辑符号来表示
函数式的运算关系
取值：逻辑0、逻辑1。逻辑0和逻辑1不代表数值大小，仅表示相互矛盾、相互对立的两种逻辑态
反映输入和输出波形变化的图形又叫时序图
1、逻辑函数表示方法
A B C F 000001001100101断“0”合“1”
亮“1”灭“0”
00000逻辑函数式
?挑出函数值为1的项
101111101
111?每个函数值为1的输入变量取值组合写成一个乘积项?这些乘积项作逻辑加输入变量取值为1用原变量表示;反之，则用反变量表示ABC 、ABC 、ABC
F= ABC+ABC+ABC
例
举重裁判电路
真值表
C 开，F 灭
逻辑图F= ABC+ABC+ABC 乘积项用与门实现，和项用或门实现
波形图
1
00
1100
1111
一个逻辑函数的函数表达式不是唯一的，可以
有多种形式，并且能互相转换。例如：
逻辑函数式的常见形式
2、逻辑函数式常见形式及转换
数字逻辑课程设计数字时钟课程设计数电课程设计数字电子技术
数字逻辑课程设计 自从它被发明的那天起，就成为人们生活中必不可少的一种工具，尤其是在现在这个讲 究效率的年代，时钟更是在人类生产、生活、学习等多个领域得到广泛的应用。然而随着时 间的推移，人们不仅对于时钟精度的要求越来越高，而且对于时钟功能的要求也越来越多，时钟已不仅仅是一种用来显示时间的工具，在很多实际应用中它还需要能够实现更多其它的
功能。诸如闹钟功能、日历显示功能、温度测量功能、湿度测量功能、电压测量功能、频率测量功能、过欠压报警功能等。钟表的数字化给人们的生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、自动起闭路灯、定时开关烘箱、通断动力设备、甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。可以说，设计多功能数字时钟的意义已不只在于数字时钟本身，更大的意义在于多功能数字时钟在许多实时控制系统中的应用。在很多实际应 用中，只要对数字时钟的程序和硬件电路加以一定的修改，便可以得到实时控制的实用系统， 从而应用到实际工作与生产中去。因此，研究数字时钟及扩大其应用，有着非常现实的意义。 数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路?目前,数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择? 前言 (2) 目录 (2) 题目 (2) 摘要 (2) 关键字 (3) 设计要求 (3) 正文 (3) 1电路结构与原理图 (3) 2数码显示器 (3) 60进制计数和24进制计数 (4) 校时 (7) 振荡器 (8) 3.计算、仿真的过程和结果 (9) 鸣谢 (11) 元器件清单 (11) 参考文献 (11) 总结与体会 (11) 教师评语 (12) 数字时钟的课程设计 摘要： 数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高 的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。 数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。目前, 数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。本设计采用74LS290. 74LS47.BCD七段数码管和适当的门电路构成，可实现对时、分、秒等时间信息的采集和较时 功能地实现?
数字逻辑个性课实验报告
学生学号0121410870432实验成绩 学生实验报告书 实验课程名称逻辑与计算机设计基础 开课学院计算机科学与技术学院 指导教师姓名肖敏 学生姓名付天纯 学生专业班级物联网1403 2015--2016学年第一学期
译码器的设计与实现 【实验要求】： （1）理解译码器的工作原理，设计并实现n-2n译码器，要求能够正确地根据输入信号译码成输出信号。（2）要求实现2-4译码器、3-8译码器、4-16译码器、8-28译码器、16-216译码器、32-232译码器。 【实验目的】 （1）掌握译码器的工作原理； （2）掌握n-2n译码器的实现。 【实验环境】 ◆Basys3 FPGA开发板，69套。 ◆Vivado2014 集成开发环境。 ◆Verilog编程语言。 【实验步骤】 一·功能描述 输入由五个拨码开关控制，利用led灯输出32种显示 二·真值表
三·电路图和表达式
四·源代码 module decoder_5( input [4:0] a, output [15:0] d0 ); reg [15:0] d0; reg [15:0] d1; always @(a) begin case(a) 5'b00000 :{d1,d0}=32'b1000_0000_0000_0000_0000_0000_0000_0000; 5'b00001 :{d1,d0}=32'b0100_0000_0000_0000_0000_0000_0000_0000; 5'b00010 :{d1,d0}=32'b0010_0000_0000_0000_0000_0000_0000_0000; 5'b00011 :{d1,d0}=32'b0001_0000_0000_0000_0000_0000_0000_0000; 5'b00100 :{d1,d0}=32'b0000_1000_0000_0000_0000_0000_0000_0000; 5'b00101 :{d1,d0}=32'b0000_0100_0000_0000_0000_0000_0000_0000; 5'b00110 :{d1,d0}=32'b0000_0010_0000_0000_0000_0000_0000_0000; 5'b00111 :{d1,d0}=32'b0000_0001_0000_0000_0000_0000_0000_0000; 5'b01000 :{d1,d0}=32'b0000_0000_1000_0000_0000_0000_0000_0000; 5'b01001 :{d1,d0}=32'b0000_0000_0100_0000_0000_0000_0000_0000; 5'b01010 :{d1,d0}=32'b0000_0000_0010_0000_0000_0000_0000_0000; 5'b01011 :{d1,d0}=32'b0000_0000_0001_0000_0000_0000_0000_0000; 5'b01100 :{d1,d0}=32'b0000_0000_0000_1000_0000_0000_0000_0000; 5'b01101 :{d1,d0}=32'b0000_0000_0000_0100_0000_0000_0000_0000; 5'b01110 :{d1,d0}=32'b0000_0000_0000_0010_0000_0000_0000_0000; 5'b01111 :{d1,d0}=32'b0000_0000_0000_0001_0000_0000_0000_0000; 5'b10000 :{d1,d0}=32'b0000_0000_0000_0000_1000_0000_0000_0000; 5'b10001 :{d1,d0}=32'b0000_0000_0000_0000_0100_0000_0000_0000; 5'b10010 :{d1,d0}=32'b0000_0000_0000_0000_0010_0000_0000_0000; 5'b10011 :{d1,d0}=32'b0000_0000_0000_0000_0001_0000_0000_0000; 5'b10100 :{d1,d0}=32'b0000_0000_0000_0000_0000_1000_0000_0000; 5'b10101 :{d1,d0}=32'b0000_0000_0000_0000_0000_0100_0000_0000; 5'b10110 :{d1,d0}=32'b0000_0000_0000_0000_0000_0010_0000_0000; 5'b10111 :{d1,d0}=32'b0000_0000_0000_0000_0000_0001_0000_0000; 5'b11000 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_1000_0000; 5'b11001 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0100_0000; 5'b11010 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0010_0000;
数字逻辑课程三套作业及答案
数字逻辑课程三套作业及答 案 -标准化文件发布号：（9456-EUATWK-MWUB-WUNN-INNUL-DDQTY-KII
数字逻辑课程作业_A 一、单选题。 1.(4分)如图x1-229 （D）。 A. (A) B. (B) C. (C) D. (D) 知识点：第五章 解析第五章译码器 2.(4分)如图x1-82 （C）。 A. (A) B. (B) C. (C) D. (D) 知识点：第二章 解析第二章其他复合逻辑运算及描述 3.(4分)N个触发器可以构成最大计数长度（进制数）为（D）的计数器。 A. N B. 2N C. N2次方 D. 2N次方 知识点：第九章 解析第九章计数器
4.(4分)n个触发器构成的扭环型计数器中，无效状态有（D）个。 A. A． n B. B.2n C. C．2n－1 D. D．2n-2n 知识点：第九章 解析第九章集成计数器 5.(4分)如图x1-293 （A）。 A. (A) B. (B) C. (C) D. (D) 知识点：第十一章 解析第十一章数字系统概述 6.(4分)如图x1-317 （D）。 A. (A) B. (B) C. (C) D. (D)
知识点：第二章 解析第二章其他复合逻辑运算及描述 7.(4分)EPROM是指（C）。 A. A、随机读写存储器 B. B、只读存储器 C. C、光可擦除电可编程只读存储器 D. D、电可擦可编程只读存储器 知识点：第十章 解析第十章只读存储器 8.(4分)如图x1-407 （B）。 A. (A) B. (B) C. (C) D. (D) 知识点：第十一章 解析第十一章数字系统概述 9.(4分)为实现将JK触发器转换为D触发器，应使（A）。
数字逻辑课程设计报告
数字逻辑课程设计报告
数字逻辑课程设计 多功能数字钟 班级： 学号： 课程设计人： 指导老师： 课题： 完成时间：
一、设计目的： 学会应用数字系统设计方法进行电路设计，熟练地运用汇编语言。 二、设计任务及要求： 1.记时、记分、记秒 2.校时、校分、秒清0 3.整点报时 4.时间正常显示 5.闹时功能 三、设计思路： 将整个闹钟分为以下几个模块，每个模块中都有详细的各部分的设计思路，源代码及仿真图像，生成的器件。 1.计时模块 计小时：24进制计数器 计分、计秒：60进制计数器 计时间过程： 计秒：1HZ计数脉冲，0~59循环计数，计数至59时产生进位信号。 计分：以秒计数器进位信号作为分计数脉冲，0~59循环计数，59时产生进位。 计时：以分计数器进位信号作为时计数脉冲，0~23循环计数，23时清0。 二十四进制计数器代码： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt24 is port (clk:in std_logic; qh,ql:out std_logic_vector(3 downto 0)); end cnt24; architecture behave of cnt24 is signal q1,q0:std_logic_vector(3 downto 0); begin process(clk) begin if(clk'event and clk='1')then if(q1="0010" and q0="0011")then q1<="0000";q0<="0000"; elsif(q0="1001")then q0<="0000";q1<=q1+'1'; else q0<=q0+'1'; end if; end if; qh<=q1; ql<=q0;
华中科技大学计算机学院数字逻辑实验报告2(共四次)
数字逻辑实验报告（2） 姓名： 学号： 班级： 指导教师： 计算机科学与技术学院 20 年月日
数字逻辑实验报告（2）无符号数的乘法器设计
一、无符号数的乘法器设计 1、实验名称 无符号数的乘法器的设计。 2、实验目的 要求使用合适的逻辑电路的设计方法，通过工具软件logisim进行无符号数的乘法器的设计和验证，记录实验结果，验证设计是否达到要求。 通过无符号数的乘法器的设计、仿真、验证3个训练过程，使同学们掌握数字逻辑电路的设计、仿真、调试的方法。 3、实验所用设备 Logisim2.7.1软件一套。 4、实验内容 （1）四位乘法器设计 四位乘法器Mul4 4实现两个无符号的4位二进制数的乘法运算，其结构框图如图3-1所示。设被乘数为b(3:0)，乘数为a(3:0)，乘积需要8位二进制数表示，乘积为p(7:0)。 图3-1 四位乘法器结构框图 四位乘法器运算可以用4个相同的模块串接而成，其内部结构如图3-2所示。每个模块均包含一个加法器、一个2选1多路选择器和一个移位器shl。 图3-2中数据通路上的数据位宽都为8，确保两个4位二进制数的乘积不会发生溢出。shl是左移一位的操作，在这里可以不用逻辑器件来实现，而仅通过数据连线的改变（两个分线器错位相连接）就可实现。
a(0)a(1)a(2)a(3) 图3-2 四位乘法器内部结构 （2）32 4乘法器设计 32 4乘法器Mul32 4实现一个无符号的32位二进制数和一个无符号的4位二进制数的乘法运算，其结构框图如图3-3所示。设被乘数为b(31:0)，乘数为a(3:0)，乘积也用32位二进制数表示，乘积为p(31:0)。这里，要求乘积p能用32位二进制数表示，且不会发生溢出。 图3-3 32 4乘法器结构框图 在四位乘法器Mul4 4上进行改进，将数据通路上的数据位宽都改为32位，即可实现Mul32 4。 （3）32 32乘法器设计 32 32乘法器Mul32 32实现两个无符号的32位二进制数的乘法运算，其结构框图如图3-4所示。设被乘数为b(31:0)，乘数为a(31:0)，乘积也用32位二进制数表示，乘积为p(31:0)。这里，要求乘积p能用32位二进制数表示，且不会发生溢出。 图3-4 32 32乘法器结构框图 用32 4乘法器Mul32 4作为基本部件，实现32 32乘法器Mul32 32。 设被乘数为b(31:0)=(b31b30b29b28···b15b14b13b12···b4b3b2b1b0)2 乘数为a(31:0)=(a31a30a29a28···a15a14a13a12···a3a2a1a0)2 =(a31a30a29a28)2 228+···+ ( a15a14a13a12)2 212+···+ (a3a2a1a0)2 20
数字逻辑知识点总结
1、三极管的截止条件是V BE ＜0.5V ，截止的特点是I b =I c ≈0；饱和条件是 I b ≥（E C -Vces ）/（β·R C ），饱和的特点是V BE ≈0.7V ，V CE =V CES ≤0.3V 。 2、逻辑常量运算公式 3、逻辑变量、常量运算公式 4、 逻辑代数的基本定律 根据逻辑变量和逻辑运算的基本定义，可得出逻辑代数的基本定律。 ①互非定律: A+A = l ，A ? A = 0 ；1=+A A ，0=?A A ； ②重叠定律（同一定律）：A ? A=A ， A+A=A ； ③反演定律(摩根定律）：A ? B=A+B 9 A+B=A ? B B A B A ?=+，B A B A +=?； ④还原定律: A A = ch2. 1、三种基本逻辑是与、或、非。 2、三态输出门的输出端可以出现高电平、底电平和高阻三种状态。
1、组合电路的特点：电路任意时刻输出状态只取决于该时刻的输入状态，而与该时刻前的电路状态无关。 2、编码器：实现编码的数字电路 3、译码器：实现译码的逻辑电路 4、数据分配器：在数据传输过程中，将某一路数据分配到不同的数据通道上。 5、数据选择器：逻辑功能是在地址选择信号的控制下，从多路数据中选择一路数据作为输出信号。 6、半加器：只考虑两个一位二进制数相加，而不考虑低位进位的运算电路。 7、全加器：实现两个一位二进制数相加的同时，再加上来自低位的进位信号。 8、在数字设备中，数据的传输是大量的，且传输的数据都是由若干位二进制代码0和1组合而成的。 9、奇偶校验电路：能自动检验数据信息传送过程中是否出现误传的逻辑电路。 10、竞争：逻辑门的两个输入信号从不同电平同时向相反电平跳变的现象。 11、公式简化时常用的的基本公式和常用公式有（要记住）： 1）()()C A B A BC A ++=+ 2）B A AB += B A B A +=+ (德.摩根定律） 3）B A B A A +=+ 4）B A AB BC B A AB +=++ 5）AB B A B A B A +=+ B A B A AB B A +=+ 12、逻辑代数的四种表示方法是真值表、函数表达式、卡诺图和逻辑图。 ch4. 1、触发器：具有记忆功能的基本逻辑单元。 2、触发器能接收、保存和输出数码0，1。各类触发器都可以由门电路组成。 3、基本触发器特点 1）有两个稳定状态和两个互补的输出。 2）在输入信号驱动下，能可靠地确定其中任一种状态。 4、基本RS 触发器特性表 -R -S Q -Q 说明 0 1 0 1 置0 1 0 1 0 置1 1 1 0或1 1或0 保持原来状态 0 0 1 1 不正常状态，0信号消失后，触发器状态不定
数字逻辑心得体会(多篇范文)
数字逻辑心得体会 数字逻辑与系统课程在工科类学科属于普遍的基础性课程，计算机专业、电子信息类专业及其机电类专业都涉及该课程的学习。此次课程培训是以数字逻辑为基础，系统分析为桥梁，系统综合为目的，全面介绍数字电路的基本理论、分析方法、综合方法和实际应用，并着重从以下几个方面进行了介绍 1．介绍如何整理、设计电子教案； 2．如何讲好本门课程； 3．教学手段与教学方法在本课程的体现； 4．综合设计实验的设计与实施； 5．国家精品课程的申报与建设。 在解决如何讲好本门课程环节，侯教授提出了“厚理博术、知行相成”的理念，使我对该课程的教学有了更深的认识。在我院的实际教学过程中，由于课时少，实验的课时被大量压缩，侯教授关于课程实验的处理方式给了我们一种全新的方案。侯教授课件中很多flash 动画的灵活应用，也较好的解决了那些用语言无法表达清楚的问题的讲解。 研究性教学和双语教学对年轻教师提出了新的要求。作为一名年轻教师，刚走上讲台不久，在课程的讲授过程中，基本都是采用传统的教学方法，即以讲授为主，实验为辅，案例教学基本没有。平铺直叙和填鸭式教学早被学生所厌倦。刘颖教授的研究性教学极好的调动
了学生参与教学的积极性。通过刘颖教授的报告，我深深的感受到数字逻辑与系统课程不仅是一门基础课程，同时也是一门综合性较高的实用课程。研究性教学方式的提出也给我们这些年轻教师提出了新的努力方向。研究性教学虽然给年轻教师提出了更大的要求和较大的压力，但是也是一种努力工作的动力，促进年轻教师的不断成长。同时，娄淑琴教授关于双语教学的报告，也给我们提出了新的要求，自己深深感受到责任的重大，压力也越来越大。但是也激发自己努力的激情与信心。研究性教学和双语教学在一定程度上对年轻教师的科研、应用水平和外语能力等综合素质提出了更高的要求，同时，进一步促进教师阅读国外科技文献、追踪行业发展新动向，保持教师敏锐的学习能力，利于形成新的观点和见解。 通过此次培训，也感受到了师德在教学工作中的重要作用的体会。侯教授及其团队教师的人格魅力在实际教学中起到了很好的促进教学作用。在培训中，很多参加培训的老师被侯教授的敬业精神所感动，所鼓舞，这一点值得我们年轻教师学习并发(请你支持)扬光大。当崇高的师德与高超的教学技术融于一身时，这个才是大师。 在此次培训中，我积极与各院校教师交流，共同探讨该门课程的实际教学中遇到的问题，通过交流大家认为在数字电子技术基础教学工作中遇到的主要困难是：很多学生认为学习数字逻辑课程没用，学习不主动，没有创新意识。并从其它老师处学习到了解决诸如分析键盘译码电路、奇偶检验电路、计算机i/o接口地址译码电路，设计火灾
数字逻辑课程设计-数字时钟
数字逻辑课程设计实验报告 题目数字钟 姓名桂大有 班级网络工程103班 学号109074360 指导教师陆勤 完成日期2012年5月21日
数字钟的设计 1.数字钟的功能描述 (1)计时和显示功能 采用24小时计时并以十进制数字显示时、分、秒（时从00-23，分、秒从00-59）。 (2)校对动能 当数字时钟走的有偏差时，应能够手动校时。 2.数字钟的设计思路 根据功能要求，整个数字时钟分为计时和校时两大部分。 计时部分秒计时电路接收1Hz时基信号，进行60进制计数，计满后秒值归0，并产生1/60Hz时钟信号；分钟计时电路接受1/60Hz时钟信号，进行60进制计数，计满后分钟值归0，并产生1/3600Hz时钟信号，小时计时电路接收1/3600Hz时钟信号，进行24小时计数，计满后小时、分、秒皆归0，如此循环往复。 校时部分，采用两个瞬态按键配合实现，1号键产生单脉冲，控制数字钟在计时/校时/校分/校秒四种状态间切换，2号键通过控制计数使能端让时/分/秒计数器发生状态翻转以达到指定的数值。 3.系统功能模块介绍 Ⅰ.模块一：数字钟总体原理电路。 其中包含：（1）分钟、秒计时电路（２）小时计时电路（３）计时／校时的切换
Ⅱ.采用原理图和HDL混合设计方式实现数字钟 ①分钟、秒计时电路 分钟、秒计时需要60进制计数，其电路图如下所示： 该电路图用两片７４１６０采用同步连接构成６０进制计数器，通过译码电路识别稳态“５９”，输出低电平使计数器置数为０。整个技术循环为００—>０１—>０２—>…—>５８—>５９—>００—>…，共有６０个稳定状态。计数值采用ＢＣＤ码形式，Ｑ７～Ｑ４表示分钟或秒的十位，Ｑ３～Ｑ０表示分钟或秒的各位。ＥＮ输入端当正常计数状态时接收分钟计时电路的进位输出，，而在校时状态时接收校时脉冲用于控制小时值的翻转。计满进位输出端ＣＯ用于触发高一级计数器的技术动作。 ②小时计时电路(采用24时制,电路图如下所示)
数字逻辑实验报告
. 武汉理工大学
2017 年月日 实验一：一位全加器 实验目的： 1. 掌握组合逻辑电路的设计方法； 2. 熟悉Vivado2014 集成开发环境和Verilog 编程语言； 3. 掌握1 位全加器电路的设计与实现。 试验工具： 1.Basys3 FPGA 开发板 2.Vivado2014 集成开发环境和Verilog 编程语言。 实验原理： Ci+A+B={Co，S} 全加器真表
全加器逻辑表达式 S=A○+B○+Ci Co=A.B+ (A○+B).Ci 全加器电路图 实验步骤： (一)新建工程： 1、打开 Vivado 2014.2 开发工具，可通过桌面快捷方式或开始菜单中 Xilinx Design Tools->Vivado 2014.2 下的 Vivado 2014.2 打开软件； 2、单击上述界面中 Create New Project 图标，弹出新建工程向导。 3、输入工程名称、选择工程存储路径，并勾选Create project subdirectory选项，为工程在指 定存储路径下建立独立的文件夹。设置完成后，点击Next。注意：工程名称和存储路径中不能出现中文和空格，建议工程名称以字母、数字、下划线来组成 4、选择RTL Project一项，并勾选Do not specify sources at this time，为了跳过在新建工 程的过程中添加设计源文件。 5、根据使用的FPGA开发平台，选择对应的FPGA目标器件。（在本手册中，以Xilinx大学计 划开发板Digilent Basys3 为例，FPGA 采用Artix-7 XC7A35T-1CPG236-C 的器件，即Family 和Subfamily 均为Artix-7，封装形式（Package）为CPG236，速度等级（Speed grade）为-1，温度等级（Temp Grade）为C）。点击Next。 6、确认相关信息与设计所用的的FPGA 器件信息是否一致，一致请点击Finish，不一致，请返 回上一步修改。 7、得到如下的空白Vivado 工程界面，完成空白工程新建。
数字电路(第二版)贾立新1数字逻辑基础习题解答
自我检测题 1．（）10=（）2 =（1A.2）16 2．（）10=（）2 3．（1011111．01101）2=（ ）8=（）10 4．（）8=（）16 5．（1011）2×（101）2=（110111）2 6．（486）10=（0）8421BCD =（0）余3BCD 7．（）10=（）8421BCD 8．（）8421BCD =（93）10 9．基本逻辑运算有 与 、或、非3种。 10．两输入与非门输入为01时，输出为 1 。 11．两输入或非门输入为01时，输出为 0 。 12．逻辑变量和逻辑函数只有 0 和 1 两种取值，而且它们只是表示两种不同的逻辑状态。 13．当变量ABC 为100时，AB +BC = 0 ，（A +B ）（A +C ）=__1__。 14．描述逻辑函数各个变量取值组合和函数值对应关系的表格叫 真值表 。 15． 用与、或、非等运算表示函数中各个变量之间逻辑关系的代数式叫 逻辑表达式 。 16．根据 代入 规则可从B A AB +=可得到C B A ABC ++=。 17．写出函数Z =ABC +（A +BC ）（A +C ）的反函数Z =））（C A C B A C B A ++++)((。 18．逻辑函数表达式F =（A +B ）（A +B +C ）（AB +CD ）+E ，则其对偶式F ＇= __（AB +ABC +（A +B ）（C +D ））E 。 19．已知CD C B A F ++=）（，其对偶式F ＇=D C C B A +??+）（。 20．ABDE C ABC Y ++=的最简与-或式为Y =C AB +。
21．函数D =的最小项表达式为Y= ∑m（1,3,9,11,12,13,14,15）。 Y+ AB B 22．约束项是不会出现的变量取值所对应的最小项，其值总是等于0。 23．逻辑函数F（A,B,C）=∏M（1,3,4,6,7），则F（A,B,C）=∑m（ 0，2，5）。 24．VHDL的基本描述语句包括并行语句和顺序语句。 25．VHDL的并行语句在结构体中的执行是并行的，其执行方式与语句书写的顺序无关。 26．在VHDL的各种并行语句之间，可以用信号来交换信息。 27．VHDL的PROCESS（进程）语句是由顺序语句组成的，但其本身却是并行语句。 28．VHDL顺序语句只能出现在进程语句内部，是按程序书写的顺序自上而下、一条一条地执行。 29．VHDL的数据对象包括常数、变量和信号，它们是用来存放各种类型数据的容器。 30．下列各组数中，是6进制的是。 A．14752 B．62936 C．53452 D．37481 31．已知二进制数，其对应的十进制数为。 A．202 B．192 C．106 D．92 32．十进制数62对应的十六进制数是。 A．（3E）16 B．（36）16 C．（38）16 D．（3D）16 33．和二进制数（）2等值的十六进制数是。 A．（）16 B．（）16 C．（）16 D．（）16 34．下列四个数中与十进制数（163）10不相等的是。 A．（A3）16 B．（）2 C．（0001）8421BCD D．（1）8 35．下列数中最大数是。
数字逻辑课程设计 数字电子钟
课程设计(综合实验)报告 题目：第四个实验数字电子钟院系：计算机科学系 班级：计算计科学与技术1班学号： 学生姓名： 队员姓名： 指导教师：
《数字逻辑》综合实验 任务书 一、目的与要求 1 目的 1.1综合实验是教学中必不可少的重要环节，通过综合实验巩固、深化和扩展学生的理论知识与初步的专业技能，提高综合运用知识的能力，逐步增强实际工程训练。 1.2注重培养学生正确的设计思想，掌握综合实验的主要内容、步骤和方法。 1.3培养学生获取信息和综合处理信息的能力、文字和语言表达能力以及协作工作能力。 1.4提高学生运用所学的理论知识和技能解决实际问题的能 及其基本工程素质。 2.要求 2.1 能够根据设计任务和指标要求，综合运用电子技术课程中所学到的理论知识与实践技能独立完成一个设计课题。 2.2根据课题需要选择参考书籍，查阅手册、图表等有关文献资料。要求通过独立思考、深入钻研综合实验中所遇到的问题，培养自己分析、解决问题的能力。 2.3进一步熟悉常用电子器件的类型和特性，掌握合理选用的原则。 2.4学会电子电路的安装与调试技能，掌握常用仪器设备的正确
使用方法。利用“观察、判断、实验、再判断”的基本方法，解决实验中出现的问题。 2.5学会撰写综合实验总结报告。 2.6通过综合实验，逐步形成严肃认真、一丝不苟、实事求是的工作作风和科学态度，培养学生树立一定的生产观点、经济观点和全局观点。要求学生在设计过程中，坚持勤俭节约的原则，从现有条件出发，力争少损坏元件。 2.7在综合实验过程中，要做到爱护公物、遵守纪律、团结协作、注意安全。 二、主要内容 数字电子钟 设计一台能显示时﹑分、秒的数字电子钟，要求如下： 1）秒﹑分为00—59六十进制计数器，时为00—23二十四进制计数器； 2）可手动校正：可分别对秒﹑分﹑时进行手动脉冲输入调整或连续脉冲输入校正，（校正时不能输出进位）。 元器件选择 74LS162：4块与非门74LS00：2块共阳数码管LED 74LS161：2块GAL16V8：2块晶体振荡器：1MHZ GAL20V8：1块TDS-4实验箱 导线若干 所需要器件的图片如下
数字逻辑实验报告。编码器
数字逻辑实验实验报告 脚分配、1）分析输入、输出，列出方程。根据方程和IP 核库判断需要使用的门电路以及个数。 2）创建新的工程，加载需要使用的IP 核。 3）创建BD 设计文件，添加你所需要的IP 核，进行端口设置和连线操作。 4）完成原理图设计后，生成顶层文件（Generate Output Products）和HDL 代码文件（Create HDL Wrapper）。 5）配置管脚约束（I/O PLANNING），为输入指定相应的拨码开关，为输出指定相应的led 灯显示。
6）综合、实现、生成bitstream。 7）仿真验证，依据真值表，在实验板验证试验结果。
实验报告说明 数字逻辑课程组 实验名称列入实验指导书相应的实验题目。 实验目的目的要明确，要抓住重点，可以从理论和实践两个方面考虑。可参考实验指导书的内容。在理论上，验证所学章节相关的真值表、逻辑表达式或逻辑图的实际应用，以使实验者获得深刻和系统的理解，在实践上，掌握使用软件平台及设计的技能技巧。一般需说明是验证型实验还是设计型实验，是创新型实验还是综合型实验。 实验环境实验用的软硬件环境（配置）。 实验内容（含电路原理图/Verilog程序、管脚分配、仿真结果等；扩展内容也列入本栏）这是实验报告极其重要的内容。这部分要写明经过哪几个步骤。可画出流程图，再配以相应的文字说明，这样既可以节省许多文字说明，又能使实验报告简明扼要，清楚明白。 实验结果分析数字逻辑的设计与实验结果的显示是否吻合，如出现异常，如何修正并得到正确的结果。 实验方案的缺陷及改进意见在实验过程中发现的问题，个人对问题的改进意见。 心得体会、问题讨论对本次实验的体会、思考和建议。
数字逻辑实验教案
滁州学院计算机与信息工程学院 实验课程教案 课程名称：数字电路分析与设计 授课教师：姚光顺 授课对象：11网工、计科 授课时间：20XX年2月-2012月7月 滁州学院计算机与信息工程系 20XX年2月 《数字逻辑》实验教学大纲
课程编号： 课程名称：数字逻辑 英文名称：Digital Logic 课程类型：专业基础课 课程属性：独立设课 总学时：16总学分：0.5 开设学期：2 适用专业：计算机科学与技术网络工程 先修课程：大学物理电路原理 一、实验课程简介 数字逻辑实验，是数字逻辑课程教学内容的延伸和加强。在电子产品广泛应用的前提下，对于每一个大学生，具备一定电工电子基本知识和应用能力是必不可少的。因此，数字逻辑实验教学是按在相关理论教学的基础上，根据教学实际情况所开设的重点技术基础实验课程。通过实验，可以加深学生对课程内容中重点、难点的理解，培养其动手能力。 二、实验教学目标与基本要求 本课程的作用与任务是：使学生进一步掌握数字逻辑电路的分析与设计的基本方法，了解数字逻辑物理器件的主要技术参数，以及物理设计中的制作、调试、故障诊断的基本技能。要求学生在实验原理指导下，熟悉和掌握常用中、大规模集成电路的功能和在实际中应用的方法，具备基本电路的设计能力。培养学生检查与排除电路故障、分析和处理实验结果、分析误差和撰写实验报告的能力，旨在培养学生综合运用知识能力、严谨细致的工作作风和一丝不苟的科学态度。 三、本实验课程的基本理论与实验技术知识 本实验课基于门电路、组合逻辑电路、触发器、时序逻辑电路、A/D和D/A转换的基本理论而设定。 四、实验方法、特点与基本要求 实验分为实验预习、实验操作、实验总结三个步骤： 1、实验预习 1) 明确实验目的，理解实验原理； 2) 了解实验环境； 3) 了解实验方法，拟定实验的操作步骤； 2、实验操作 1) 建立实验环境，进行实验操作，培养实践动手能力 2) 实验过程中认真观察实验现象，详细记录实验结果 3) 实验结束前，整理好实验设备，经指导教师验收方可退出实验室 3、实验总结 通过对实验记录的整理，以加深对所学理论知识的理解，不断总结、积累经验，从而提高动手能力。
数字逻辑电路课程设计数字钟
数字逻辑课程设计 数字钟 姓名： 学号： 班级：物联网工程131班 学院：计算机学院 2015年10月10日
一、任务与要求 设计任务：设计一个具有整点报时功能的数字钟 要求： 1、显示时、分、秒的十进制数字显示，采用24小时制。 2、校时功能。 3、整点报时。 功能： 1、计时功能： 要求准确计时，以数字形式显示时、分、秒的时间。小时的计时要求为“12翻1”。 2、校时功能： 当数字钟接通电源或者计时出现误差时，需要校正时间（简称校时）。校时是数字钟应具备的基本功能，一般电子手表都具有时、分、秒等校时功能。为使电路简单，这里只进行分和小时的校时。对校时电路的要求是：在小时校正时不影响分和秒的正常计数；在分校正时不影响秒和小时的正常计数。校时方式有“快校时”和“慢校时”两种。“快校时”是通过开关控制，使计数器对1Hz的校时脉冲计数。“慢校时”是用手动产生单脉冲作校时脉冲。 3、整点报时： 每当数字钟计时快要到整点时发出声响；通常按照4低音1高音的顺序发出间断声响；以最后一声高音结束的时刻为整点时刻。 二、设计方案 电路组成框图： 主体电路 扩 展 电 路时显示器 时译码器 时计数器 分显示器 分译码器 分计数器 校时电路 秒显示器 秒译码器 秒计数器 定时控制 仿电台报时 报整点时数
数字钟电路是一个典型的数字电路系统，其由时、分、秒计数器以及校时和显示电路组成。其主要功能为计时、校时和报时。利用60进制和12进制递增计数器子电路构成数字钟系统，由2个60进制同步递增计数器完成秒、分计数，由12进制同步递增计数器完成小时计数。秒、分、时之间采用同步级联的方式。开关S1和S2分别是控制分和时的校时。报时功能在此简化为小灯的闪烁，分别在59分51秒、53秒、55秒、57秒及59秒时闪烁，持续的时间为1秒。 三、设计和实现过程 1.各元件功能 74LS160：可预置BCD异步清除器，具有清零与置数功能的十进制递增计数器。 74LS00：二输入端四与非门 74LS04：六反相器 74LS08：二输入端四与门 74LS20：四输入端双与非门 2.各部分电路的设计过程 （1）时分秒计数器的设计 时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为12进制计数器。 秒/分钟显示电路：由于秒钟与分钟的都是为60进制的，所以它们的电路大体上是一样的，都是由一个10进制计数器和一个6进制计数器组成；有所不同的是分钟显示电路中的10进制计数器的ENP和ENT引脚是由秒钟显示电路的进位信号控制的。 分和秒计数器都是模M=60的计数器，其计数规律为00—01—…—58—59—00…。可选两片74LS160设计较为简单。 时计数器是一个“12翻1”的特殊进制计数器，即当数字钟运行到12时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为01时00分00秒，实现日常生活中习惯用的计时规律。可选两片74LS160设计。
华中科技大学数字逻辑实验报告
华中科技大学数字逻辑实验报告 姓名: 专业班级: 学号: 指导老师： 完成时间：
实验一：组合逻辑电路的设计 一、实验目的： 1．掌握组合逻辑电路的功能测试。 2．验证半加器和全加器的逻辑功能 3．学会二进制的运算规律。 二、实验所用组件： 二输入四与门74LS08,二输入四与非门74LS00,二输入四异或门74LS86,六门反向器74LS04芯片，三输入三与非门74L10，电线若干。 三、实验内容： 内容A：全加全减器。 实验要求： 一位全加/全减法器，如图所示： 电路做加法还是做减法运算是由M决定的，当M=0做加法，M=1做减法。当作为全加法起时输入A.B和Cin分别为加数，被加数和低位来的进位，S和数，Co位向上位的进位。当作为全减法器时输入信号A,B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上的借位。 实验步骤： 1．根据功能写出输入/输出观察表：
2． 3．做出卡诺图，确定输出和激励的函数表达式：
4．根据逻辑表达式作出电路的平面图： 5．检查导线以及芯片是否完好无损坏，根据平面图和逻辑表达式连接电路。 实验结果： 电路连接好后，经检测成功实现了一位全加/全减法器的功能。 内容B：舍入与检测电路的设计： 试验要求： 用所给定的集合电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四
舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大宇或等于（5）10时，电路的输出F1=1；其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如下所示： （1）按照所设计的电路图接线，注意将电路的输入端接试验台的开关，通过拨动开关输入8421代码，电路输入按至试验台显示灯。 （2）每输入一个代码后观察显示灯，并将结果记录在输入/输出观察表中。 实验步骤 1．按照所给定的实验要求填写出F1，F2理论上的真值表。 2．根据真值表给出F1和F2的卡诺图。
数字逻辑基础作业及详细答案
第一章 数字逻辑基础 作业及参考答案 P43 1-7 列出下列问题的真值表，并写出逻辑函数表达式 （1）3个输入信号A 、B 、C ，如果3个输入信号都为1或其中两个信号为0，输出信号F 为1，其余情况下输出信号F 为0 。 （2）4个输入信号A 、B 、C 、D ，如果4个输入信号出现偶数个0时，输出信号F 为1，其余情况下，输出信号F 为0. （1）解：根据题意列出真值表如下：（2）解：根据题意列出真值表如下： ABC C B A C B A C B A F +++= ABCD D C AB D C B A D C B A D BC A D C B A D C AB D C B A F +++++++= 1-8 写出下列函数的反函数表达式和对偶函数表达式 解：（1）C AB F += C B A F ?+=)( C B A F ?+=)(' （2）C B A F +⊕= C B A F +⊕= C B A B A F ?+?+=)()(' （3）E BD AC D B A F )()(+++= ])()[()]([E D B C A D B A F ++?+?++= ])()[()('E D B C A BD A F ++?+?+= (4) CD A C B A B A F ++=)( )(CD A C B A B A F ++= )()('D C A C B A B A F ++?+++=
1-9 证明下列等式 （1）))(())()((C A B A C B C A B A ++=+++ 证明：))(())()((C B BC B A AC C B C A B A +++=+++ BC BC A B A AC ABC ++++=BC B A AC ++=))((C A B A ++= 证毕。 （2）E CD A E D C CD A ABC A ++=++++)( 证明：E D C CD A A E D C CD A ABC A )()(+++=++++ E D C A E D C D C A E D C CD A +++=++++=+++=)()( E CD A ++= 证毕。 （3）BC A BC D C A B A C A +=+++ 证明：BC B C A BC B A C A BC D C A B A C A ++=++=+++)( BC A BC BC A +=+=)( 证毕。 （4）D C D C B A D AC D C B D C A ⊕=+++⊕)( 证明：D C A D AC D C B D C A D C B A D AC D C B D C A +++⊕=+++⊕)()( )()()()(D C D C B D C D C A D C B D C A ⊕=+⊕=⊕++⊕= 证毕。 1-10 画出实现逻辑表达式BD E CD AB F ++=)(的逻辑电路图。 解：BD E CD AB F ++=)(BD CDE ABE ++=
数字逻辑课程设计
《数字逻辑课程设计》 实验报告书 专业班级计算机科学与技术074班 学号 姓名 指导教师徐国雄 安徽工业大学计算机学院
数字逻辑课程设计之数字钟 一．设计目的 1.掌握各类计数器及将它们相连的方法； 2.掌握多个数码管动态显示的原理与方法； 3.掌握用FPGA技术的层次化设计方法； 4.进一步掌握用VHDL硬件描述语言的设计思想； 5.了解有关数字系统的设计。 二．设计要求 1、显示时、分、秒的十进制数字显示，采用24小时制； 2、校时功能； 三．选用器材 EDA-V试验箱 四．原理分析和电路设计 1.时钟脉冲 时钟脉冲有EDA-V试验箱上的时钟脉冲提供，分别对计时电路和扫描 LED电路提供时钟脉冲信号。 2.计数器 计数器采用4位二进制同步加法计数器74LS161，如下图所示。分别对秒 钟、分钟和时钟进行控制。当74161的两个使能端输入为高电平，同时 LDN和CLRN端为高电平时，输入时钟脉冲时，计数器会在时钟脉冲上升沿的作用下进行循环加一运算，正好符合电子钟在正常计时时的工作特点；当CLRN端为低电平时，无需时钟脉冲的作用，计数器的输出将自动变为0，这就是所谓的异步清零，这个功能可以提供我们当秒钟的后半部分到达10需要返回到0时，将其置为0的功能；当CLRN端为高电平，LDN端为低电平时，在时钟脉冲的上升沿的推动下，计数器的输出将直接由输入决定，这可以满足我们设置时间的要求。 3.译码显示电路 译码显示采用自己定义的两个用AHDL语言描述的自定义元件半字节分离器和扫描显示电路驱动DELED 。 图像分别如下： 描述文件如下： Half_byte:
SUBDESIGN half_byte ( din[23..0]:input; s[2..0]:input; dout[3..0]:output; ) begin if s[2..0]==0 then dout[3..0]=din[3..0]; end if; if s[2..0]==1 then dout[3..0]=din[7..4]; end if; if s[2..0]==2 then dout[3..0]=din[11..8]; end if; if s[2..0]==3 then dout[3..0]=din[15..12]; end if; if s[2..0]==4 then dout[3..0]=din[19..16]; end if; if s[2..0]==5 then dout[3..0]=din[23..20]; end if; end; DELED: SUBDESIGN deled ( num[3..0]:INPUT; a,b,c,d,e,f,g:OUTPUT; ) BEGIN TABLE num[3..0]=>a,b,c,d,e,f,g; H"0" =>1,1,1,1,1,1,0; H"1" =>0,1,1,0,0,0,0; H"2" =>1,1,0,1,1,0,1; H"3" =>1,1,1,1,0,0,1; H"4" =>0,1,1,0,0,1,1; H"5" =>1,0,1,1,0,1,1; H"6" =>1,0,1,1,1,1,1; H"7" =>1,1,1,0,0,0,0; H"8" =>1,1,1,1,1,1,1; H"9" =>1,1,1,1,0,1,1; H"A" =>0,0,1,1,1,1,1; H"B" =>0,0,1,1,1,1,1; H"C" =>1,0,0,1,1,1,0; H"D" =>0,1,1,1,1,0,1; H"E" =>1,0,0,1,1,1,1; H"F" =>1,0,0,0,1,1,1; END TABLE; END; 半字节分离器的SEL[0..24]端输入的分别是时分秒的8421码的输入端口，SE[0..2]端输入的是从一个74161输入的选择信号，依次扫描六个LED灯。 2