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fpga及其应用试卷

一、填空与选择（共25分，每空1分）

(1) VHDL的复合类型主要包括：和两种类型。

(2) 电路设计方法有平坦式设计、自底向上、等方法。

(3) VHDL的并行信号赋值语句，除了常见的一般信号赋值语句（如：C<=A;）外，还

有两种形式，它们分别是，。

①Case-when ②with-select ③when-else ④report

(4)在以下数据类型中，VHDL综合器支持的是

①STRING ②TIME ③REAL ④BIT ⑤ACCESS

(5)半定制法按逻辑实现的方式不同，可再分为、和可编程逻辑器件法

①门阵列法②标准单元法③紫外线擦除法④乘积项法⑤电擦除法

(6)vhdl表示的数8#21#和16#11#E1,如果用十进制表示应该是

和。

(7)下面表达式中，错误的有、、。

①h <= i NAND j NAND k; ②h <=i AND j AND k;

③X<=5**3; ④X<=4**0.5; ⑤l<=m xor n and o xor p;

(8)在VHDL中，条件信号赋值语句WHEN—ELSE属于语句。

①顺序兼并行②顺序③并行④任意

(9)下面数据类型中哪些不是标准程序包STANDARD中预定义的类型

、。

①Time ②Std_logic_vector ③string ④unsigned ⑤INTEGER

(10) VHDL的IEEE标准库中，数据类型STD_LOGIC有种逻辑值。

①2 ②3 ③8 ④9

(11)下面VHDL标识符中非法的标识符是、、。

①Ld ②Out1 ③sig_n ④_X56 ⑤7S ⑥&4

(12)在VHDL的端口类型有IN，、、四种。

(13)若信号byte的数据类型为bit_vector(7 downto 0),则byte’length的值为

(14) 在EDA工具中，能完成在目标系统器件上布局布线软件称

①仿真器②综合器③适配器④下载器

二、判断下面的说明是否正确，在正确的后面打“√”，不正确的打“Ｘ”（共10分，每题1分）

（1）with-select语句可在函数和过程中使用( )

（2）FPGA是基于查找表的可编程逻辑结构( )

（3）给定的信号A_SIG是“布尔”型的，所赋之值“是”和“否”分别与逻辑值‘1’和‘0’对应。因此，VHDL语句：A_SIG <= 0是有效的( )

（4）综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的( ) （5）vhdl中具有不同数据类型的信号可以相互赋值( )

（6）进程、过程和函数中都可以使用wait语句( )

（7）在VHDL中只有并行语句才能被综合，而顺序语句只能用于仿真建模( )

（8）数组中的所有元素必须是同一类型的( )

（9）VHDL的扩展标识符必须以字母开头( )

（10）综合后，report语句生成的硬件电路在运行时报告各种信息( )

三、简答题（共30分，每题10分）

1、CPLD与FPGA两种类型的可编程器件，它们实现可编程的原理和结构上有哪些主要区别？

2、什么是软核、硬核、固核？

3、简述功能仿真与时序仿真的区别？

四、根据以下状态转移图及状态输出表，用状态机设计此控制器，其中控制器的输入为X1和X2,输出为C0~C3（10分）

（1）用可枚举类型来定义状态编码，实现此状态机（要求写出包含实体、结构体的完整的vhdl程序）

（2）如果为了减少时钟-输出延迟，可以采用常量对各状态编码，使输出与状态码一一对应，试写出状态编码表

（3）如果要使此控制器在reset信号的作用下进行异步复位，应该如何修改时序进程

五、设计一个四阶的FIR滤波器，要求滤波器的系统可由外部端口装载，写出VHDL(或Verilog)程序，给出仿真波形（25分）。

基于FPGA的Verilog HDL数字钟设计 -

基于FPGA的Verilog HDL数字钟设计专业班级姓名学号一、实验目的 1.掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件编程； 2.熟悉一种EDA软件使用； 3.掌握Verilog设计方法； 4.掌握分模块分层次的设计方法； 5.用Verilog完成一个多功能数字钟设计; 6.学会FPGA的仿真。二、实验要求 ?功能要求：利用实验板设计实现一个能显示时分秒的多功能电子钟，基本功能： 1)准确计时，以数字形式显示时、分、秒，可通过按键选择当前显示时间范围模式； 2)计时时间范围00:00:00－23:59:59 3)可实现校正时间功能； 4)可通过实现时钟复位功能：00:00:00 扩展功能： 5)定时报：时间自定(不要求改变)，闹1分钟(1kHz)---利用板上LED或外接电路实现。 6)仿广播电台正点报时：XX:59:[51,53,55,57(500Hz);59(1kHz)] ---用板上LED或外接 7)报整点时数：XX:00:[00.5-XX.5](1kHz)，自动、手动---用板上LED或外接 8)手动输入校时； 9)手动输入定时闹钟； 10)万年历； 11)其他扩展功能； ?设计步骤与要求： 1)计算并说明采用Basys2实验板时钟50MHz实现系统功能的基本原理。 2)在Xilinx ISE13.1 软件中，利用层次化方法，设计实现模一百计数及显示的电路系统，设计模块间的连接调用关系，编写并输入所设计的源程序文件。 3)对源程序进行编译及仿真分析（注意合理设置，以便能够在验证逻辑的基础上尽快得出仿真结果）。 4)输入管脚约束文件，对设计项目进行编译与逻辑综合，生成下载所需.bit文件。 5)在Basys2实验板上下载所生成的.bit文件，观察验证所设计的电路功能。

FPGA试卷+答案+超详细解答

电子与信息学院10应用电子技术教育2班科目：<>（Ｘ）卷考试形式：闭卷考试时间:100 分钟院(系)别、班级：姓名：学号： 20ＸＸ.Ｘ.考试试卷含答题纸、试题纸、草稿纸的装订试卷不能分拆) 试题区：（试题区必须与答题区同时交回，含答题纸、试题纸、草稿纸的装订试卷不能分拆）一、单项选择题：（20分） 1．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是___C___。 A.PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。 B.敏感信号参数表中，不一定要列出进程中使用的所有输入信号； C.进程由说明部分、结构体部分、和敏感信号三部分组成； (进程由声明语句、顺序语句、敏感信号列表组成) D.当前进程中声明的变量不可用于其他进程。

电子与信息学院10应用电子技术教育2班 2．在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0 to 127，下面哪个赋值语句是正确的___C___。（信号赋值符号<= ） A.idata := 32; B.idata <= 16#A0#; (十进制数为:10*16= 160，idata范围为0~127) C.idata <= 16#7#E1;（十进制数为:7*16^1= 112） D.idata := B#1010#; 3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是___C___。 A.FPGA是基于乘积项结构的可编程逻辑器件；（FPGA芯片基于查找表的可编程逻辑结构） B.FPGA是全称为复杂可编程逻辑器件； (FPGA 现场可编程逻辑门阵列，CPLD才是复杂可编程逻辑器件) C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。（MAX7000系列属CPLD结构） 4．进程中的变量赋值语句，其变量更新是___A___。 (变量（variable）是立即完成的，信号（signal）有延时) A.立即完成； B.按顺序完成；第2页（不含草稿纸部分共18页

FPGA试卷+答案+超详细解答

20ＸＸ—20ＸＸ学年度第(Ｘ)学期期末考试试卷科目：<>（Ｘ）卷考试形式：闭卷考试时间:100 分钟院(系)别、班级：姓名：学号：试题区：（试题区必须与答题区同时交回，含答题纸、试题纸、草稿纸的装订试卷不能分拆）一、单项选择题：（20分） 1．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是___C___。 A.PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。 B.敏感信号参数表中，不一定要列出进程中使用的所有输入信号； C.进程由说明部分、结构体部分、和敏感信号三部分组成； (进程由声明语句、顺序语句、敏感信号列表组成) D.当前进程中声明的变量不可用于其他进程。 2．在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0 to 127，下面哪个赋值语句是正确的___C___。（信号赋值符号 <= ） A.idata := 32; B.idata <= 16#A0#; (十进制数为:10*16= 160，idata范围为0~127) C.idata <= 16#7#E1;（十进制数为:7*16^1= 112） D.idata := B#1010#;

3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是___C___。 A.FPGA是基于乘积项结构的可编程逻辑器件；（FPGA芯片基于查找表的可编程逻辑结构） B.FPGA是全称为复杂可编程逻辑器件； (FPGA 现场可编程逻辑门阵列，CPLD才是复杂可编程逻辑器件) C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。（MAX7000系列属CPLD结构） 4．进程中的变量赋值语句，其变量更新是___A___。 (变量（variable）是立即完成的，信号（signal）有延时) A.立即完成； B.按顺序完成； C.在进程的最后完成； D.都不对。 5．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___D___。（结构体实现实体的功能，通过对实体的逻辑功能进行描述） A.器件外部特性； B.器件的综合约束； C.器件外部特性与内部功能； D.器件的内部功能。 6．CASE语句是___A___。（case语句时顺序语句中最重要最常用的顺序语句） A. 顺序语句 B. 并行语句 C. 其它 D.组合逻辑控制电路语句 7． LIBRARY ___A___; --库的声明 USE IEEE.STD_LOGIC_1164.ALL; --库的引用，引用IEEE库中的std_logic_1164中的所有项目A. IEEE B. STD C.WORK D.ENTITY counter IS

(完整版)Verilog实现的基于FPGA的五层楼电梯运行控制逻辑毕业设计论文

五层楼电梯运行控制逻辑设计摘要：电梯是高层建筑不可缺少的运输工具，用于垂直运送乘客和货物，传统的电梯控制系统主要采用继电器，接触器进行控制，其缺点是触点多，故障率高、可靠性差、维修工作量大等，本设计根据电梯自动控制的要求利用Verilog语言编写并完成系统设计，在利用软件仿真之后，下载到了FPGA上进行硬件仿真。FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了之前的可编程器件门电路数有限及速度上的缺点。关键词：电梯控制FPGA Verilog软件设计硬件设计在当今社会，随着城市建设的不断发展，高层建筑的不断增多，电梯作为高层建筑中垂直运行的交通工具已与人们的日常生活密不可分。目前电梯控制系统主要有三种控制方式：继电路控制系统（早期安装的电梯多位继电器控制系统），FPGACPLD [1] 的控制系统、微机控制系统。继电器控制系统由于故障率高、可靠性差、控制方式不灵活以及消耗功率大等缺点，目前已逐渐被淘汰，而微机控制系统虽在智能控制方面有较强的功能，但也存在抗扰性差，系统设计复杂，一般维修人员难以掌握其维修技术等缺陷。而FPGACPLD控制系统由于运行可靠性高，使用维修方便，抗干扰性强，设计和调试周期较短等优点 [2] ，倍受人们重视等优点，已经成为目前在电梯控制系统中使用最多的控制方式，目前也广泛用于传

统继电器控制系统的技术改造。随着现代化城市的高度发展，每天都有大量人流及物流需要输送，因此在实际工程应用中电梯的性能指标相当重要，主要体现在：可靠性，安全性，便捷快速性。电梯的可靠性非常重要，直接或间接的影响着人们的生产，生活，而电梯的故障主要表现在电力拖动控制系统中，因此要提高可靠性也要从电力拖动控制系统入手。本次设计尝试用Verilog实现电梯控制器部分，进行了多层次的电梯控制，也进行了软件及硬件上的仿真验证，时序分析以保证设计的正确。在设计中先用软件进行模拟仿真，然后又下载到FPGA开发板上进行硬件仿真，以确保设计的正确性。 1电梯的设计分析 1.1 系统的需求分析及系统描述设计一个电梯运行控器，该电梯有5层楼，设计的电梯调度算法满足提高服务质量、降低运行成本的原则；电梯的内部有一个控制面板,它负责按下请求到的楼层,并且显示当前尚未完成的目的地请求,当到达该楼层以后自动撤销本楼层的请求,即将面板灯熄灭；除1层和5层分别只有上和下按钮外，其余每个楼层（电梯门口旁）的召唤面板都有两个按钮，分别指示上楼和下楼请求。当按下后，对应按钮灯亮。如果电梯已经到达该楼层，按钮灯熄灭；电梯的外部面板会显示电梯当前所在的楼层,及上行还是下行(暂停显示刚才运行时的状态)；电梯向一个方向运行时，只对本方向前方的请求进行应答，直到本方向前方无请求时，才对反方向的请求进行应答。当前内部控制面板上有的请求,只要经过所在楼层均会立即响应.

FPGA试题

【第一章】 1、FPGA芯片的发展主要体现在哪几个方面？未来的发展趋势是什么？ (1) 大容量、低电压、低功耗 (2) 系统级高密度 (3) FPGA和ASIC出现相互融合。 (4) 动态可重构 2、EDA技术的优势是什么？缩短开发周期，有各类库的支持，简化逻辑设计，有利于设计文档的管理，能仿真测试，开发者有自主权，将所有开发环节纳入统一的自顶向下的设计中，有效的利用了计算机的自动设计能力。 3、EDA的设计流程包括哪几个环节？ ①设计输入（原理图/HDL文本编辑）②综合③FPGA/CPLD 适配④时序仿真与功能仿真⑤FPGA/CPLD编程下载⑥FPGA/CPLD器件电路硬件检测。 4、硬件描述语言的种类有哪些？ VHDL 、Verilog HDL、SystemVerilog、System C 等 5、自顶向下设计方法的优点是什么？过程大部分由计算机完成，可植性强，便于系统的优化和升级，以及对模型进行及时的修改，以改进系统或子系统的功能，更正设计错误，提高目标系统的工作速度，减小面积耗用，降低功耗和成本等。在EDA

技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。高效，高稳定性，省时省力，成本较低。 6、ip核可分为哪几类？ ①软IP 、②固IP、③硬IP 7、ip在EDA技术的应用和发展中的意义是什么？ IP就是将某些功能固化，而当EDA设计也需要这些功能的时候，就可以直接将植入了此功能的IP拿过来直接用，而不用再重新设计。这样既可以提高效率又可以减少设计风险。IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。 8、EDA的概念Electronic Design Automation，电子设计自动化。简单一点EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言完成设计文件，然后由计算机自动地完成逻辑编译，化简，分割，综合，优化，布局，布线和仿真，直至对于特定目标芯片的适配编译，逻辑映射和编程下载等工作。 9、VHDL与verilog的优缺点的对比 Verilog代码简明扼要，操作灵活方便，使用简单，有效的简化了设计过程。Vhdl语句严谨，有很好的行为级描述能力和系统级描述能力。缺点是代码过于冗长，对数据类型匹配要求过于严格，对版图级，管子级的描述几乎不支持。【第二章】 1、可编程逻辑器件经历哪些发展过程？

基于FPGA的verilog的电子密码锁设计

一、概述 1.1 电子密码锁的现状随着我国对外开放的不断深入，高档建筑发展很快，高档密码锁具市场的前景乐观。我国密码锁具行业对密码锁具高新技术的投入正逐年增大，高档密码锁的市场需求也逐年增加。在安防工程中，锁具产品是关系到整个系统安全性的重要设备，所以锁具产品的优劣也关系了整个安防工程的质量和验收。目前，市场上比较先进的智能电子密码锁分别有：IC卡电子密码锁、射频卡式电子密码锁、红外遥控电子密码锁、指纹识别电子密码锁和瞳孔识别电子密码锁等。IC卡电子密码锁成本低，体积小，卡片本身无须电源等优点占领了一定的市场份额，但是由于有机械接触，会产生接触磨损，而且使用不太方便，在一定程度上限制了它的应用；射频卡式电子密码锁是非接触式电子密码锁，成本也不太高，体积跟IC卡密码锁相当，卡片使用感应电源，重量很轻，技术成熟，受到了广泛的欢迎，但是与IC卡电子密码锁相比，成本偏高；指纹识别电子密码锁和瞳孔识别电子密码锁可靠性很高，安全性是目前应用系统中最高的，但是成本高昂，还没进入大众化使用阶段。在国外，美国、日本、德国的电子密码锁保密性较好，并结合感应卡技术，生物识别技术，使电子密码锁系统得到了飞跃式的发展。这几个国家的密码锁识别的密码更复杂，并且综合性比较好，已经进入了成熟期，出现了感应卡式密码锁，指纹式密码锁，虹膜密码锁，面部识别密码锁，序列混乱的键盘密码锁等各种技术的系统，它们在安全性，方便性，易管理性等方面都各有特长，新型的电子密码锁系统的应用也越来越广。基于FPGA的电子密码锁是新型现代化安全管理系统，它集微机自动识别技术和现代安全管理措施为一体，它涉及电子，机械，计算机技术，通讯技术，生物技术等诸多新技术。它是解决重要部门出入口实现安全防范管理的有效措施，适用各种场合，如银行、宾馆、机房、军械库、机要室、办公间、智能化小区、工厂、家庭等。在数字技术网络技术飞速发展的今天，电子密码锁技术得到了迅猛的发展。它早已超越了单纯的门道及钥匙管理，逐渐发展成为一套完整的出入管理系统。它在工作环境安全、人事考勤管理等行政管理工作中发挥着巨大的作用。在该系统的基础上增加相应的辅助设备可以进行电梯控制、车辆进出控制，物业消防监控、餐饮收费、私家车库管理等，真正实现区域内一卡智能管理。

FPGA试卷+答案+超详细解答

广东技术师范学院电子与信息学院10应用电子技术教育2班 20ＸＸ—20ＸＸ学年度第(Ｘ)学期期末考试试卷科目：<>（Ｘ）卷考试形式：闭卷考试时间:100 分钟院(系)别、班级：姓名：学号：试题区：（试题区必须与答题区同时交回，含答题纸、试题纸、草稿纸的装订试卷不能分拆）一、单项选择题：（20分） 1．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是___C___。 A.PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。 B.敏感信号参数表中，不一定要列出进程中使用的所有输入信号； C.进程由说明部分、结构体部分、和敏感信号三部分组成； (进程由声明语句、顺序语句、敏感信号列表组成) D.当前进程中声明的变量不可用于其他进程。 2．在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0 to 127，下面哪个赋值语句是正确的___C___。（信号赋值符号 <= ） A.idata := 32; B.idata <= 16#A0#; (十进制数为:10*16= 160，idata范围为0~127) C.idata <= 16#7#E1;（十进制数为:7*16^1= 112） D.idata := B#1010#;

3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是___C___。 A.FPGA是基于乘积项结构的可编程逻辑器件；（FPGA芯片基于查找表的可编程逻辑结构） B.FPGA是全称为复杂可编程逻辑器件； (FPGA 现场可编程逻辑门阵列，CPLD才是复杂可编程逻辑器件) C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。（MAX7000系列属CPLD结构） 4．进程中的变量赋值语句，其变量更新是___A___。 (变量（variable）是立即完成的，信号（signal）有延时) A.立即完成； B.按顺序完成； C.在进程的最后完成； D.都不对。 5．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___D___。（结构体实现实体的功能，通过对实体的逻辑功能进行描述） A.器件外部特性； B.器件的综合约束； C.器件外部特性与内部功能； D.器件的内部功能。 6．CASE语句是___A___。（case语句时顺序语句中最重要最常用的顺序语句） A. 顺序语句 B. 并行语句 C. 其它 D.组合逻辑控制电路语句 7．LIBRARY ___A___; --库的声明 USE IEEE.STD_LOGIC_1164.ALL; --库的引用，引用IEEE库中的std_logic_1164中的所有项目A. IEEE B. STD C.WORK D.ENTITY counter IS

基于FPGA的VerilogHDL数字钟设计

基于FPGA的Verilog-HDL数字钟设计--

————————————————————————————————作者：————————————————————————————————日期：

8)手动输入校时； 9)手动输入定时闹钟； 10)万年历； 11)其他扩展功能；设计步骤与要求： 1)计算并说明采用Basys2实验板时钟50MHz实现系统功能的基本原理。 2)在Xilinx ISE13.1 软件中，利用层次化方法，设计实现模一百计数及显示的电路系统，设计模块间的连接调用关系，编写并输入所设计的源程序文件。 3)对源程序进行编译及仿真分析（注意合理设置，以便能够在验证逻辑的基础上尽快得出仿真结果）。 4)输入管脚约束文件，对设计项目进行编译与逻辑综合，生成下载所需.bit文件。 5)在Basys2实验板上下载所生成的.bit文件，观察验证所设计的电路功能。三、实验设计功能说明：实现时钟，时间校时，闹铃定时，秒表计时等功能 1.时钟功能：完成分钟/小时的正确计数并显示；秒的显示用LED灯的闪烁做指示；时钟利用4位数码管显示时分； 2.闹钟定时：实现定时提醒及定时报时，利用LED灯代替扬声器发出报时声音； 3.时钟校时：当认为时钟不准确时，可以分别对分钟和小时位的值进行调整； 4.秒表功能：利用4个数码管完成秒表显示：可以实现清零、暂停并记录时间等功能。秒表利用4位数码管计数；方案说明：本次设计由时钟模块和译码模块组成。时钟模块中50MHz的系统时钟clk分频产

EDA(FPGA)期末考试试题

这是长期总结的EDA期末考试试题试题一 1-2与软件描述语言相比，VHDL有什么特点? P6 答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5 什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。 (2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。 (3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。 (4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。综合在电子设计自动化中的地位是什么? 答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 1-4在EDA技术中，自顶向下的设计方法的重要意义是什么? P7~10 答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5 IP在EDA技术的应用和发展中的意义是什么? P11~12 答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。 2-1 叙述EDA的FPGA/CPLD设计流程。 P13~16 答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。 2-2 IP是什么?IP与EDA技术的关系是什么? P24~26 IP是什么? 答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。 IP与EDA技术的关系是什么? 答：IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP通常是以硬件描述语言HDL源文件的形式出现。固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。硬IP提供设计的最终阶段产品：掩模。 3-1 OLMC（输出逻辑宏单元）有何功能?说明GAL是怎样实现可编程组合电路与时序电路的。 P34~36 答：OLMC单元设有多种组态，可配置成专用组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等。说明GAL是怎样实现可编程组合电路与时序电路的? 答：GAL（通用阵列逻辑器件）是通过对其中的OLMC（输出逻辑宏单元）的编程和三种模式配置（寄存器模式、复合模式、简单模式），实现组合电路与时序电路设计的。 3-2 什么是基于乘积项的可编程逻辑结构? P33~34，40 答：GAL、CPLD之类都是基于乘积项的可编程结构；即包含有可编程与阵列和固定的或阵列的PAL（可编程阵列逻辑）器件构成。 3-3 什么是基于查找表的可编程逻辑结构? P40~41 答：FPGA（现场可编程门阵列）是基于查找表的可编程逻辑结构。 3-7 请参阅相关资料，并回答问题：按本章给出的归类方式，将基于乘积项的可编程逻辑结构的PLD器件归类为CPLD；将基于查找表的可编程逻辑结构的PLD器什归类为FPGA，那么，APEX系列属于什么类型PLD器件? MAX II系列又属于什么类型的PLD器件?为什么? P54~56 答：APEX(Advanced Logic Element Matrix)系列属于FPGA类型PLD器件；编程信息存于SRAM中。MAX II系列属于CPLD类型的PLD器件；编程信息存于EEPROM中。 4-3. 图3-31所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s='0'和'1'时，分别有y<='a'和y<='b'。试在一个结构体中用两个进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器MUX21A。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX221 IS PORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入信号 s0,s1:IN STD_LOGIC; outy:OUT STD_LOGIC);--输出端 END ENTITY; ARCHITECTURE ONE OF MUX221 IS SIGNAL tmp : STD_LOGIC; BEGIN

FPGA笔试题及答案总结

第 1 章 FPGA基础知识 1.1 FPGA设计工程师努力的方向 SOPC，高速串行I/O，低功耗，可靠性，可测试性和设计验证流程的优化等方面。随着芯片工艺的提高，芯片容量、集成度都在增加，FPGA 设计也朝着高速、高度集成、低功耗、高可靠性、高可测、可验证性发展。芯片可测、可验证，正在成为复杂设计所必备的条件，尽量在上板之前查出bug，将发现bug的时间提前，这也是一些公司花大力气设计仿真平台的原因。另外随着单板功能的提高、成本的压力，低功耗也逐渐进入FPGA设计者的考虑范围，完成相同的功能下，考虑如何能够使芯片的功耗最低。高速串行IO的应用，也丰富了FPGA 的应用范围，象xilinx的v2pro中的高速链路也逐渐被应用。总之，学无止境，当掌握一定概念、方法之后，就要开始考虑FPGA其它方面的问题了。 1.2 简述FPGA等可编程逻辑器件设计流程系统设计电路构思，设计说明与设计划分，电路设计与输入（HDL代码、原理图），功能仿真与测试，逻辑综合，门级综合，逻辑验证与测试（综合后仿真），布局布线，时序仿真，板级验证与仿真，加载配置，在线调试。常用开发工具（Altera FPGA） HDL语言输入：Text Editor（HDL语言输入），还可以使用Ultra Edit 原理图输入：Schematic Editor IP Core输入：MegaWinzad 综合工具：Synplify/Synplify Pro，Qaustus II内嵌综合工具仿真工具：

ModelSim 实现与优化工具：Quartus II集成的实现工具有Assignment Editor（约束编辑器）、LogicLock（逻辑锁定工具）、PowerFit Fitter（布局布线器）、Timing Analyzer（时序分析器，STA分析工具）、Floorplan Editor（布局规划器）、Chip Editor（底层编辑器）、Design Space Explorer（设计空间管理器）、Design Assistant（检查设计可靠性）等。后端辅助工具：Assembler（编程文件生成工具），Programmer（下载编程工具），PowerGauge（功耗仿真器）调试工具：SignalTap II（在线逻辑分析仪），SignalProbe（信号探针）。系统级设计环境：SOPC Builder，DSP Builder，Software Builder。 1.3 Quartus文件管理 1. 编译必需的文件：设计文件（.gdf、.bdf、EDIF输入文件、.tdf、verilog 设计文件、.vqm、.vt、VHDL设计文件、. vht）、存储器初始化文件（.mif、.rif、.hex）、配置文件（.qsf、.tcl）、工程文件（.qpf）。 2. 编译过程中生成的中间文件（.eqn文件和db目录下的所有文件.tdf，.hdb，.xml等） 3. 编译结束后生成的报告文件（.rpt、.qsmg 等） 4. 根据个人使用习惯生成的界面配置文件（.qws等） 5. 编程文件（.sof、.pof、.ttf等） 1.4 IC设计流程

基于FPGA的SDRAM实验Verilog源代码

// megafunction wizard: %ALTPLL% // GENERATION: STANDARD // VERSION: WM1.0 // MODULE: altpll // ============================================================ // File Name: clk_ctrl.v // Megafunction Name(s): // altpll // // Simulation Library Files(s): // altera_mf // ============================================================ // ************************************************************ // THIS IS A WIZARD-GENERATED FILE. DO NOT EDIT THIS FILE! // // 11.0 Build 208 07/03/2011 SP 1 SJ Full Version // ************************************************************ //Copyright (C) 1991-2011 Altera Corporation //Your use of Altera Corporation's design tools, logic functions //and other software and tools, and its AMPP partner logic //functions, and any output files from any of the foregoing //(including device programming or simulation files), and any //associated documentation or information are expressly subject //to the terms and conditions of the Altera Program License //Subscription Agreement, Altera MegaCore Function License //Agreement, or other applicable license agreement, including, //without limitation, that your use is for the sole purpose of //programming logic devices manufactured by Altera and sold by //Altera or its authorized distributors. Please refer to the //applicable agreement for further details. // synopsystranslate_off `timescale 1 ps / 1 ps // synopsystranslate_on moduleclk_ctrl ( areset, inclk0, c0, c1, c2,

FPGA试卷+答案+超详细解答

F P G A试卷+答案+超详细解答 -CAL-FENGHAI.-(YICAI)-Company One1

广东技术师范学院 20ＸＸ—20ＸＸ学年度第(Ｘ)学期期末考试试卷科目：<>（Ｘ）卷考试形式：闭卷考试时间:100 分钟院(系)别、班级：姓名：学号：电子与信息学院 20ＸＸ考试试卷() 试题区：（试题区必须与答题区同时交回，含答题纸、试题纸、草稿纸的装订试卷不能分拆）一、单项选择题：（20分） 1．在VHDL 语言中，下列对进程（PROCESS ）语句的语句结构及语法规则的描述中，不正确的是___C ___。 A. PROCESS 为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。 B. 敏感信号参数表中，不一定要列出进程中使用的所有输入信号； C. 进程由说明部分、结构体部分、和敏感信号三部分组成； (进程由声明语句、顺序语句、敏感信号列表组成) D. 当前进程中声明的变量不可用于其他进程。

2．在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0 to 127，下面哪个赋值语句是正确的___C___。（信号赋值符号 <= ） A.idata := 32; B.idata <= 16#A0#; (十进制数为:10*16= 160，idata范围为0~127) C.idata <= 16#7#E1;（十进制数为:7*16^1= 112） D.idata := B#1010#; 3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是___C___。 A.FPGA是基于乘积项结构的可编程逻辑器件；（FPGA芯片基于查找表的可编程逻辑结构） B.FPGA是全称为复杂可编程逻辑器件； (FPGA 现场可编程逻辑门阵列，CPLD才是复杂可编程逻辑器件) C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。（MAX7000系列属CPLD结构） 4．进程中的变量赋值语句，其变量更新是___A___。 (变量（variable）是立即完成的，信号（signal）有延时) A.立即完成； B.按顺序完成； C.在进程的最后完成； D.都不对。

基于FPGA的verilog频率计设计

电子科技大学（基于FPGA的频率计设计）题目：简易频率计的设计指导教师：皇晓辉姓名：张旗学号：2905201003 专业：光电学院一专业

摘要本文主要介绍了基于FPGA 的简易多量程频率计的设计，使用硬件描述语言verilog来实现对硬件的控制，在软件ISE上实现编程的编译综合，在系统时钟48Mhz下可正常工作。该数字频率计采用测频的方法，能准确的测量频率在10Hz到100MHz之间的信号。使用ModelSim仿真软件对Verilog程序做了仿真，并完成了综合布局布线，通过ISE下载到Spartan3A开发板上完成测试。关键词：FPGA ，verilog，ISE，测频方法

Abstract This paper mainly introduces the simple more range based on FPGA design of frequency meter，Use hardware description language verilog to realize the control of hardware，In the software realize the compilation of the programming ISE on comprehensive，In the system clock can work normally under 48 Mhz。The digital frequency meter frequency measurement method used, can accurate measurement frequency in 10 Hz to 100 MHz of signals between。Use ModelSim simulation software Verilog program to do the simulation, and completed the overall layout wiring，Through the ISE downloaded to Spartan3A development board complete test。 Keywords: FPGA, Verilog, ISE, F requency M easurement

基于FPGA的DS18B20控制程序设计及其Verilog实现(汇编)

基于FPGA的DS18B20控制程序设计及其Verilog实现一，总体介绍 DS18B20是一个1-wire总线，12bit的数字温度传感器，其详细的参数这里不做具体的介绍，只讨论其基于Verilog的控制程序的设计。实际上，对DS18B20的控制，主要是实现1-wire总线的初始化，读，写等操作，然后再根据DS18B20的控制要求，实现对其控制的verilog逻辑。在1-Wire总线上，有一个master，可以有1个或者多个slave。而对于FPGA+DS18B20的温度测试设计来讲，需要在FPGA上实现一个1-Wire总线的master。DS18B20作为1-wire 总线的slave设备存在，可以有一个或者多个，不过为了简化程序，例程里假定只存在一个DS18B2020。 1-Wire总线的操作形式上相对简单，但操作本身相对却又比较复杂。用Verilog做控制程序设计时，可以采用多层次嵌套的状态机来实现。二，FPGA + DS18B20的硬件设计硬件的设计非常简单，只需要将DS18B20的DQ与FPGA的一个IO连接，并加4.7K左右的上拉电阻就可以了。VDD和VPU可以为3.0~5.0V。这里我们参照FPGA本身的IO电压，选择3.3V。另外要注意的一点是，由于DQ的数据是双向的，所以FPGA的该IO要设定为inout类型。三，1-Wire总线的基本操作及Verilog实现。根据1-Wire总线的特点，可以把1-Wire总线的操作归结为初始化，单bit读操作，单bit写操作等最基础的几种。下面分别是几种基本操作的介绍和verilog实现。由于DS18B20的时序操作的最小单位基本上是1us，所以在该设计中，全部采用1MHz的时钟。 1. 初始化初始化实际上就是1-wire总线上的Reset操作。由master发出一定长度的初始化信号。Slave 看到该初始化信号后，在一定时间内发出规定长度的响应信号，然后初始化操作就结束了。下图是DS18B20的datasheet上给出的初始化的时序要求图示。

fpga及其应用试卷

一、填空与选择（共25分，每空1分） (1) VHDL的复合类型主要包括：和两种类型。 (2) 电路设计方法有平坦式设计、自底向上、等方法。 (3) VHDL的并行信号赋值语句，除了常见的一般信号赋值语句（如：C<=A;）外，还有两种形式，它们分别是，。 ①Case-when ②with-select ③when-else ④report (4)在以下数据类型中，VHDL综合器支持的是 ①STRING ②TIME ③REAL ④BIT ⑤ACCESS (5)半定制法按逻辑实现的方式不同，可再分为、和可编程逻辑器件法 ①门阵列法②标准单元法③紫外线擦除法④乘积项法⑤电擦除法 (6)vhdl表示的数8#21#和16#11#E1,如果用十进制表示应该是和。 (7)下面表达式中，错误的有、、。 ①h <= i NAND j NAND k; ②h <=i AND j AND k; ③X<=5**3; ④X<=4**0.5; ⑤l<=m xor n and o xor p; (8)在VHDL中，条件信号赋值语句WHEN—ELSE属于语句。 ①顺序兼并行②顺序③并行④任意 (9)下面数据类型中哪些不是标准程序包STANDARD中预定义的类型、。 ①Time ②Std_logic_vector ③string ④unsigned ⑤INTEGER (10) VHDL的IEEE标准库中，数据类型STD_LOGIC有种逻辑值。 ①2 ②3 ③8 ④9 (11)下面VHDL标识符中非法的标识符是、、。 ①Ld ②Out1 ③sig_n ④_X56 ⑤7S ⑥&4 (12)在VHDL的端口类型有IN，、、四种。 (13)若信号byte的数据类型为bit_vector(7 downto 0),则byte’length的值为 (14) 在EDA工具中，能完成在目标系统器件上布局布线软件称 ①仿真器②综合器③适配器④下载器二、判断下面的说明是否正确，在正确的后面打“√”，不正确的打“Ｘ”（共10分，每题1分）（1）with-select语句可在函数和过程中使用( ) （2）FPGA是基于查找表的可编程逻辑结构( ) （3）给定的信号A_SIG是“布尔”型的，所赋之值“是”和“否”分别与逻辑值‘1’和‘0’对应。因此，VHDL语句：A_SIG <= 0是有效的( ) （4）综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的( ) （5）vhdl中具有不同数据类型的信号可以相互赋值( ) （6）进程、过程和函数中都可以使用wait语句( ) （7）在VHDL中只有并行语句才能被综合，而顺序语句只能用于仿真建模( ) （8）数组中的所有元素必须是同一类型的( ) （9）VHDL的扩展标识符必须以字母开头( ) （10）综合后，report语句生成的硬件电路在运行时报告各种信息( )

基于FPGA的I2C实验Verilog源代码

`timescale 1ns / 1ps module i2c_drive( clk,rst_n, sw1,sw2, scl,sda, dis_data ); input clk; // 50MHz input rst_n; //复位信号，低有效 input sw1,sw2; //按键1、2,(1按下执行写入操作，2按下执行读操作) output scl; // 24C02的时钟端口 inout sda; // 24C02的数据端口 output [7:0] dis_data; //输出指定单元的数据 //-------------------------------------------- //按键检测 reg sw1_r,sw2_r; //键值锁存寄存器，每20ms检测一次键值 reg[19:0] cnt_20ms; //20ms计数寄存器 always @ (posedge clk or negedge rst_n) if(!rst_n) cnt_20ms <= 20'd0; else cnt_20ms <= cnt_20ms+1'b1; //不断计数 always @ (posedge clk or negedge rst_n) if(!rst_n) begin sw1_r <= 1'b1; //键值寄存器复位，没有键盘按下时键值都为1 sw2_r <= 1'b1; end else if(cnt_20ms == 20'hfffff) begin sw1_r <= sw1; //按键1值锁存 sw2_r <= sw2; //按键2值锁存 end //--------------------------------------------- //分频部分 reg[2:0] cnt; // cnt=0:scl上升沿，cnt=1:scl高电平中间，cnt=2:scl下降沿，cnt=3:scl低电平中间 reg[8:0] cnt_delay; //500循环计数，产生iic所需要的时钟