EEPROM存储器概述

非易失性存储器概述

一、介绍

这篇文章论述了非易失性存储器（NVM）基本概况。第1部分介绍了非易失性存储器的主要背景以及一些存储器的基本术语。第2部分主要阐述了非易失性存储器的工作原理（通过热电子注入实现编程）。第3部分包含了非易失性存储器的擦除原理，以及隧道效应。第4部分介绍了用于预测非易失性存储器的编程特性的模型，用“幸运电子”模型来表述热电子注入模式。第5部分主要介绍非易失性存储器可靠性，包括在数据保存、耐受力和干扰影响下的可靠性。

关键词：非易失性，存储器，热电子注入，隧道效应，可靠性，保存，存储干扰，EEPROM，Flash EEPROM。

存储器分为两大类：易失性存储器和非易失性存储器。易失性存储器在掉电后会失去其所存储的数据，故而需要继续不断的电源才能保存数据。大部分的随机存取存储器（RAM）都是易失性的。非易失性存储器则在掉电后不会丢失数据。一个非易失性存储器（NVM）本质上是一个MOS管，由一个源极、一个漏极、一个门极，以及一个浮栅。与常用的MOSFET 不同的是，NVM多了一个浮栅，浮栅与其它部分是绝缘的。非易失性存储器又细分为两个主要的分类：浮栅型和电子俘获型。Kahng 和Sze在1967年发明了第一个浮栅型器件。在这种器件中，电子受隧道效应的影响，通过一个3nm厚的二氧化硅层，从一个浮栅中转移到基层中。通过隧道效应，非易失性存储器可以更容易地被擦除或改写，通常隧道效应只在厚度小于12nm的氧化物中存在。浮栅中存储电子后，可以使得阈值电压被降低或者提高，而阈值电压的高低也就分别代表了逻辑值1或0。

在浮栅型存储器件中，电子（也即是数据）存储在浮栅中，故而掉电后，数据不会丢失。所有的浮栅型存储器件都是一样的存储单元结构，如下图1所示，一个存储单元由门极MOS 管堆叠而成。第一个门是浮栅门，被埋在栅氧化层（Gate Oxide）和内部多晶硅绝缘层（IPD）之间，位于控制门（Control Gate）的下方。内部多晶硅绝缘层将浮栅隔绝起来，它可以是氧化物，或者氧化物-氮化物-氧化物层（ONO）。SiO2绝缘层将MOS管包围起来，作为保护层，使其免受划伤和杂质污染。第二个门极是控制门，这个门是可以被外部所接触到的。浮栅门常用在EPROM里（Electrically Programmable Read Only Memory）和EEPROM 里（Electrically Erasable and Programmable Read Only Memory）。

图1：基本的浮栅门结构

电子俘获型器件最早于1967年发明，是最早的电改写（Electrically Alterable）半导体器件。在这类器件中，电子（即数据）存储在分立的氮化物陷阱中，并且掉电后仍能保持。电子俘获型器件通常用在MNOS (Metal Nitride Oxide Silicon，金属氮-氧化物半导体) [3], [4], SNOS (Silicon Nitride Oxide Semiconductor硅氮-氧化物半导体) [5], 和SONOS (Silicon Oxide Nitride Oxide Semiconductor硅氧化物-氮化物-氧化物半导体) [6]中。典型的电子俘获型存储器结构可参考图2。

图2 ：MNOS存储单元

MNOS存储器件中的电子是通过量子隧道效应，由沟道注入到氮化物中，注入要穿过一层超薄的氧化物，通常厚度在1.5-3nm之间。

第一个EPROM浮栅型器件，其浮栅是由重掺杂的多晶硅组成，这种材质之前通常用在雪崩注入MOS存储器中（FAMOS）。其中的栅氧化层的厚度约为100nm，以防止浮栅与基层之间短路或者漏电。EPROM写入时，对漏极（Drain）施加一个偏置电压，使之产生雪崩效应，此时电离物中的电子即可通过漏极注入到浮栅中。FAMOS只能用VU或者X射线进行擦除。EPROM一般被当作系统样机设计中的工具。现在，EPROM有两种，一种陶瓷封装，提供了石英窗口，可供UV照射来进行改写；另一种塑封，没有石英窗口，这种器件是一次改写器件（OTP）。OTP器件的优点是价格便宜，然而，组装后无法进行额外的测试。陶瓷封装的EPROM相对较贵，组装后也可以进行额外的测试，存储内容也可由UV光来改写。

尽管早在1970年代，UV擦除、电编程的存储器件成功商业化，但制造一种电擦写的存储器件（EEPROM）仍有相当大的吸引力。H.lizuka等人发明了第一只可电擦写的NVM，即层叠式雪崩注入MOS存储器件（SAMOS，专业名词，翻译不准，还是尽量搜英文吧）。SAMOS 由一个外部控制极，两个多晶硅极组成。外部控制极使得电擦除成为可能，并且能提高擦除效率。EEPROM可以通过电来改写数据，从而取代了UV照射方法，相比UV照射来说，EEPROM 的优势在于更便宜的封装价格、更方便的擦写。劣势就是EEPROM的存储单元的体积相比EPROM要大上两三倍，所以EEPROM的晶粒体积更大。EEPROM存储单元由两个晶体管组成，一个浮栅晶体管，一个选择极晶体管，如图3所示。当要改写数据时，通过选择极晶体管来选择或反选某个浮栅。再加上纠错电路或者冗余电路，晶料的体积又变得更大了。

图3：具有选择极的EEPROM

在20世纪80年代，一种新的非易失性存储器被发明出来，它就是Flash EEPROM。这个产品最初只不过是把EPROM改变了一下，使其变得可以电擦写而已。这种器件通过热电子注入效应来进行写入，通过隧道效应进行擦除。Flash EEPROM不能按位擦写，每次都只能擦除整片芯片或者其中某一个扇区。由于Flash不需要EEPROM进行位擦除所需要的选择极，故而Flash移除了选择极，因此flash的存储单元比EEPROM小两到三倍。这种类型的Flash EEPROM的单元结构与图1的类似。

（术语翻译此处省略）

二、基本编程方法

针对浮栅型和电子俘获型器件，编程需要将电子分别注入到浮栅或氮化层中。要改变NVM 中的电荷（或者说数据），有两个基本的方法可以使用：薄氧化物中的FN隧道效应（厚度小于12nm）或者是热电子注入。

1，隧道效应

在NVM中最重要的改写方法之一就是隧道效应。当一个大的电压Vcg施加于是控制极上时，它的能带结构会受到影响，如下图4所示。

图4：浮栅型存储器通过隧道效应编程时的能带结构示意图

如上图：e c和e v分别为传导带和化合带，E g是能隙（对于硅材质来说为1.1电子伏带），f b 硅-二氧化硅能量垫垒（对电子来说是3.2电子伏特，对空洞来说是4.7电子伏特）。施加电压V cg产生的电场形成电位势。对于基带中的电子来说，势垒提供了一个隧道，最被电子通过栅氧化物，聚集到多晶硅浮栅中。对于IPD和栅氧化层来说，它们的能带是不一样的，这主要是因为他们的材料厚度差异所导致。IPD厚度在般在25到45nm之羊，而栅氧化层只有5~12nm。浮栅中的电子会产生一个隧道电流，如下式：

(1)

其中：

(2)

(3)

h表示普朗克常数；

表示注射表面的能量垫垒（对硅-二氧化硅来说，是3.2电子伏特）；

q表示每个电子所带的电荷（1.6x10-19库仑）

m表示一个自由电子的质量；

m*表示电子在能隙中的有效质量（0.42m），

= h/2

?inj表示注射表面的电场(V/cm)

V app氧化物隧道的跨导电压；

V fb表示平能带电压；

t ox表示隧道氧化层的厚度；

式1显示隧道电流随着电压Vapp的增加而呈指数增长，增加的电流同时又会增加氧化层上的电场强度。图5显示了NVM跨扇区的电子隧道效应电位Vcg与源极电压Vs、漏极电压Vd以及基极电压Vsub是一致的。

图5：Flash编程中的隧道效应

另外，还有一种方法可以进行Flash编程操作，此方法称为漏极隧道法。在某些对编程速度有要求的场合，此方法可能更适用，如图6所示，更小的注射面积意味着更大的隧道电流。图6：用漏极隧道法对Flash进行编程

2，热电子注入（HCI）

NVM也可以采用热电子注入方法来进行编程。热电子注入方法如下：对于以P型半导体为基材，N型半导体作NVM的存储器，采用热电子注入；对于N型半导体为基材，P型半导体作NVM的存储器，采用热空穴注入。热空穴注入的速度非常慢，因为空穴的质量和硅-二氧化硅能势垒问题。也因为如此，目前所有NVM制造商均采用P型半导体为基材，N型半导体作NVM来制造存储器。

对于单个存储单元来说，热电子注入编程的时候是通过漏极给浮栅注入热电子。当漏极加上电压Vd时，热电子被侧向电场加速，沿道沟道进入到更高电势的栅极耗尽区。一旦电子获得足够能量，就可以穿过基层与绝缘层能量垫垒（3.2电子伏特）。

在正电压Vd和沟道电压的作用下，被注入到N沟道氧化物存储单元中的电子会返回到基材中，除非这时候有一个更高的正电压Vcg来将电子推回浮栅中。NVM热电子注入过程中的能垫带如图7所示。

图7：NVM热电子注入过程中的能垫带

当浮栅完全充电后，门电流Ig会减少到零为止。这是因为氧化物电场电压Eox开始排斥电子（在注入过程中，是吸引电子）。一般来说，Vcg给浮栅充电，而Vd增加编程的速度。正如图8所示的跨扇区NVM热电子注入过程。Vcg和Vd分别为15V和10V，而Vs和Vsub 为地电位。图中P面也有显示，它也是分离N沟道和P型MOS管的必要步骤。

图8：热电子注入过程中的编程方法

三、基本擦除方法

第二部分讲到了两种编程方法，隧道效应法和热电子注入法。为了对NVM重新编程，第一步就是要擦除其中的数据。这一部分将介绍工业中通用的擦除方法。

注入到浮栅中的电子被电垫位3.2电子伏特的氧化物能势垒所困住。由于硅氧化物的潜在电

位势大于3.0电子伏特，所以电子本身的自发辐射可忽略不计。由于浮栅中充满带负电荷的电子，故而阈值电压Vt变得更高。

有两种方法可以将电子从浮栅中移除。

UV照射

隧道效应

1， UV照射

如图9：通过UV辐射，电子获得足够的能量来越过能势垒，这样电子会从浮栅中逃逸出来，回到基层的控制门中，这样就减少了Vt。通常将Vt从编程状态变为中性或者擦除状态，需要10分钟的时间。

图9：UV照射擦除NVM时的能势带示意图

2，隧道效应

隧道效应也可以用来擦除NVM。其中一个方法就是给控制极一个大的反向电压。此时的能势带结构如图10所示。Vcg增加了电场强度，从而产生一个势垒，这个垫垒使得电子可以从浮栅中逃逸出来，经过薄薄的氧化层，到达基层中。

图10：隧道效应擦除NVM时的能势带图

图11a和图11b显示了两种擦除Flash的方法，对于均匀的隧道来说，可以加一个大的负电压Vcg，或者可以给漏极一侧的隧道加Vd电压，反向电压Vcg和正向电压Vd都会起作用。

图11a：均匀隧道效应擦除Flash

图11b：漏极隧道效应擦除Flash

一般来说，均匀隧道效应比漏极隧道效应要慢一点，但是漏极隧道效应容易引起一些可靠性的问题，这主要是由于漏极区域小，电流密度大，而大电子束会集中在漏极的一小部分区域上，从而有可能导致氧化层的损坏。

四、热电子注入模式

在隧道热电子注入（CHE）编程方法中，电子产生于耗尽沟道和漏之间的强场效应区。具有足够能量的电子被注入到浮栅，从而达到编程的效果（此时阈值电压Vt也增加为正电压）。由于注入效率的问题，这种编程方法速度比较慢中，其编程速度主要取决于三个方面。热电子注入会在漏极产生碰撞电离效应，从而产生少载流子（电子）和多载流子（空穴）。具有高能量的多载流子会聚焦到基层上，产生基层电流（Isub），而少载流子会聚集到漏极，产生漏极电流（Ids）。如果氧化物电场(E ox)的方向与电子注入方向一致，则少载流子会越过氧化物极的能量势垒，同时产生热电子注入门电流(Ig)。至于浮栅型存储器，这些注入的电子会给浮栅层充电。

有两种方法都可以用来描述热电子注入所产生的层电流。一种为幸运电子模式，另一种为有效电子温度模式。

1，幸运电子模式

幸运电子模式由Shkckley发明。就概念上来说，幸运电子模式可以描述如下。热电子为了到达浮栅，则需要从侧沟道电场中获得足够的动能，从而改变方向，以穿越二氧化硅能势垒。图12表示了这一模式。幸运电子模式包含了三个事件：

A-B事件：一个沟道电子必须要从Elat获得足够的能量，变得执起来。热电子运动必须改变方向，以朝着硅-二氧化硅接触面的方向飞去。这个过程的可能性被定义为电子获得足够穿过能势垒能量的可能性。

图12：幸运电子模式的三个过程

B-C事件：一旦热电子改变了方向，它必须经受住足够的碰撞。这个事件的可能性称为PSEMI。PSEMI定义为热电子穿过硅-二氧化硅接触面而不受到任何碰撞的几率。

C-E事件：在经过硅-二氧化硅接触面到达浮栅层的途中，电子在氧化物像势层中受到任何的碰撞。这个几率称为Pinsul，定义为一个电子在氧化物像势层中不遭遇任何碰撞的几率。

以上三个几率互不影响，那么将每个单独的几率联合起来，即是热电子注入的几率，由此可得到层电流为：

其中：

l r = 改变方向的平均自由路=92nm；

L eff = 浮栅晶体管的有效沟道长度(cm)

I ds = 漏-源极电流(A)

浮栅充电会改变阈值电压Vt，如下：

其中：

DV T = V T (Programmed) - V T (Initial)

DQ fg = Q fg (Programmed) - Q fg (Initial) = Change in floating gate charge.

浮栅中充电能量为：

其中：

Dt为编程时间（s）；

浮栅充电将Vt从初始或自然阈值Vti改变为：

其中：

Ctf为浮栅层与控制层的电容。

图13显示了编程、初始或擦除状态的典型特性。此图显示Ids-Vcg曲线与其它曲线相互平行。Ids-Vcg曲线从初始状态到擦除状态到编程状态的位移等同于DQ fg/ C fg

图13：Ids-Vcg转换特性

五、非易失性存储器的可靠性

非易失性存储器有一些非常重要的功能特性，通过这些特性可用来评估存储单元的性能。这些特性分为两个主要的类型：耐久力和保持力。为了理解这两个特性，必须要理解与氧化物层和内部多晶硅绝缘层（IPD）相关的基本要素。陷阱是MNOS、SNOS和SONOS存储器的数据存储位置，他们也容易导致EPROM、EEPROM、Flash EEPROM的可靠性失效。氧化物层和IPD质量都会对耐久性和保持力产生影响。

氧化层的失效机理主要是由于电子注入或隧道效应过程中的强电应力引起的氧化物击穿和逆断层。主要的情况可能为氧化物缺陷和氧化硅结合键断裂。氧化物击穿一般发生在一定区域内充上一定电荷量之后（Qbd），Qbd是一个用来测试氧化物质量的电性测试方法。结合键断裂主要定义为编程/写操作过程中，电子被氧化层捕获。这些捕获的电子会给结电场进行充电，这样会导致一定量的电荷转移到浮栅中，或者从浮栅中逸出。

正如早前所说，非易失性存储器的基本单元为IPD。IDP用来隔绝浮栅与其它电极，如控制层、源极、漏极、基层，因此，为了保证没有漏电，IPD应该是零缺陷的。而浮栅是一个多晶硅层，它在IPD生长过程中被氧化，由于晶界的强氧化过程，它表面可能会形成突起和内陷；这种表面的不均匀会在强电场作用下会产生很高的漏电流，这样会成为绝缘层IPD的一个缺陷。图14显示了强电场作用下的表面不均匀性所引起的后果。

图14：表面不均匀引起的IPD漏电流

其它影响IPD质量的因素还有：浮栅多晶硅层的掺杂、多晶硅沉积和氧化过程中的温度影响。在IPD中，比较通用的是用多层介质堆栈如氧化物-氮化物-氧化物（ONO）来减少漏电流，因为ONO有较低的缺陷度和高的电场性能。电场强

度会减少电荷损失，这样会有更少的电子从浮栅的陷阱中逸出。典型的ONO堆栈的厚度分别为5-10nm（底层氧化物）,20nm（氮化物）,3nm（顶层氧化物）。底层氧化物位于浮栅上方，而顶层氧化物位于控制层的下方。

1，耐久特性

耐受特性给出了不同的阈值电压窗口下的可编程次数。编程/写操作、擦除操作，他们之间的阈值电压是不一样的，如图15所示。

图15：典型的EEPROM阈值电压与操作次数对比

非易失性存储器可能频繁地进行擦写，而这样做的代价就是会给氧化层引入损伤，如氧化层击击穿或结合键断裂。所以，编程次数并不是无限的。比如，大部分商用EEPROM器件的保证编程寿命为100万次。在编程过程中对存储单元的损伤一般称为退化，而存储器能耐受的编程次数称为耐久力。阈值电压窗口关闭发生在编程和擦除操作的阈值电压不能区分开的时候。由于氧化层在注入电子之前已经存在电子，从而会导致阈值窗口关闭的现象。而由于编程和擦除操作过程中的高电场强度(E inj)的影响，陷阱也会不断产生。因此，为了耐受得住编程过程中的热电子注入或FN隧道效应所产生的强电应力，氧化层必须要保证很高的品质。

2，保持特性

当一个存储单元不再能保存电荷（数据）时，可以说这个存储单元已没有保持数据的能力。非易失性存储器能保存数据的时间长短（不论有没有上电工作），称之为保持力。在浮栅型存储器中，存储的电荷可能会从氧化层或者IPD中逃逸出去，这主要是由于游离子和氧化物缺陷所引起的阈值电压偏移所致。电荷损失分为很多种，从名称上来说，有热电子辐射所致电荷损失、电子去陷去所致电荷损失、污染（如正电游离子）所致电荷损失。为了提高保持力，就要提高氧化物和IPD的质量。

保持力可以测量浮栅放电的时间来进行评估，当电荷损失发生时，Vt电压漂移会遵循下式：

(8)

其中dQ FG, C FG, 和dV T分别代表浮栅电荷损失、浮栅电容、浮栅电压漂移。等式9显示了了电子损失的数量，而10式则显示了电子损失数量与漏电流和保持时间的相关性。

(9)

(10)

对于Cgf为30fF、Vt漂移为3V，电子损失数为5.6x105时，表1显示了保持时

在漏电流为2.85x10-22 A时，NVM产生3V的阈值电压漂移，需要10年。

3，存储干扰

广泛使用的非易失性存储器要求数据保持力在10年以上。当编程或擦除过程中出现干扰的时候，存储单元所遭受的应力会有所上升。四个最主要的存储单元干扰分别是：DC电压擦除、DC编程、编程干扰、读干扰。在编程过程中，DC编程和编程干扰都会对存储单元产生影响，而DC擦除操作也有可能会干扰存储单元。最后，当存储单元还未确定存储单元的逻辑值时，读操作也会对存储单元产生影响，这种影响称之为读干扰。如图16显示了显示了存储阵列的原理图和存储单元的干扰。

图16：干扰下的存储阵列原理图

在上图中，存储阵列通过列线连接到每个单元的漏极(COL 1, COL 2, and COL 3)，这些线代表位线，是用来选择或者反选存储单元。存储阵列也有组线连接到控制极（ROW 0 and ROW 1），这些代表字线，也是用来选择或者反选存储单元的。从之前的热电子注射讨论中可以看出，位线和字线必须都加上电压，存储单元才能被编程。如果其中某一条没有上上，则热电子并不会被注入。

那么四种存储干扰有：

1），DC擦除：这种干扰发生在存储单元已经编程的时候(Cell A)，当(COL 2 和ROW 1)交叉的单元被编程的时候，这些已经编程的单元也在同一条字线上(ROW 1)，在编程过程中，ROW1上的电压会被提高到15V。由于IPD上的电压，会产生很强的电场强度，有可能引起导致电子从浮栅中传导到基层中去。这些电荷损失，以及随之而来的编程阈值电压的降低，有可能引起严重的数据损失。

2），DC编程：正如刚才所提到的状况一样，当存储单元没有被编程的时或者刚刚被擦除过的时候(Cell B)，这些没有编程的单元也与正要编程的单元(COL 2 + ROW 1)也在同一条字线上(ROW 1)。这时未编程单元的浮栅上只有很少的电子，和很低的阈值电压Vt-。当ROW1升高到15V的时候，横跨沟通层介质的电强强度有可能强到使电子产生隧道效应，从而电子会从基层进入到浮栅中去，进而增加阈值电压Vt-，这样的话，这个并不想要编程的单元就被编程了，这种情况称之为软写。

3）编程干扰：情况如上，当一个已经编程的单元(Cell C)与将要编程的单元(COL 2+ ROW 1)共用一条地址线(COL 2)时，这个单元也会在浮栅和漏极之间产生强的电场强度。这可能引发隧道效应，使电子从浮栅中跑到漏极去，遂减少阈值电压Vt-；

4）读干扰：当一个已经擦除过数据的单元，和一个正在读操作的单元共用一条字线的时候，有可能发生读干扰。读操作会使这条共用的字线处于5V的电压之下，而此单元的漏极电压在1V左右，而未选择的那个单元它的源极、漏极与选择单元一样，而基极电压为0V。

六、结论

NVM概论是从非易失性存储器的背景及NVM工业所使用的技术开始介绍的。NVM编程通用的两种方法：热电子注入以及隧道效应。在隧道效应中，氧化层的厚度必须小于12nm，而在热电子注入的情况下，这个厚度并没有严格界定。用来擦除数据的两种方法是：UV照射和隧道效应。UV照射一般用于EPROM，而隧道效应一般用于EEPROM和Flash EEPROM。后两种器件氧化层厚度必须小于12nm。相比隧道效应，UV照射所用的时候更长。一般的UV擦除时间为10分钟，而隧道效应擦除为1ms到10ms之间---根据施加电压的不同而不同。最快的编程方法是热电子注入法，一般只需要100ms。为了更好的理解热电子注入，我们介绍了幸运电子模式，这个模式介绍了如何评估不同事件下的工作电流。尽管热电子注入的效率较低，但它的速度比较快---这得益于它较高的电场强度。对于每个器件来说，可靠性都是必须要面对的问题，除了耐久力和保持力，编程和擦除过程中的存储干扰也必须被考虑到。

参考文献，略。

附原文如下：

A Nonvolatile Memory Overview

By Jitu J. Makwana, Dr. Dieter K. Schroder

E-mail: j.makwana@https://www.wendangku.net/doc/373061981.html,, *schroder@https://www.wendangku.net/doc/373061981.html,

This paper presents a basic nonvolatile memory (NVM) overview. Section I begins with the introduction including a brief background of NVM's and the common terms used in the memory industry. The description and explanation of how an NVM is programmed (adding electrons) using hot-carrier injection is covered in section II. Section III covers the erasing or removing of electrons from floating gates of NVM's. A brief mechanism of Fowler-Nordheim tunneling is covered. Section IV introduces the model that can be used to predict the NVM programming characteristics. The hot-carrier injection model addressed is the "Lucky Electron" model. Section V covers the reliability aspects of NVM's. The common reliability issues an NVM encounters are the data retention, endurance, and disturbs.

I. INTRODUCTION

Memory can be split into two main categories: volatile and nonvolatile. Volatile memory loses any data as soon as the system is turned off; it requires constant power to remain viable. Most types of random access memory (RAM) fall into this category. Nonvolatile memory does not lose its data when the system or device is turned off. A nonvolatile memory (NVM) device is a MOS transistor that has a source, a drain, an access or a control gate, and a floating gate. It is structurally different from a standard MOSFET in its floating gate, which is electrically isolated, or "floating". Nonvolatile memories are subdivided into two main classes: floating gate and charge-trapping. Kahng and Sze proposed the first floating gate device in 1967 [1]. In this memory, electrons were transferred from the floating gate to the substrate by tunneling through a 3 nm thin silicon dioxide (SiO2) layer. Tunneling is the process by which an NVM can be either erased or programmed and is usually dominant in thin oxides of thicknesses less than 12 nm. Storage of the charge on the floating gate allows the threshold voltage (V T) to be electrically altered between a low and a high value to represent logic 0 and 1, respectively.

In floating gate memory devices, charge or data is stored in the floating gate and is retained when the power is removed. All floating gate memories have the same generic cell structure. They consist of a stacked gate MOS transistor as shown in figure 1. The first gate is the floating gate that is buried within the gate oxide and the inter-polysilicon dielectric (IPD) beneath the control gate. The IPD isolates the floating gate and can be oxide or oxide-nitride-oxide, ONO. The SiO2 dielectric surrounding the transistor serves as a protective layer from scratches and defects. The second gate is the control gate which is the external gate of the memory transistor. Floating gate devices are typically

used in EPROM (Electrically Programmable Read Only Memory) and EEPROM's (Electrically Erasable and Programmable Read Only Memory).

Figure 1. A typical floating gate memory structure.

Charge-trapping devices were invented in 1967 [2] and were the first electrically alterable semiconductor devices. In charge-trapping memory devices, charge or data is stored in the discrete nitride traps and is also retained when the power is removed. Charge-trapping devices are typically used in MNOS (Metal Nitride Oxide Silicon) [3], [4], SNOS (Silicon Nitride Oxide Semiconductor) [5], and SONOS (Silicon Oxide Nitride Oxide Semiconductor) [6]. Figure 2 shows a typical MNOS charge-trapping memory structure. Figure 2. An MNOS memory cell structure.

The charges in MNOS memories are injected from the channel region into the nitride by quantum mechanical tunneling through an ultra-thin oxide (UTO) which is typically 1.5- 3 nm.

The first EPROM, a floating gate device, was developed using a heavily doped polysilicon (poly-Si) as the floating gate material known as the floating gate avalanche-injection MOS memory (FAMOS) [7]. The gate oxide thickness was of the order of 100 nm to prevent weak spot or shorting path between the floating gate and the substrate. Charging of the EPROM was achieved by biasing the drain junction to avalanche breakdown where the electrons in the avalanche plasma were injected from the drain region into the floating gate. The FAMOS could only be erased by ultraviolet (UV) or x-ray. The EPROM was

perceived as a tool for system prototyping before a design was committed to Read Only Memory (ROM). Today, one can obtain EPROM's in either a ceramic package with a quartz window that allows for UV exposure or a plastic package without a quartz window. These memories are known as one-time-programmable (OTP) EPROM's. OTP's are inexpensive, however, additional testing after assembly is not possible. EPROM's in ceramic packages with a quartz window are expensive but do allow additional testing since the memory can be erased using UV light.

Although the 1970's saw the UV-erasable, electrically programmable memories become commercially successful, there was an ever-present attraction toward making the EPROM's electrically erasable, EEPROM. H. Iizuka et. al [8], proposed the first electrical erasing NVM known as the stacked gate avalanche-injection MOS (SAMOS) memory. SAMOS memory consisted of double poly-Si gates with an external control gate. The external control gate made electrical erasability possible and as a result improved the erasing efficiency. The EEPROM's basic approach with electrical means of restoring the charged floating gate to its original uncharged status replaced UV emission approach. Cheaper packaging and a greater ease of use were the first advantages of EEPROM's over their UV-erasable counterparts. The disadvantage of EEPROM's was the cell size that was two to three times the size of an EPROM cell that resulted in a larger die size. EEPROM cells consist of two transistors, one, a floating gate transistor and the other, a select gate transistor, as shown in figure 3. The select gate transistor is used to select or deselect floating gate transistors for programming or erasing. Die size was further increased to incorporate error correction circuitry or redundancy circuits.

Figure 3. An EEPROM with select gate transistor.

During the 1980's, a novel nonvolatile memory product was introduced, referred to as Flash EEPROM [9]. The first products were merely the result of adapting EPROM's in such a way that the cell could be erased electrically as well. These devices used hot-electron injection for programming and tunneling for erasing. This new genre of Flash EEPROM's could not be erased by bytes but could only be erased by the entire chip or large sections of the chip. Since the need to erase by bytes as in EEPROM's was no longer needed in Flash EEPROM's, the select transistor was removed from the cell

structure. Thus the Flash EEPROM's were two to three times smaller than earlier EEPROM cells. The generic cell structure of a Flash EEPROM is similar to a generic cell structure shown in figure 1.

Below is a nomenclature or a list of memory terms (not exhaustive) used in the literature, industry, and education fields:

?Bit - The basic unit of memory, "1" or "0".

?Byte - A group of 8 bits.

?Cell - The physical semiconductor structure that stores one bit of data.

?Array - Repetition of memory cell in a two-dimensional matrix.

?RAM - Random access memory is fast, temporary storage for your computer

?ROM - Read-only memory is fast, permanent storage for your computer.

?Program - The operation of adding or removing electrons from the storage medium** of a memory cell. Sometimes called "Write". Charge is altered in the storage medium and thus the threshold voltage.

?Erase - The operation of adding or removing electrons from the storage medium** of a memory cell. Charge is altered in the storage medium and thus the threshold voltage.** Floating gate (1st Polysilicon) or discrete nitride traps.

?Read - The process of determining the state of the bit cell.

?Endurance - Write/erase cycles a memory can endure before failure, typical

guarantee is 10 K cycles.

?Injection - Common terms HCI: Hot-carrier Injection, HEI: Hot-electron

Injection, CHEI: Channel Hot-electron Injection. Process of adding charge using high fields.

?Tunneling - Process of adding/removing charge but does not require high fields.

Gate oxides are thin < 12 nm.

?Data Retention - Typically a time value pertaining to a memory cell's ability to

retain data.

?Disturb - Charge gain or loss in a memory cell, gate disturb, read disturb,

program disturb, etc.

?EPROM - Electrically programmable read-only memory.

?EEPROM - Electrically programmable and erasable read-only memory.

?Flash - Term used to describe erasing of a memory in large sections.

II. BASIC PROGRAMMING MECHANISMS

In both the floating gate and charge-trapping memories, the charge needed to program the device has to be injected into the floating gate or into the nitride layer respectively. In order to change the charge or data content of NVM';s, two major mechanisms have been shown to be viable: FN tunneling (F-N) through thin oxides (< 12 nm) [10] and channel hot-electron injection (CHE) [11].

IIa. Fowler-Nordheim (FN) Tunneling

One of the most important injection mechanisms used in NVM's is FN tunneling. When a large voltage Vcg is applied at the control gate during programming, its energy band structure will be influenced as shown in figure 4.

Figure 4. Energy band diagram of a floating gate memory during programming by FN tunneling.

In the figure, e c and e v are the conduction and valence bands respectively, E g is the energy band gap (1.1 eV for silicon), f b is the Si-SiO2energy barrier (f b is 3.2 eV for electrons and 4.7 eV for holes). The applied V cg creates the electric field resulting in a potential barrier. This barrier provides a path for the electrons in the substrate to tunnel through the thin gate oxide (typically less than 12 nm) and eventually be collected in the n+ poly-Si floating gate. The bending of the energy bands of the IPD and the gate oxide are different due to the thickness differences between them. The IPD ranges from 25 nm to 45 nm while the gate oxide ranges from 5 nm to 12 nm. The electrons collected at the floating gate leads to a tunneling current density and is given by [12].

(1)

with

(2)

and

(3)

where,

h = Planck's constant

= Energy barrier at the injecting surface (3.2 eV for Si-SiO2)

q = Charge of a single electron (1.6x10-19 C)

m = Mass of a free electron (9.1x10-31 kg)

m* = Effective mass of an electron in the band gap of SiO2 (0.42 m)

= h/2

?inj = Electric field at the injecting surface = (V/cm)

V app = Voltage applied across the tunnel oxide (V)

V fb = Flat band voltage (V)

t ox = Tunnel oxide thickness (cm)

Equation 1 shows that tunneling current density is exponentially dependent on the applied voltage, V app, which influences the electric field, ?inj, across the gate oxide.

Figure 5 shows a cross-section of an NVM with electrons tunneling uniformly with V cg at positive potential while the source (V s), the drain (V d), and the substrate (V sub) are at ground potential.

Figure 5. Uniform tunneling to program Flash EEPROM.

An optional method that can be used to program Flash EEPROM's is given in figure 6 which is called drain-side tunneling. Drain-side tunneling is sometimes preferred over the uniform tunneling due to the programming speed as a result of higher tunneling current density due to smaller injecting area.

Figure 6. Drain-side tunneling to program Flash EEPROM.

IIb. Hot-carrier Injection (HCI)

NVM's can also be programmed by hot-carrier injection. The method of programming is by hot-electron injection for n-type NVM's built on p-substrates and by hot hole injection for p-type NVM's built on n-substrates. Hot-hole injection is very slow due to the hole mass as well as the Si-SiO2 energy barrier of 4.7 eV for holes, which is why all NVM's manufactured today are

n-type on p-substrates.

The memory cell is programmed by charging the floating gate via the injection of hot-electrons from the drains pinch-off region. The hot-electrons get their energy from the voltage applied to the drain (V d) of the memory cell. They are accelerated by the lateral electric field (E lat) along the channel into even higher fields surrounding the drain depletion region. Once these electrons gain sufficient energy they surmount the energy barrier of 3.2 eV between the silicon substrate and the silicon dielectric layer or gate oxide.

With positive V d and channel voltages, electrons injected into the oxide of an n-channel memory cells return to the substrate unless a high positive V cg is applied to pull the electrons toward the floating gate. The energy band structure for NVM programming by hot-electron injection is shown in figure 7.

Figure 7. Energy band diagram of a floating gate memory during programming

by hot-electron injection.

As the floating gate becomes fully charged, the gate current (I g) is reduced to almost zero because the oxide electric field (E ox) (in the beginning of the injection process E ox was attractive to the electrons) is now repulsive to the electrons. In general, to the first order, V cg increases the charge on the floating gate while V d affects the programming speed. Figure 8 shows a cross-section of an NVM with hot-electron injection programming. V cg and V d are at positive potential of 15 V and 10 V respectively while V s and V sub are at ground potential. The p-well is also shown, as it is the process needed to separate n-channel and p-channel MOS transistors from NVM's devices.

Figure 8. Hot-electron injection mechanism for programming in NVM's.

III. BASIC ERASING MECHANISMS

Section II covered the two programming schemes, namely, FN tunneling and hot-electron injection. In order to reprogram an NVM, it first has to be erased. This section will cover the erasing schemes commonly employed in the industry.

The electrons that are injected into the floating gate are trapped by the high gate to oxide energy