跨越异步时钟边界传输数据的解决方案

跨越异步时钟边界传输数据的解决方案

［作者：佚名转贴自：本站原创点击数：192 更新时间：2005-9-14 文章录入：admin ］

现代的IC芯片包含丰富的触发器，不同电路的时钟驱动源存在频率和相位的差异，因而出现了跨不同时钟区域进行异步数据传输的要求。亚稳态问题是异步数据传输过程面临的主要问题，本文提出多种跨越异步时钟边界传输数据的方法，它们包括FIFO法和脉冲展宽处理等同步方法。

Peter Alfke

应用工程主管

ilinx公司

mikem@https://www.wendangku.net/doc/3814920584.html,

数字电路设计工程师偏好稳定、易于设计及仿真的同步单一时钟系统，然而，有时也难免用到多时钟。在电信和数据通讯领域，将数据由一种时钟域传到另一种时钟域的情况很常见，这类设计要全面解决时序问题。

两种不相关时钟并不一定会造成时序关系的混乱，虽然出现时序冲突的情况肯定不止一次，因此，在这种情形下，在异步边界之间准确地传输数据至关重要。采用经验证的设计技术可将存在问题的仲裁电路大幅减少，并且设计出可靠工作的电路。

应遵循的设计原则

尽管设计工程师偏好同步电路，但如果一个系统中存在多个时钟，要确保时钟边界的设计成功，设计工程师就必须遵循若干重要原则：1. 不要同时对一个以上的并行触发器中的异步输入进行同步处理。由于在同步触发器窗口建立期间异步输入经常会改变，而且给定的两个触发器不可能完全一致(即便在同一芯片内的触发器)。这样迟早会出现这样的情况：当一个时钟沿来临时，一个触发器输入被当成“1”，而另一个触发器被当成“0”。这种反常的情形会引起很多麻烦，因而需要将设计改为只使用一个时钟同步触发器。

然而，即使采用单个同步触发器也会出现逻辑异常现象，出现这种情形的可能性很小，但的确存在，因为当触发器的主锁存器接收的信号进入平稳状态前，异步输入在极短的建立时间窗口内发生改变，这样触发器就会进入亚稳态。

触发器即使进入亚稳态状态，也会很快进入稳态。只要触发器有几纳秒的建立时间，设计工程师就能解决这个亚稳态问题。因为输入数据中时序不一致，所以采用何种方式让触发器稳定并不重要。亚稳态问题并非指输出结果数据的不确定性，而是指输出变化的时序不确定性。

握手通信方式

当并行数据通过时钟域边界时，采用什么办法能够解决稳定问题？传统的处理办法是生成一个标记，然后采用握手方式来处理(图1)。

当发送电路要发送并行数据时，它会在READY信号上产生一个上升沿，即在触发器F上设立标记告诉接收电路发送数据已经准备就绪。接收电路将持续扫描触发器F，当检测到标记变为高电平时便接收稳定的并行数据，然后产生用于设置触发器A的ACK上升沿。它使触发器F复位，然后触发器F使触发器A复位。这种独特的设计不考虑传输和接收之间任意相位及频率的关系，这通常要求在两个触发器之间的设计采用合理的约束竞争条件。在触发器F和触发器A复位期间，可以把一个合理的环路延迟插入。在某些特殊设计中，这种延迟可在发送期间，也可以在接收期间插入。

这种传统的握手通讯方式要求通讯双方检测标记F的状态。发送电路只能在F 为低电平时才改变并行数据，而接收电路只能在F为高电平时接收数据，这种方式虽然安全但数据传输率低。然而，还能找到在异步时钟边界更快地传输数据的其它方法。

当接收时钟比输入数据的变化快得多时，就要对带有接收时钟的异步字进行双倍缓存，并在两个寄存器中对数据进行识别校验(图2)。

同样，如果在接收时钟之前或在接收时钟周期内，异步数据时序未发生变化，则两个寄存器里都保存相同的有效数据。识别比较器也可用作跳变检测器，因为在异步数据发生变化时它会停止工作。

如果异步数据是二进制计数器，这种双倍缓存电路甚至可用来处理与读时钟周期速度同样快的计数器的变化。要修正识别比较器使其能接受识别数据。如前所述这种电路能拒收计数器跳变时可能俘获的错误数据，但允许读取电路在一个计数器时钟周期后开始读操作，此外，改变比较器窗口也能增加这种容错性。

向FIFO输入数据

当接收时钟偶尔要读取比读取时钟周期变化更快的异步数据时，就必须插入一个异步先进先出(FIFO)存贮器作为一个弹性缓存，该FIFO存贮器由配备独立的读、写地址计数器的双口RAM和数据端口组成。双口RAM和FIFO存贮器的专用I C很多，在FPGA(如Xilinx的Virtex)中也嵌入了双口RAM。FPGA双口RAM 深度从16位(用查表逻辑实现)到256位甚至4096位(由片上BlockRAM实现)，输入和输出的时钟频率远远大于100MHz。

真正双端口存贮器的每个端口的工作相互独立。写入端采用连续的写入时钟并通过激活WRITE ENABLE端来写入数据。读取端采用连续的读取时钟并通过激

活READ ENABLE端来读取数据。为了避免出现解码差错，建议两个端口都采用格雷码寻址方式。在FIFO中，如果两个端口采用相同序列，那么地址代码序列是不相关的。因为在任意的跳变中只有一个位改变，格雷码特别适合于时钟域边界的数据传输。

空状态运行

在真实的双端口存贮器中，每个端口都在其各自的时钟域中同步工作。两个时钟域只有在FULL和EMPTY等极端状态下才进行相互通讯，因而需要特别注意这两种标记。更确切地说，因为前沿都是同步信号，难以控制的仅仅是这些信号的后沿。

写操作时FULL有效，这样信号前沿就与写入端口同步，这是唯一要用到标记的端口。读操作时EMPTY有效，这样信号前沿就与读端口同步，这也是唯一要用到标记的端口。只有这两个标记的后沿需要跨过两个时钟域。幸运的是，即使是高速系统也允许FULL和EMPTY的后沿存在一定的同步延迟，这种延迟仅会减慢特殊情况出现后系统重启动的速度。

通常，FULL和EMPTY的两种极端情形可通过相同的条件，即写入和读取地址的等价性来表示。区分两者的一个简单方法是通过比较两个计数器中最重要的两个地址位来设置或清零两者共用的一个锁存器。可以把地址计数顺序用环形图来表示，二进制及格雷码中的两个最大位(MSB)表明了每个计数器的地址象限。四个位解码构成两个查找表，根据两个计数器的两个MSB的16种不同的组合，可以确定两个计数器之间的象限距：

1.四位码代表写入计数器紧邻读取计数器后面的象限，解码为“可能将变为FULL”，并

设置DIRECTION锁存器为“1”；

2.另外四位码代表写入计数器紧靠在读取计数器之前的象限，解码为“可能变为EMPT

Y”，将DIRECTION锁存器清零；

3.其他四位码代表读取和写入计数器位于同一象限，最后四位码则表明它们位于相反

的象限。这八个代码不能为DIRECTION锁存器提供有用的信息，因而可以忽略。脉冲前沿谁先出现？

在真正的FULL和EMPTY条件发生前，DIRECTION锁存器就已经稳定，因而DIRECTION锁存器的输出可用于把地址识别比较器输出变为FULL输出信号或EMPTY输出信号。如前所述，这些信号的前沿与利用这些前沿的时钟域本身是同步的。在写入时钟建立期间，不能出现经读取时钟初始化的FULL信号后沿，最容易的办法是在时钟上升沿展宽FULL信号使其在写入时钟的低电平期间不进入无效状态。

当锁存器在写入时钟的下降沿正好准备锁存时，如果FULL信号在极小时间窗口内终止，这时依然可能进入亚稳态。大部分情况下，亚稳态输出可在下一个写入时钟的上升沿来到之前变为稳态。如果用户仍然对这种混乱感到担心，FULL信号可展宽为大于整个写入时钟周期，从而完全消除亚稳态错误。

也可以让触发器产生脉冲后沿与写入时钟同步的FULL信号(图3)，EMPTY信号也是对称的，并且以类似的方式展宽或做同步处理。

这些设计假定读取和写入时钟处于自由运行状态，由各自的使能信号触发。如果没有自由运行的读时钟，该设计会通过一个有效的EMPTY-STRETCHED输出来锁定，EMPTY-STRETCHED输出要在读取时钟的高电平上结束。如果时钟不能自由运行，EMPTY-STRETCHED输出就将中断外部决策逻辑电路以防止读取时钟变高。这样甚至在数据已写入到FIFO，EMPTY-STRETCHED仍保持有效状态，同样，如果没有自由运行的写入时钟，FULL-STRETCHED的行为也类似。由相应的使能信号激活的可自由运行的时钟就可以避免出现这些问题(图4)。

小型FIFO可通过16位SelectRAM实现，更深的FIFO可用Virtex的BlockRA M实现。典型的深度为256位，n倍16位宽FIFO只需n+1个BlockRAM加上三个逻辑电路模块(CLB)。n个BlockRAM可作为具有独立的读、写端口的双口256×16的RAM，每个都配备自身的时钟和时钟使能信号。附加的一个BlockR AM作为双口ROM查找表用于格雷码地址序列的查找，因此，它可作为对数据BlockRAM直接寻址的标志输出的读、写地址计数器。与传统逻辑电路相比，在ROM中生成格雷码地址速度更快，方法也更简单。

DIRECTION锁存器、地址识别比较器以及上述扩展电路可通过三个CLB来实现。FIFO可以跟时钟频率超过100MHz的两个异步端口协同工作。由于用作地

址计数器的双口ROM每侧都还有另外8个输出可用，这些输出用做预查询地址，从而有可能提前一个时钟周期对FULL和EMPTY解码，并对它们进行管线操作，这种方法使工作频率接近固有的200MHz BlockROM时钟频率。

本文总结

无论什么时候钟控触发器或锁存器对异步输入进行同步，输出都有可能出现有意外的延迟。这种延迟不仅可以在异步跳变与建立时间内发生冲突，也可以在主锁存器正在被禁止的时间窗口内发生，因此，会锁定输入数据。在这种情况下，触发器会进入一种对称平衡的瞬态亚稳态，此时，即使向完全平衡状态有极小的偏离都会造成输出向某个稳定状态回归，本文提供的解决方案可以有效地解决亚稳态问题。

作者简介：

Peter Alfke是Xilinx公司的应用工程主管，曾先后就职于AMD、Zilog、Fairchild、Litton Industries、LM Ericsson等公司。

同步传输与异步传输的区别

同步传输与异步传输的区别 数据块与数据块之间的时间间隔是固定的，必须严格地规定它们的时 列，标记一个数据块的开始和结束，一般还要附加一个校验序列，以 同步传输的特点：同步传输的比特分组要大得多。它不是独立地 异步传输是数据传输的一种方式。由于数据一般是一位接一位串行传输的，例如在传送一串字符信息时，每个字符代码由7位二进制位组成。但在一串二进制位中，每个7位又从哪一个二进制位开始算起呢?异步传输时，在传送每个数据字符之前，先发送一个叫做开始位的二进制位。当接收端收到这一信号时，就知道相继送来7位二进制位是一个字符数据。在这以后，接着再给出1位或2位二进制位，称做结束位。接收端收到结束位后，表示一个数据字符传送结束。这样，在异步传输时，每个字符是分别同步的，即字符中的每个二进制位是同步的，但字符与字符之间的间隙长度是不固定的。 异步传输的特点：将比特分成小组进行传送，小组可以是8位的 从不知道它们会在什么时候到达。一个常见的例子是计算机键盘与主

异步传输，英文名AsynchronousTransfer Mode，ATM，是实现B-ISDN的一项技术基础，是建立在电路交换和分组交换的基础上的快速分组交换技术。ATM的主要特点是面向连接;采用小的、固定长度的单元(53字节);取消链路的差错控制和流量控制等，这些措施提高了传输效率。。ATM 的突出优点是可以为每个虚连接提供相应的服务质量(QOS)，可以有效地支持视、音频多媒体传输，包括语音、视频和数据等;另外，ATM可以实现局域网和广域网的平滑无缝连接。 [2] 异步传输一般以字符为单位，不论所采用的字符代码长度为多少位，在发送每一 异步传输 字符代码时，前面均加上一个“起”信号，其长度规定为1个码元，极性为“0”，即空号的极性；字符代码后面均加上一个“止”信号，其长度为1或者2个码元，极性皆为“1”，即与信号极性相同，加上起、止信号的作用就是为了能区分串行传输的“字符”，也就是实现了串行传输收、发双方码组或字符的同步。 综上所述，同步传输与异步传输的简单区别：1、异步传输是面向字符的传输，而同步传输是面向比特的传输。 2,异步传输的单位是字符，而同步传输的单位是帧。

基于异步FIFO实现不同时钟域间数据传递的设计

基于异步FIFO实现不同时钟域间数据传递的设计 [2006-12-1813:31:00|By:夏虫] 推荐 摘要：数据流在不同时钟域间的传递一直是集成电路芯片设计中的一个重点问题。本文通过采用异步FIFO的方式给出了这个问题的一种解决方法,并采用Verilog硬件描述语言通过前仿真和逻辑综合完成设计。 关键词：异步FIFO;时钟域;Verilog 引言 当今集成电路设计的主导思想之一就是设计同步化,即对所有时钟控制器件(如触发器、RAM等)都采用同一个时钟来控制。但在实际的应用系统中,实现完全同步化的设计非常困难,很多情况下不可避免地要完成数据在不同时钟域间的传递(如高速模块和低速模块之间的数据交换)。这时,如何保持系统的稳定,顺利完成数据的传输就成为一个重要的问题,这也是异步电路设计中最为棘手的问题。通常的做法是采用对每位信号加同步器或增加握手信号来解决这一问题,但这样会增加系统的复杂度且影响传输速度。本文的做法是在两个时钟域的交界处设计一个异步FIFO,通过它来实现数据流的传输。由发送时钟域将数据写入,接收时钟域将数据取出,在数据传输的同时实现了数据的缓存,因此是一种较理想的方法。 不同时钟域间数据传递的 问题及其解决方法 不同时钟域间数据传递的最重要问题就是亚稳态问题。当数据信号通过两个时钟域的交界处时,将会分别由这两个时钟来控制信号的值。此时如果两时钟信号的敏感沿非常接近并超过了允许的额度,则将出现数据信号的不稳定,即电路陷入亚稳态,也称为同步失败。亚稳态是在两时钟敏感沿靠得很近、第二级时钟敏感沿到来时其输入数据不稳时发生,可将其视为仅仅是第二级触发器输入信号不稳定所导致的结果。只要使输入信号稳定,就能解决亚稳态问题。 针对如上所述亚稳态的特点,可设计一个同步器来保证数据的稳定传输以解决这个问题。其原理在于使信号在新的时钟域中先稳定下来再进入相关的逻辑,以保证信号与新的时钟同步。本设计在时钟域的接口处就采用此法。 异步FIFO模块设计及实现 异步FIFO结构设计 本文所设计的异步FIFO采用循环队列方式,由独立的两个时钟Iclk和Oclk来控制读、写指针。模块结构如图1所示。 输入端口：输入端时钟Iclk,输出端时钟Oclk,8位并行输入数据Din,复位信号Rst_。 输出端口：8位并行输出数据Dout,FIFO写满信号Full,FIFO读空信号Empty。信号后缀：i—由输入时钟域控制、o—由输出时钟域控制、g—GRAY码、b—二进制自然码。

时间同步系统在线监测可行性研究报告

附件4 甘肃电网智能调度技术支持系统 时间同步系统在线监测 技术改造（设备大修）项目 可行性研究报告模板项目名称： 项目单位： 编制： 审核： 批准： 编制单位： 设计、勘测证书号：

年月日

1．总论 时间同步系统在线监测功能，将时钟、被授时设备构成闭环，使对时状态可监测，且监测结果可上送，从而将时间同步系统纳入自动化监控系统管理。时间同步系统在线监测的数据来源分为两大类：设备状态自检数据和对时状态测量数据。设备状态自检主要是被监测设备自身基于可预见故障设置的策略，快速侦测自身的故障点。对时状态测量则是从被监测设备外部对其自身不可预见的故障产生的结果进行侦测，这两种方法较为完整的保证了时间同步系统监测的性能和可靠性。 1．1设计依据 2013年4月，国调中心专门下发了〔2013〕82号文《国调中心关于加强电力系统时间同步运行管理工作的通知》 1．2主要设计原则 通过在原系统上建立一套通讯技术及软件来实现系统级的时间同步状态在线监测功能。采用低建设成本、低管理成本、低技术风险的手段，解决当前自动化系统时间同步体系处于开环状态，缺乏反馈，无法获知工作状态紧迫现状，使时钟和被对时设备形成闭环监测，减少因对时错误引起的事件顺序记录无效，甚至导致设备死机等运行事故，并在此前提下尽可能的提高监测性能，减少复杂度。

1．3设计水平年 系统模块使用年限10年。 1．4设计范围及建设规模 智能调度技术支持系统（主站）针对时钟同步检测功能修改主要涉及前置应用，前置应用以104 或476 规约与变电站自动化系进行过乒乓原理对时，根据对时结果来检测各变电站时钟对时的准确性，从而保证全网时钟同步的准确性。同时，以告警直传方式接收变电站时间同步监测结果，包含设备状态自检数据和对时状态测量数据。 1．5主要技术经济指标 1．6经济分析 2．项目必要性 2．1工程概况 智能电网调度技术支持系统及各变电站都以天文时钟作为自己的时间源，正常情况下实现了全网时间的一致。 2．2存在主要问题 近期，电力系统时间同步装置在运行中发现的时钟异常跳变、时钟源切换策略不合理及电磁干扰环境下性能下降等问题，反映出电力系统时间同步在运行管理、技术性能、检验检测管理、在线监测手段及相关标准等方面仍需进一步完善和加强。

网络时钟系统方案

网络时钟系统方案

时钟系统 技术方案 烟台北极星高基时间同步技术有限公司 3月

第一部分：时钟系统技术方案 一、时钟系统概述 1.1概述 根据办公楼的实际情况，特制定如下施工设计方案： 时钟系统主要由GPS接收装置、中心母钟、二级母钟(中继器)、全功能数字显示子钟、、传输通道和监测系统计算机组成。 系统中心母钟设在中心机房内，其它楼各设备间设置二级母钟，在各有关场所安装全功能数字显示子钟。 系统中心母钟接收来自GPS的标准时间信号，经过传输通道传给二级母钟，由二级母钟按标准时间信号指挥子钟统一显示时间；系统中心母钟还经过传输系统将标准时间信号直接传给各个子钟，为楼宇工作人员提供统一的标准时间 二、时钟系统功能 根据本工程对时钟系统的要求，时钟系统的功能规格如下： 时钟系统由GPS校时接收装置（含防雷保护器）、中心母钟、扩容接口箱、二级母钟、数字式子钟、监控终端（也称监测系统计算机）及传输通道构成。其主要功能为： ☉显示统一的标准时间信息。 ☉向其它需要统一时间的系统及通信各子系统网管终端提供标准时间信息。

2.1 中心母钟 系统中心母钟设置在控制中心设备室内，主要功能是作为基础主时钟，自动接收GPS的标准时间信号，将自身的精度校准，并分配精确时间信号给子钟，二级母钟和其它需要标准时间的设备，而且经过监控计算机对时钟系统的主要设备进行监控。 中心母钟主要由以下几部分组成： ☉标准时间信号接收单元 ☉主备母钟（信号处理单元） ☉分路输出接口箱 ☉电源 中心母钟外观示意图见（附图） 2.1.1标准时间信号接收单元 标准时间信号接收单元是为了向时间系统提供高精度的时间基准而设置的，用以实现时间系统的无累积误差运行。 在正常情况下，标准时间信号接收单元接收来自GPS的卫星时标信号，经解码、比对后，经由RS422接口传输给系统中心母钟，以实现对母钟精度的校准。 系统经过信号接收单元不断接收GPS发送的时间码及其相关代码，并对接收到的数据进行分析，判断这些数据是否真实可靠。如果数据可靠即对母钟进行校对。如果数据不可靠便放弃，下次继续接收。 2.1.2主备母钟

跨时钟域处理

快时钟域信号到慢时钟域有可能的情况是： 快时钟域信号宽度比慢时钟信号周期窄，导致漏采。 解决的方法有： 1.将快时钟域信号延长，至少有慢时钟周期的一到两个周期宽 2.使用反馈的方法，快时钟域信号有效直到慢时钟域有反馈信号，表示已经正确采样此信 号，然后快时钟域信号无效。

通过反馈的方式很安全，但是从上图可以看出来延时是非常大的。慢时钟采快时钟信号，然后反馈信号再由快时钟采。 以上是简单的单个信号同步器的基本方法。 多个信号跨时钟域 多个控制信号跨时钟域仅仅通过简单的同步器同步有可能是不安全的。 简单举例，b_load和b_en同步至a_clk时钟域，如果这两个信号有一个小的skew，将导致在a_clk时钟域中两个信号并不是在同一时刻起作用，与在b_clk中的逻辑关系不同。解决的方法应该比较简单，就是将b_load和b_en信号在b_clk时钟域中合并成一个信号，然后同步至a_clk中。 如果遇到不能合并的情况，如译码信号。如下图

如果Bdec[0]、bdec[1]间存在skew将导致同步至a_clk中后译码错误，出现误码。在这种情况下，建议加入另一个控制信号，确保bdec[0]、bec[1]稳定时采。例如在bdec[0]、bec[1]稳定输出后一到两个周期b_clk域输出一个en信号，通知a_clk域此时可以采bdec[0]、bec[1]信号。这样可确保正确采样。 数据路径同步 对数据进行跨时钟域处理时，如果采用控制信号同步的方式进行处理的话，将是非常浩大的工程，而且是不安全的。 简单来说，数据同步有两种常见的方式： 1.握手方式 2.FIFO 简要说下握手方式，无非就是a_clk域中首先将data_valid信号有效，同时数据保持不变，然后等待b_clk中反馈回采样结束的信号，然后data_valid信号无效，数据变化。如有数据需要同步则重复上述过程。握手方式传输效率低，比较适用于数据传输不是很频繁的，数据量不大的情况。 FIFO则适合数据量大的情况，FIFO两端可同时进行读/写操作，效率较高。而且如果控制信号比较多，也可采用fifo方式进行同步，将控制信息与数据打包，写入FIFO，在另一端读取，解码，取得数据和控制信息。

同步和异步的问题

同步和异步的问题- - 同步有两种方法,异步式和同步式，异步式是字符同步，在一个字符的前后加上起止符，即字符内还是同步的，字符之间是异步的，同步方式是一组数据或报文，称为"帧"，内涵时钟信息，异步式由于加了起止符，故传输效率不高，同步方式效率高，但一旦有错误，就要全部重传。 同步和异步传输是两种信息传输方式，实际上都是说的信号传输的同步方法，异步式实际上是起止式传输， 数据传输可以或是同步或是异步．异步传输又叫起停式传输．同步传榆中字符是以连续流形式发出的．一个信息组大约有l00个字符上下，一次发出一个信息组．传输的时候接收终端设备必须和发送终端设备完全同相．异步传输每次只发送一个字符．每在传翰一个字符之机要先发起始信号．这是图7．4中的线路上的"D"状态．而在这个字符之后也一定要有个停止信号，相应于国中的"1"状态．这两个信号之间的脉冲就是组成该字符的位信息．在没有字符的时候，线路的状态总是"l"．当线路状态被一个起始信号改成"0"时，接收端的机器就开始取样接收其后的那些位信息． 如果两台机器之间要进行连续的相互传输，而且在时间上是按照严格的步调，那么，同步传输就是充分利用两机之间线路的最有效方法．同步传输是一个位紧接着另一个位、一个字符紧接着一个字符不问断地传输下去的．在两个字符之间没有起始位和停止位，也没有任何间歇(图7．6)．这一类字符流被分割成一些信息组．信息组内的每一个位都在一样长的时间间隔内发送出去．在发送信息组的时瓦发送机相接收执必须完全同步于是只要接收机晓得了哪个位第一，它就明白所有的位该怎么组成字符． 异步传输的传输单位通常是单个的字符．每当电传打字机的操作员按动镀盘上的电健，就有一个字符连同它的起始位和停止位一并发送出去．在时间上它与其他字符是完全不相关的．同步传输则不然．字符要先在一个叫做缓冲器的地方存储起来等到整个信息组都齐了才能送出．信息组从缓冲器送出的速度是线路和制解器所能容许的最高速度．电传打字员打字时每两个字符之间总会有一段空白，可是信息组当中每两个字符之间并没有空格．因此一条电信线路上如有几个不同的终端设备在使用，同步传输就可以发挥很大作用．但为了要用同步传输各终端设备又都要装缓冲器，所以这种终端设备就比异步设备的成本高．在许多系统中，发送机和接收机的同步往往是由振荡器来控制的．在发送一个信息组之沉必须迫使接收机的振荡器和发送机的振荡器同相。所以在发出信息组之前要先送出一个同步位序列或同步字符．不然的话，接收机就无从晓得收到的位哪一个是字符的第一个，哪一个是第二位，等等． 信息组结构 同步传输的信息组要有一定的特点．比方说，信息组的开头部分一定是同步位序列或同步字符．通常情况下，信息组的末尾部分是个错误校验位序列或错误校验字符．和计算机

XP系统时间同步解决方案

XP系统时间同步不成功_Windows time服务无法启动解决 同步时间的服务器是:210.72.145.44 xp自带的时间同步服务器老是会连不上，而且时间还会差一秒。 这里就教大家换成中科院国家授时中心的服务器，同步就方便多了。 1.双击右下角的时间。 2.把服务器改成210.72.145.44 3.按同步就可以了，一般不会出错。即使是高峰时期，三次之内闭成功，比美国的服务器好多了。 另外系统默认的时间同步间隔只是7天，我们无法自由选择，使得这个功能在灵活性方面大打折扣。其实，我们也可以通过修改注册表来手动修改它的自动同步间隔。 1. 在“开始”菜单→“运行”项下输入“Regedit”进入注册表编辑器 2. 展开[HKEY_LOCAL_MACHINE\SYSTEM\CurrentControlSet\Services\W32Time\TimeProviders\Nt pClient ] 分支，并双击SpecialPollInterval 键值，将对话框中的“基数栏”选择到“十进制”上 3. 而这时在对话框中显示的数字正是自动对时的间隔(以秒为单位)，比如默认的604800就是由7(天)×24(时)×60(分)×60(秒)计算来的，看明白了吧，如果您想让XP以多长时间自动对时，只要按这个公式算出具体的秒数，再填进去就好了。比如我填了3天，就是259200。 Windows time服务用于和Internet同步系统时间，如果时间无法同步有可能是服务没有随系统启动,可以在运行处输入"services.msc"打开服务控制台，找到"windows time"服务设置为自动并启动即可。 如果启动该服务时提示： 错误1058:无法启动服务,原因可能是已被禁用与其相关联的设备没有启动。 原因是windows time服务失效。 修复： 1.运行cmd 进入命令行，然后键入 w32tm /register 正确的响应为：W32Time 成功注册。 如果提示w32tm命令不内部或外部命令……，是因为系统盘下的system32目录不存在w32tm.exe和w32time.dll这两个文件，到网上下载一个或者到其他电脑复制过来放下这个目录下再运行 2.如果上一步正确，在cmd命令行或运行里用net start "windows time" 或net start w32time 启动服务。 如果无法启动Windows Time服务，同时提示：系统提示“错误1083：配置成在该可执行

胸痛中心时钟统一方案

丹阳市人民医院胸痛中心的时间管理方案 一、时钟同步系统 时钟同步系统对于医院系统可以说是一个不可缺少的重要组成部分，其主要作用是为相关医医疗机构工作人员提供一个标准统一的时间信息，同时为各相关单位科室提供统一的标准时间系统同步，从而实现各相关单位及相关设备的时间标准统一。这对医院的服务质量起到了重要的作用。时钟同步系统工作原理是相关责任人手持移动终端接收3G基站时间信息来实现统一；所有相关设备均以此为标准校对，从而实现全系统统一的时间标准。并每周校对一次。 二、计时点及方法 1.发病时间：患者出现胸痛、胸闷、上腹不适等系列症状开始的时间 ·计时方法：主要是通过问诊方式获得 2.呼救时间：首次拨打120呼救或拨打医院急救电话求救 ·计时方法：120记录、本院胸痛中心记录或其他急救机构记录，已接听电话的时刻为准。 3.到达现场时间：院前急救人员、社区医生或其他医疗机构到达现场时间 计时方法：要求院前人员、网络医院、其他医疗机构准确计时 4.首份心电图时间：完成第一份12或18导联心电图的时间 计时方法：开始接触医疗人员到完成第一份心电图最后一个导联记录为准。在完成心电图操作后，应将准确时间记录在心电图上，包括年、月、日、时、分5.确诊STEMl时问：完成首份心电图后，由受过胸痛专科培训的医生或分诊护士确认为STEMI时间；或由我院医师使用胸痛中心微信群诊断为STEMI的时间。 6.抽血时间：首次抽血查Tnl、CKMB等的时间 计时方法：以抽血护士完成标本采集时刻为计时点。 7.开始转运时间：在确诊为ACS并离开现场／医院的时间。 . 计时方法：由转运医护人员在接到病人启动车辆时计时 8. 给药时间：在确定为ACS患者，排除各类用药禁忌症后，给予服用肠溶阿司

同步传输与异步传输的区别

在网络通信过程中，通信双方要交换数据，需要高度的协同工作。为了正确的解释信号，接收方必须确切地知道信号应当何时接收和处理，因此定时是至关重要的。在计算机网络中，定时的因素称为位同步。同步是要接收方按照发送方发送的每个位的起止时刻和速率来接收数据，否则会产生误差。通常可以采用同步或异步的传输方式对位进行同步处理。 1. 异步传输（Asynchronous Transmission）：异步传输将比特分成小组进行传送，小组可以是8位的1个字符或更长。发送方可以在任何时刻发送这些比特组，而接收方从不知道它们会在什么时候到达。一个常见的例子是计算机键盘与主机的通信。按下一个字母键、数字键或特殊字符键，就发送一个8比特位的ASCII代码。键盘可以在任何时刻发送代码，这取决于用户的输入速度，内部的硬件必须能够在任何时刻接收一个键入的字符。 异步传输存在一个潜在的问题，即接收方并不知道数据会在什么时候到达。在它检测到数据并做出响应之前，第一个比特已经过去了。这就像有人出乎意料地从后面走上来跟你说话，而你没来得及反应过来，漏掉了最前面的几个词。因此，每次异步传输的信息都以一个起始位开头，它通知接收方数据已经到达了，这就给了接收方响应、接收和缓存数据比特的时间；在传输结束时，一个停止位表示该次传输信息的终止。按照惯例，空闲（没有传送数据）的线路实际携带着一个代表二进制1的信号，异步传输的开始位使信号变成0，其他的比特位使信号随传输的数据信息而变化。最后，停止位使信号重新变回1，该信号一直保持到下一个开始位到达。例如在键盘上数字“1”，按照8比特位的扩展ASCII编码，将发送“00110001”，同时需要在8比特位的前面加一个起始位，后面一个停止位。 异步传输的实现比较容易，由于每个信息都加上了“同步”信息，因此计时的漂移不会产生大的积累，但却产生了较多的开销。在上面的例子，每8个比特要多传送两个比特，总的传输负载就增加25%。对于数据传输量很小的低速设备来说问题不大，但对于那些数据传输量很大的高速设备来说，25%的负载增值就相当严重了。因此，异步传输常用于低速设备。 2. 同步传输（Synchronous Transmission）：同步传输的比特分组要大得多。它不是独立地发送每个字符，每个字符都有自己的开始位和停止位，而是把它们组合起来一起发送。我们将这些组合称为数据帧，或简称为帧。 数据帧的第一部分包含一组同步字符，它是一个独特的比特组合，类似于前面提到的起始位，用于通知接收方一个帧已经到达，但它同时还能确保接收方的采样速度和比特的到达速度保持一致，使收发双方进入同步。 帧的最后一部分是一个帧结束标记。与同步字符一样，它也是一个独特的比特串，类似于前面提到的停止位，用于表示在下一帧开始之前没有别的即将到达的数据了。

微电子一些面试问题资料讲解学习

亚稳态 Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time不够，数据同样不能被打入触发器。 建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现亚稳态(metastability)的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。 在数字集成电路中，触发器要满足setup/hold的时间要求。当一个信号被寄存器锁存时，如果信号和时钟之间不满足这个要求，Q端的值是不确定的，并且在未知的时刻会固定到高电平或低电平。这个过程称为亚稳态

（Metastability）。 一些关于微电子方面的笔试题（zz) 1.FPGA和ASIC的概念，他们的区别。（未知） FPGA是可编程ASIC。 ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点. 2.建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time不够，数据同样不能被打入触发器。 建立时间是指在时钟边沿前，数据信号需要保持不变的时

全厂网络时钟同步方案

全厂网络时钟同步方案 陈银桃，陆卫军，张清，章维 浙江中控技术股份有限公司，浙江杭州，310053 摘要：当前工控领域石化项目如乙烯、炼油日益趋向大型化、一体化和智能化。一个大型石化项目往往集成多套独立系统如DCS、SIS、CCS等，同时要求所有系统使用同一套网络时钟同步系统。本文提供了几种全厂网络时间同步方案，并分析了每个方案的优缺点和适用场合。 关键词：全厂网络时钟同步，SNTP,二级网络时钟同步方案，Private VLAN，ACL,路由，NAT Ways to Implement The Network Time Synchronization In The Plant Chen Yintao Zhejiang SUPCON Co., Ltd., Hangzhou, Zhejiang, 310053 Abstract:The petrochemical projects in the industrial control area run to large, integrative and intelligentized.A large petrochemical project always need to be integrated with many systems like DCS, SIS, CCS and so on .The network of these systems must be independent,while they should use the same network time synchronizer to achieve time synchronization.This article propose several implements of the network time synchronization in the whole plant. Keywords:Network Time Synchronization, NTP, Private VLAN, ACL, Route, NAT. 引言 随着国民经济发展，工控领域也随之蓬勃发展，石化项目如乙烯、炼油等日益趋向大型化、一体化和智能化。大型化体现在项目规模的剧增，典型项目如百万吨乙烯、千万吨炼油。一体化体现在一个大型石化项目往往集成多套系统如DCS、SIS、CCS，这些系统在功能、网络上分别独立，但需要实现全厂统一的时钟同步，以保持全厂所有系统的时钟同步。 普通的网络时钟同步服务器提供的网口较少，一般都在4个以下，同时可支持1-4个网络的系统时钟同步。当需要同步的子系统较多时，则需要配置可同时支持二三十个网络的特殊网络时钟同步服务器。但是在企业建设初期，往往很难准确预计将来的网络发展规模，这就需要事先规划设计

Xilinx FPGA 设计中的跨时钟域问题

浅谈XLINX FPGA设计中跨时钟域的同步设计问题 摘要 本文介绍了FPGA设计中的同步设计原则并对FPG A设计中的触发器亚稳态问题进行了阐述本文通过具体的设计实例论证了跨时钟域同步处理的必要性并介绍了一种实现跨时 钟域同步处理的方法和其具体电路 关键字 同步设计异步设计触发器亚稳态时序稳定 一同步设计的原则 尽量使用同步电路避免使用异步电路这句话是电路设计的几个原则之一同异步设计相比同步设计设计出来的电路更稳定可靠在XILINX FPGA设计中时常 有设计人员遇到如下类似的问题 设计的电路升级困难可移植性差也就是说一些原本工作正常的电路移植到高端的FPGA中就根本工作不起来了 设计的电路一致性差同一电路设计每次布线后工作的结果不同 设计的电路时序仿真正常但实际电路上却工作不起来 设计的电路极易受毛刺的干扰 通常这些类似的问题都于电路的异步设计有关 二亚稳态 图1 触发器的亚稳态示意图 对于触发器当时钟沿到来时其输入要求是稳定的这时其输出也是稳定的但假如时钟沿到来时其输入也正在变化即翻转这时触发器会瞬时进入亚稳态通 常触发器对输入信号都有一个建立时间的要求也即setup时间当这一建立时间得 不到满足时触发器也会进入瞬时亚稳态如图1 通常触发器即使进入亚稳态也会很快进入稳态但其输出值是不定的这有可能对使我们设计的FPGA模块尤其是哪些有复杂状态机的模块产生错误的逻辑对于亚稳态问题我们还应明白亚稳态问题并非指输出结果数据的不确定性而是指输出变化的时序不确定性 遵循同步设计的原则有助于解决亚稳态问题使我们设计出稳定可靠的电路模块对于单时钟系统我们可以很方便地设计出稳定易于设计及仿真的同步单一时钟系统但在电信和数据通讯领域中我们设计的系统中往往具有多个时钟往往需要将数据或时序由一个时钟域传到另一个时钟域这类设计的难点在于实现不同时钟域之间数据和时序变化的稳定可靠地传递采用经验证的设计技术可以实现跨时钟域的同步设计进而设计出可靠工作的电路 三跨时钟域的异步设计案例 本人曾经设计过如下几个模块这些模块中的几个子模块分别工作在各自的时钟域

同步通信与异步通信区别

同步通信与异步通信区别 1.异步通信方式的特点：异步通信是按字符传输的。每传输一个字符就用起始位来进来收、发双方的同步。不会因收发双方的时钟频率的小的偏差导致错误。这种传输方式利用每一帧的起、止信号来建立发送与接收之间的同步。特点是：每帧内部各位均采用固定的时间间隔，而帧与帧之间的间隔时随即的。接收机完全靠每一帧的起始位和停止位来识别字符时正在进行传输还是传输结束。 2.同步通信方式的特点：进行数据传输时，发送和接收双方要保持完全的同步，因此，要求接收和发送设备必须使用同一时钟。优点是可以实现高速度、大容量的数据传送；缺点是要求发生时钟和接收时钟保持严格同步，同时硬件复杂。可以这样说，不管是异步通信还是同步通信都需要进行同步，只是异步通信通过传送字符内的起始位来进行同步，而同步通信采用共用外部时钟来进行同步。所以，可以说前者是自同步，后者是外同步。---------------------------- 同步通信原理 同步通信是一种连续串行传送数据的通信方式，一次通信只传送一帧信息。这里的信息帧与异步通信中的字符帧不

同，通常含有若干个数据字符。 采用同步通信时，将许多字符组成一个信息组，这样，字符可以一个接一个地传输，但是，在每组信息（通常称为帧）的开始要加上同步字符，在没有信息要传输时，要填上空字符，因为同步传输不允许有间隙。在同步传输过程中，一个字符可以对应5～8位。当然，对同一个传输过程，所 有字符对应同样的数位，比如说n位。这样，传输时，按每n位划分为一个时间片，发送端在一个时间片中发送一个字符，接收端则在一个时间片中接收一个字符。 同步传输时，一个信息帧中包含许多字符，每个信息帧用同步字符作为开始，一般将同步字符和空字符用同一个代码。在整个系统中，由一个统一的时钟控制发送端的发送和空字符用同一个代码。接收端当然是应该能识别同步字符的，当检测到有一串数位和同步字符相匹配时，就认为开始一个信息帧，于是，把此后的数位作为实际传输信息来处理。 异步通信原理 异步通信是一种很常用的通信方式。异步通信在发送字符时，所发送的字符之间的时间间隔可以是任意的。当然，

多时钟域数据传递的FPGA实现

多时钟域数据传递的FPGA 实现 鲁　玲 (扬州大学能源与动力工程学院江苏扬州　225009) 摘　要:分析了多时钟域数据传递设计中亚稳态的产生以及对整个电路性能和功能的影响,以一款异步并行通信接口芯片的设计为例,详细描述了采用同步器、FIFO 实现8位并行数据到16位并行数据的两时钟域异步转换的过程。电路在 XilinxISE6.0环境下用Modelsim5.7进行了逻辑仿真,结果表明系统稳定可靠。 关键词:多时钟域;亚稳态;FP GA ;异步信号;FIFO 中图分类号:TP391.98 文献标识码:B 文章编号:10042373X (2007)212130203 An Implementation of Communicating Data bet w een Multi 2clock Domain B ased on FPG A L U Ling (Institute of Energy &Power ,Yanghou University ,Yangzhou ,225009,China ) Abstract :The paper analyses the metastability which is caused by communicating data between multi 2clock domain and effect of metastability to the circuit.For example ,the design of asynchronous parallel interface chip is described to make use of synchronizer and FIFO to transfer the data band f rom 8bits to 16bits between two clock domain in details.The circuit is simulated on a Modelsim5.7with Xilinx ISE6.0software and good test result has gotten. K eywords :multi 2clock domain ;metastability ;FP GA ;asynchronous signal ;FIFO 收稿日期:2007207225 随着EDA 技术的发展,由于其在电子系统设计领域中的明显优势,FP GA 已经在许多方面得到了广泛应用,特别是在无线通信领域,FP GA 以其极强的实时性,指令软件编程的极大灵活性赢得了巨大的市场。本文采用 FP GA 来设计一款广泛应用于计算机、Modem 、数据终端 以及许多其他数字设备之间的数据传输的专用异步并行通信接口芯片,实现了某一时钟域(如66M Hz )的8位并行数据到另一低时钟域(如40M Hz )16位并行数据的异步转换,并且客户可以根据自己的要求进行数据定义。完成数据在不同时钟域间的正确传递的同时防止亚稳态的出现,保持系统的稳定,是电路设计的关键。1　时钟域转换中亚稳态的产生 触发器是数字电路设计中的一个重要元件,而触发器工作过程中存在数据建立与保持时间的约束,如果这种约束得不到满足,触发器就会进入某个不确定状态———亚稳态[1]。亚稳态的存在可能导致连锁反应,以致引起整个系统功能混乱。在单时钟域电路设计中由于不存在时钟之间的延迟和错位,所以建立条件和保持条件的时间约束容易满足。而在多时钟域里由于各个模块的非同步性,则必须考虑亚稳态的发生,如图1 所示。 图1　多时钟域亚稳态的产生 2　多时钟域数据传递方案 多时钟域传递的信号有两种,其一为控制信号,其二为数据流信号。针对这两种不同的信号,分别采取不同方案遏制系统堕入亚稳态。对控制信号采用同步器装置,即在2个不同的时钟域之间插入同步器;而对于不同独立时钟域之间的数据流传递,为了避免异步时钟域产生错误的采样电平,采用FIFO 存储器作为其转换接口,在输入端口使用写时钟写数据,在输出端口使用读时钟读数据,这样就完成了异步时钟域之间的数据交换[2]。 芯片的总体逻辑框图如图2所示,图中输入输出信号定义如表1所示。 从逻辑结构上将芯片划分为3块:写时钟域I/O BU FFER 、读时钟域I/O BU FFER 及FIFO 存储器。I/O BU FFER 的主要作用是对外部信号进行预处理,消除外 31自动化技术鲁　玲:多时钟域数据传递的FP GA 实现

最新轨道交通时钟系统解决方案复习过程

轨道交通时钟系统解决方案 轨道交通时钟系统解决方案 地铁通信系统一般包括： 时钟系统是轨道交通重要的组成部分之一，而其在地铁站的主要作用是为上班族、来往的游客工作人员提供准确的时间信息，同时时

钟系统要为其他监控系统、控制系统等弱电子系统提供统一的时钟信号，使各系统的定时集中同步，在整个地铁系统中使用相同的定时标准。站厅及站台位置的时钟可以为旅客提供准确的时间信息；各车站办公室内及其它停车场内的时钟可以为工作人员提供准确的时间信息；向其它地铁通信子系统提供的时钟信息为地铁运行提供了标准的时间，保证了轻轨系统运行的准时，安全。 时钟子系统能够向地铁全部通信子系统提供准确的时钟信号。时钟信号以卫星自动定位系统所发的格林威治标准世界时间为准辅以铷原子钟或石英钟。时钟系统的控制中心向各分站或车场二级母钟发送时钟信号，再由二级母钟向其对应的子钟发送时钟信号；同时每站的各路时钟信号均需上传至时钟系统的监控中心，使之可以完成对全路各站所有时钟工作状态的监测和控制，并可在相应的管理客户机上完成各种需要的管理及配置功能。

设计区域：换乘大厅、进出口、监控室、控制室控制中心调度大厅和各车站的站厅、站台、车站控制室、公安安全室、票务室、变电所控制室及其它与行车有关的处所，并在车辆段/停车场信号楼运转室、值班员室、停车列检库、联合检修库等有关地点设置子钟。

相关产品 第一章教育和教育学 1 教育的发展 一、教育的概念 考点：教育是培养人的一种社会活动，是传承社会文化、传递生产经验的和社会生活经验的基本途径。 考点广义：凡是增进人们的知识和技能，影响人们思想观念的活动，都具有教育作用。 狭义：主要指学校教育。 学校教育是教育者根据一定的教育要求，有目的、有计划、有组织的通过学校的教育工作，对受教育者的身心施加影响，促使他

跨时钟域问题

Metastability in the asynchronous clocks and Synchronizer 摘要：相较纯粹的单一时钟的同步电路设计，设计人员更多遇到的是多时钟域的异步电路设计。因此，异步电路设计在数字电路设计中的重要性不言而喻。本文主要就异步设计中涉及到的亚稳态问题，作简要介绍，并提出常用的解决办法——即同步器的使用。 关键词：异步电路设计、亚稳态、同步器。 Abstract: Compared with the pure one-clock synchronous designs，the designers more often deal with the multi-clock asychronous designs. Therefore, asynchronous circuit design is very important in the field of digital circuit design. This paper briefly describes the problematic metastability in the asynchronous designs and presents a regular solution——synchronizer. Key words: Asynchronous circuit design, Metastability, Synchronizer. 毫无疑问，单一时钟域的电路设计是数字电路中最基本的技能，其时序分析（Timing Analysis）也是最简单的。与之相对，在多时钟域中跨时钟域传输信号易出现亚稳态，加上自动时序分析工具对异步信号处理的力不从心，这些都使得多时钟域的异步设计和分析较为困难。不幸的是，现实世界是异步的。如我们常常看见的键盘输入、磁盘文件传输、UART（通用异步收发器）等等，都是异步时序的事例。 1 亚稳态（metastability） 时序电路采用触发器和锁存器作为存储单元，这两种器件都易进入亚稳态[1]。所谓亚稳态是指触发器无法在某个规定的时间段内达到一个可确认的状态。如图1所示，对任何一种触发器，在时钟触发沿前后存在一个小的时间窗口（称为判决窗口，decision window），输入信号在判决窗口内必须保持稳定，否则，触发器就会进入亚稳态，既无法预测该单元的的输出电平，也无法预测何时输出才能稳定在某个电平上。 这个判决窗口由建立时间（setup time）和保持时间（hold time）两部分组成。并且时间窗口也是多种因素的函数，包括触发器设计、实现技术、运行环境以及无缓冲输出的负载等。输入信号陡峭的边沿可以将此窗口减至最小，随着时钟频

异步传输和同步传输的区别(整理)

同步传输和异步传输的区别 在网络通信过程中，通信双方要交换数据，需要高度的协同工作。为了正确的解释信号，接收方必须确切地知道信号应当何时接收和处理，因此定时是至关重要的。在计算机网络中，定时的因素称为位同步。同步是要接收方按照发送方发送的每个位的起止时刻和速率来接收数据，否则会产生误差。通常可以采用同步或异步的传输方式对位进行同步处理。 1. 异步传输（Asynchronous Transmission）：异步传输将比特分成小组进行传 送，小组可以是8位的1个字符或更长。发送方可以在任何时刻发送这些比特组，而接收方从不知道它们会在什么时候到达。一个常见的例子是计算机键盘与主机的通信。按下一个字母键、数字键或特殊字符键，就发送一个8比特位的ASCII代码。键盘可以在任何时刻发送代码，这取决于用户的输入速度，内部的硬件必须能够在任何时刻接收一个键入的字符。 异步传输存在一个潜在的问题，即接收方并不知道数据会在什么时候到达。在它检测到数据并做出响应之前，第一个比特已经过去了。这就像有人出乎意料地从后面走上来跟你说话，而你没来得及反应过来，漏掉了最前面的几个词。因此，每次异步传输的信息都以一个起始位开头，它通知接收方数据已经到达了，这就给了接收方响应、接收和缓存数据比特的时间；在传输结束时，一个停止位表示该次传输信息的终止。按照惯例，空闲（没有传送数据）的线路实际携带着一个代表二进制1的信号，异步传输的开始位使信号变成0，其他的比特位使信号随传输的数据信息而变化。最后，停止位使信号重新变回1，该信号一直保持到下一个开始位到达。例如在键盘上数字“1”，按照8比特位的扩展ASCII编码，将发送“00110001”，同时需要在8比特位的前面加一个起始位，后面一个停止位。 异步传输的实现比较容易，由于每个信息都加上了“同步”信息，因此计时的漂移不会产生大的积累，但却产生了较多的开销。在上面的例子，每8个比特要多传送两个比特，总的传输负载就增加25%。对于数据传输量很小的低速设备来说问题不大，但对于那些数据传输量很大的高速设备来说，25%的负载增值就相当严重了。因此，异步传输常用于低速设备。 2. 同步传输（Synchronous Transmission）：同步传输的比特分组要大得多。它 不是独立地发送每个字符，每个字符都有自己的开始位和停止位，而是把它们组合起来一起发送。我们将这些组合称为数据帧，或简称为帧。 数据帧的第一部分包含一组同步字符，它是一个独特的比特组合，类似于前面提到的起始位，用于通知接收方一个帧已经到达，但它同时还能确保接收方的采样速度和比特的到达速度保持一致，使收发双方进入同步。 帧的最后一部分是一个帧结束标记。与同步字符一样，它也是一个独特的比特串，类似于前面提到的停止位，用于表示在下一帧开始之前没有别的即将到达的数据了。

跨时钟域信同步方法种

跨时钟域信号同步方法6种 ASIC中心 1 引言 基于FPGA的数字系统设计中大都推荐采用同步时序的设计，也就是单时钟系统。但是实际的工程中，纯粹单时钟系统设计的情况很少，特别是设计模块与外围芯片的通信中，跨时钟域的情况经常不可避免。如果对跨时钟域带来的亚稳态、采样丢失、潜在逻辑错误等等一系列问题处理不当，将导致系统无法运行。本文总结出了几种同步策略来解决跨时钟域问题。 2 异步设计中的亚稳态 触发器是FPGA设计中最常用的基本器件。触发器工作过程中存在数据的建立(setup)和保持(hold)时间。对于使用上升沿触发的触发器来说，建立时间就是在时钟上升沿到来之前，触发器数据端数据保持稳定的最小时间。而保持时间是时钟上升沿到来之后，触发器数据端数据还应该继续保持稳定的最小时间。我们把这段时间成为setup-hold时间(如图1所示)。在这个时间参数内，输入信号在时钟的上升沿是不允许发生变化的。如果输入信号在这段时间内发生了变化，输出结果将是不可知的，即亚稳态 (Metastability) 图1 一个信号在过渡到另一个时钟域时，如果仅仅用一个触发器将其锁存，那么采样的结果将可能是亚稳态。这也就是信号在跨时钟域时应该注意的问题。如图2所示。 信号dat经过一个锁存器的输出数据为a_dat。用时钟b_clk进行采样的时候，如果a_dat正好在b_clk的setup-hold时间内发生变化，此时b_ dat就既不是逻辑"1"，也不是逻辑"0"，而是处于中间状态。经过一段时间之后，有可能回升到高电平，也有可能降低到低电平。输出信号处于中间状态到恢复为逻辑"1"或逻辑"0"的这段时间，我们