迈向微小化与高整合的捷径--3D IC
邁向微小化與高整合的捷徑--3D IC
綜觀電子產品對半導體的需求發展歷程，始終聚焦在小型化、高度整合、高效率、低成本、低功耗、即時上市(Time to Market)等構面的追求。然而在達成這些需求目標的過程中，技術往往不是十全十美，僅能在這些需求中盡力做到最佳化。例如過去的”系統”僅能在Board Level達成(System on Board)，雖然技術門檻較低，可符合整合、低成本與Time to Market等需求，但在小型化與高效率的要求上則必須犧牲；而隨著如手機等可攜式電子產品市場的興起與普及，針對改善小型化與高效率等需求設計的系統晶片(System on a Chip；SoC)技術應運而生。
一、系統晶片（SoC）
系統晶片（SoC：System-on-a-chip）指的是在單個晶片上集成一個完整的系統，對所有或部分必要的電子電路進行包分組的技術。所謂完整的系統一般包括中央處理器、記憶體、以及週邊電路等。SoC 是與其它技術並行發展的，如絕緣矽（SOI），它可以提供增強的時鐘頻率，從而降低微晶片的功耗。系統晶片技術通常應用於小型的，日益複雜的客戶電子設備。例如，聲音檢測設備的系統晶片是在單個晶片上為所有使用者提供包括音訊接收端、模數轉換器（ADC）、微處理器、必要的記憶體以及輸入輸出邏輯控制等設備。此外系統晶片還應用于單晶片無線產品，諸如藍牙設備，支援單晶片WLAN 和蜂窩電話解決方案。然而在面對不同製程技術、微機電技術、光電元件等異質整合的需求時，SoC在Time to Market的要求上至今仍面臨嚴苛的挑戰。
二、系統級封裝(SiP)
系統級封裝SiP是基于SoC發展的封装技術，國際封裝大廠Amkor對SiP 定義為「在一IC包裝體中，包含多晶片或一晶片，加上被動元件、電容、電阻、視波器、連接器、天線…等任一元件以上之封裝，即視為SiP」，即在一個封裝內不僅可以組裝多個晶片，還可以將包含上述不同類型的器件和電路晶片疊在一起，構建成更為複雜的、完整的系統。廣泛來說，系統構裝(System in Package；SiP)涵括了早期的多晶片模組(Multi-chip Module；MCM)技術、多晶片封裝(Multi-chip Package；MCP)技術、晶片堆疊(Stack Die)、PoP (Package on Package)、PiP (Package in Package)，以及將主/被動元件內埋於基板(Embedded Substrate)等技術。以結構外觀來說，MCM屬於二維的2D構裝，而MCP、Stack Die、PoP、PiP等則屬於立體的3D構裝；由於3D更能符合小型化、高效能等需求，因而在近年來備受業界青睞。若進一步就互連技術(Interconnection)來看，過去的2D或3D構裝多以打線接合(Wire Bonding)為主，少部分還採用覆晶技術(Flip Chip)，或以Flip Chip搭配Wire Bonding作為與Substrate間的Interconnect。但以Stack Die 為例，上層的晶片仍需藉由Wire Bonding來連接，當堆疊的晶片數增加，越上層的晶片所需的Wire Bonding長度則將越長，也因此影響了整個系統的效能；而為了保留打線空間的考量，晶片與晶片間則需適度的插入Interposer，造成封裝厚度的增加。近年來由Intel、IBM、Samsung等公司所研發與順利量產的新互連技術—TSV (Through Silicon Via)誕生，一般將採用TSV互連技術的堆疊稱為
3D IC。
三、3D IC應用技術
3D IC的技術分類上，可分為三大類，分別是：1.Package Stacking，2.Die Stacking，3.3D IC with TSV
1.Package Stacking
Package stacking又可分為PIP (Package in Package)與POP (Package on Package)兩種構裝方式，PIP構裝因使用兩個獨立構裝體以表面黏著方式作堆疊，這樣的堆疊方式，好處在於可提高產品良率。POP則因將構裝體包在裡面，使得構裝後晶片體積較大，且線路較長，這樣的堆疊方式則較難應用於需微型化的晶片。
2.Die Stacking
Die stacking是將晶片以立體打線電性連接方式做訊號連結的構裝技術。此技術優點是技術成熟、成本低，但因晶片構裝是用打線方式使其範圍侷限於用在晶片周圍連結，雖其電訊傳輸路徑較package stacking來的短，但在高頻上的應用則會產生限制。
3.3D IC with TSV
根據工研院產業經濟與趨勢研究中心(IEK)的定義，矽穿孔電極技術(Through Silicon Via, TSV)是在晶圓上以蝕刻或雷射的方式鑽孔(Via)，再將導電材料如銅、多晶矽、鎢等填入Via形成導電的通道(即內部接合線路)，最後則將晶圓或晶粒薄化再加以堆疊、結合(Bonding)，作為晶片間傳輸電訊號用之堆疊
技術。
以製程先後順序，TSV技術又可分為先鑽孔(Via First)與後鑽孔(Via Last)兩大類；其中Via First製程又可分為CMOS前(Before CMOS)與CMOS後(After CMOS)兩類(楊雅嵐，2008)。
Via First製程指在晶圓製造CMOS或BEOL步驟之前完成矽穿孔。Via-first 目前在微處理器等高性能器件領域研究較多，主要作為SoC的解決方案(許明哲、詹印豐、李景賢，2009)。Via Last製程指在封裝生產階段以雷射鑽孔方式進行Via Forming與後續的Via Filling步驟，優點是可以不改變現有集成電路之流程和設計，和Via First相較下，孔徑規格較蝕刻製程孔為大，造成晶片所能容納的腳數有限，故Via Last製程適用於如影像感測器或快閃記憶體(Flash)等低腳數的應用產品(游淑惠,2008)。
由於採用TSV的構裝內部接合距離即為薄化後之晶圓或晶粒的厚度，相較於採Wire Bonding的傳統堆疊封裝，或過去強調效能優勢的SoC設計來說，3D IC 的內部連接路徑更短，相對可使晶片間的傳輸速度更快、雜訊更小、效能更佳，尤其在CPU與快取記憶體，以及記憶卡應用中的Flash與controller間資料的傳輸上，更能突顯TSV的短距離內部接合路徑所帶來的效能優勢；此外3D IC的構裝尺寸等同於晶粒尺寸，在強調多功能、小尺寸的可攜式電子產品領域，3D IC 的小型化特性更是市場導入的首要因素。
三、3D IC相關應用
以應用產品來看，由於消費者對於手機與數位相機輕薄短小的特性需求日益重視，因此採用TSV技術進行相機模組的構裝達到小型化需求，則由於手機相機以及數位相機市場的普及帶動，以及相機模組內的元件結構以影像感測器與鏡頭為主，結構簡單且所需的I/O較低，對於via的孔徑要求約在50μm上下，由後段封裝廠以雷射技術鑽孔進行TSV製程即可，相對較易達成量產，已為廠商積極切入的第一大重點市場。而國際主要的影像感測器廠商，如由Micron獨立出的Aptina、STMicroelectronics、Samsung等均陸續在近兩三年內發佈採用TSV 技術進行影像感測模組構裝量產的消息，而與Omnivision關聯密切的精材科技(Xintec)更早在2006年便開始提供TSV技術的影像感測模組構裝量產服務。
而在記憶體堆疊的應用部分，雖然韓國的Samsung早在2006年便發佈其在TSV技術上的成果：WSP(Wafer-level Stack Process)，將8顆2GB的NAND Flash 採用雷射鑽孔的TSV技術加以堆疊，總記憶體容量達16GB，堆疊後的厚度僅560μm，然Samsung對於量產的時間點，則預計在2009年才會有量產產品出現，顯示目前市場對於大容量記憶體的3D IC應用需求仍不殷切。然隨著固態硬碟(Solid State Disk；SSD)的採用於2008年逐漸浮現，TSV構裝又可同步滿足低成本、高效能與小型化的需求，硬碟將不再是過去傳統又厚又重的形象呈現，以TSV進行SSD構裝的需求亦可望逐漸增加；唯TSV在此應用市場的成長速度，仍端視SSD與傳統HDD硬碟間的價格與效能角逐是否可為消費大眾所接受而定。但長期而言，隨著手機與可攜式電子產品對多媒體應用的日漸普及所帶來的
小型化、大容量記憶體需求看漲，與國際PC大廠對SSD應用推動的決心，3D IC 技術的採用可望在2010年至2012年間大幅躍進。