电子科技大学集成电路原理实验集成电路版图识别与提取王向展

实验报告

课程名称：集成电路原理

实验名称：集成电路版图识别与提取小组成员：

实验地点：科技实验大楼606

实验时间：2017年5月22日

2017年5月22日

微电子与固体电子学院

一、实验名称：集成电路版图识别与提取

二、实验学时：4

三、实验原理

本实验重点放在版图识别、电路拓扑提取、电路功能分析三大模块，实验流程如下：

四、实验目的

本实验是基于微电子技术应用背景和《集成电路原理与设计》课程设置及其特点而设置，为IC设计性实验。其目的在于：

?了解对塑封、陶瓷封装等不同封装形式的芯片解剖的方法及注意事项。

?学习并掌握集成电路版图的图形识别、电路拓扑结构提取。

?能对提取得到的电路进行功能分析、确定，并可运用PSPICE等ICCAD工具展开模拟仿真。

五、实验内容

1、仔细观察芯片图形总体的布局布线，找出电源线、地线、输入端、输出端及其对应的压焊点。

2、判定此IC采用P阱还是N阱工艺；进行版图中元器件的辨认，要求分出MOS管、多晶硅电阻和MOS电容。

3、根据以上的判别依据，提取芯片上图形所表示的电路连接拓扑结构；复查，加以修正；完成电路的提取，并分析电路功能，应用Visio或Cadence等软件对电路进行复原。

六、实验仪器设备

（1）工作站或微机终端 1台

（2）芯片显微图片 1张

（3）版图编辑软件 1套

七、实验步骤

实验所要提取的电路显微图片如图1所示。

图1

1、观察芯片布局明确V DD、GND、V in1、V in

2、V out、Test的压焊点。

2、根据V DD连接的有源区可以判断为PMOS管，根据比较环数推测出此IC采用了P阱工艺。

3、确定P阱工艺后，从输入端开始逐一对元器件及其连线进行辨认。从输入端出来，直接看到在输入压焊点到输入管之间有一段多晶硅，但又无连线的“交叉”出现，排除了“过桥”的可能，初步判断为电阻，再根据其后的二极管可以判定为是与二极管组成保护电路最终与输入管相接，可断定是输入端起限流作用的电阻。其中绿色圈标识有大片的多晶硅覆盖扩散区的区域判断为MOS电容。

4、因已确定为P阱工艺，则阱和保护环内的器件为NMOS管，由图1可见，两输入管共源，

且源与P阱相接，并与另一个N管的漏相接，该N管的源极与GND相接，意味着阱电位是浮动的，这是为了消除输入管衬底偏置效应采取的措施。两输入管的漏极分别与另外两个P管的漏相接，这两个P管的源和衬底相连并与正电源连接，且其中一个P管的栅源短接，说明这两个P管构成了电流镜。

5、图1红线左边剩余电路分析得知是一个偏置电路和多级电流镜结构。红线右边分析得出是带有偏置的具有高度对称的AB类输出级结构。

6、结合差分运放和输出级等各个基本电路结构的知识点，对电路结构进行逻辑上的排查，修正。

7、在版图编辑软件Cadence上完成电路图。

八、实验数据及结果分析

对实验所提取的电路认真分析，最终所得的电路图如图2所示。

图2

2、可见，实验图片为一个采用CMOS P阱工艺制造的放大器电路，该电路为典型的差分放大输入级。由电路图可以看出，器件连接方式正确，逻辑上能完成确定的功能，说明提取结果是正确的。

3、整个实验过程是对IC逆向设计的尝试，IC逆向设计是IC设计的一条关键技术之一，一方面可借鉴并消化吸收先进、富有创意的版图设计思路、结构，建立自己的版图库；另一方面通过分析、优化已有版图可将原有芯片的性能加以改进提高。目前逆向设计在通用类IC和某些低端

产品的研发方面尚具有十分重要的意义。

九、实验心得与体会

在这次实验中，通过版图中元件的识别与适当的猜测，然后结合自己所学知识，还原相应电路；同时也提高了自己在绘制版图时的布局能力，为实验三“模拟集成电路版图设计与验证”打下了基础。最重要的是让自己见识了电路版图的艺术，虽然整个版图电路提取过程枯燥乏味，但让我们感受将来读研究生或从事相关工作时的学习、工作氛围，也给自己敲醒了警钟，将来的研究生、工作生涯将不再是本科那般简单轻松，现在就应该端正自己的学习态度，才能让自己将来即使有所失，也能有所得。

十、实验分工

版图提取过程中，两人共同讨论、分析，并同时各自完成电路的初步提取；

由将二者提取的电路结合所学知识修改、完善，并最终确定电路；

由用Cadence 软件搭建出所提取的电路，并完善布局；

最后，由二者共同完成该实验报告。

报告评分：

指导教师签字：

福州大学集成电路应用实验一

《集成电路应用》课程实验实验一 4053门电路综合实验 学院：物理与信息工程学院 专业: 电子信息工程 年级： 2015级 姓名：张桢 学号： 指导老师：许志猛

实验一 4053门电路综合实验 一、实验目的： 1.掌握当前广泛使用的74/HC/HCT系列CMOS集成电路、包括门电路、反相 器、施密特触发器与非门等电路在振荡、整形、逻辑等方向的应用。 2.掌握4053的逻辑功能，并学会如何用4053设计门电路。 3.掌握多谐振荡器的设计原理，设计和实现一个多谐振荡器，学会选取和 计算元件参数。 二、元件和仪器： 1.CD4053三2通道数字控制模拟开关 2.万用表 3.示波器 4.电阻、电容 三、实验原理： 1.CD4053三2通道数字控制模拟开关 CD4053是三2通道数字控制模拟开关，有三个独立的数字控制输入端A、B、C和INH输入，具有低导通阻抗和低的截止漏电流。幅值为4.5～20V的数字信号可控制峰-峰值至20V的数字信号。CD4053的管脚图和功能表如下所示 4053引脚图

4053的8种逻辑功能 CD4053真值表 根据CD4053的逻辑功能，可以由CD4053由4053电路构成如下图所示8种逻辑门（反相器与非门或非门、反相器、三态门、RS 触发器、——RS 触发器、异或门等）。 输入状态 接通通道

]) 2)(()(ln[ T DD T DD T DD T V V V V V V V RC T -+--=2.多谐振荡器的设计 非门作为一个开关倒相器件，可用以构成各种脉冲波形的产生电路。电路的基本工作原理是利用电容器的充放电，当输入电压达到与非门的阈值电压VT 时，门的输出状态即发生变化。因此，电路输出的脉冲波形参数直接取决于电路中阻容元件的数值。 可以利用反相器设计出如下图所示的多谐振荡器 这样的多谐振荡器输出的信号周期计算公式为： 当R S ≈2R 时，若：VT=0.5VDD ，对于HC 和HCU 型器件，有 T ≈2.2RC 对于HCT 型器件，有 T ≈2.4RC 四、实验内容： 1. 验证CD4053的逻辑功能，用4053设计门电路，并验证其逻辑功能： （1）根据实验原理设计如下的反相器电路图： CD4053构成反相器电路

福州大学集成电路应用实验二-参考模板

《集成电路应用》课程实验实验二锁相环综合实验 学院：物理与信息工程学院 专业: 电子信息工程 年级： 2015级 姓名：张桢 学号： 指导老师：许志猛

实验二锁相环综合实验 一、实验目的： 1.掌握锁相环的基本原理。 2.掌握锁相环外部元件的选择方法。 3.应用CD4046锁相环进行基本应用设计。 二、元件和仪器： 1.CD4046 2.函数信号发生器 3.示波器 4.电阻、电容若干 5.面包板 三、实验原理： 1.锁相环的基本原理。 锁相环最基本的结构如图所示。它由三个基本的部件组成：鉴相器（PD）、环路滤波器（LPF）和压控振荡器（VCO）。 锁相环工作原理图 鉴相器是个相位比较装置。它把输入信号Si(t)和压控振荡器的输出信号So(t)的相位进行比较，产生对应于两个信号相位差的误差电压Se(t)。 环路滤波器的作用是滤除误差电压Se(t)中的高频成分和噪声，以保证环路所要求的性能，增加系统的稳定性。

压控振荡器受控制电压Sd(t)的控制，使压控振荡器的频率向输入信号的频率靠拢，直至消除频差而锁定。 锁相环是个相位误差控制系统。它比较输入信号和压控振荡器输出信号之间的相位差，从而产生误差控制电压来调整压控振荡器的频率，以达到与输入信号同频。在环路开始工作时，如果输入信号频率与压控振荡器频率不同，则由于两信号之间存在固有的频率差，它们之间的相位差势必一直在变化，结果鉴相器输出的误差电压就在一定范围内变化。在这种误差电压的控制下，压控振荡器的频率也在变化。若压控振荡器的频率能够变化到与输入信号频率相等，在满足稳定性条件下就在这个频率上稳定下来。达到稳定后，输入信号和压控振荡器输出信号之间的频差为零，相差不再随时间变化，误差电压为一固定值，这时环路就进入“锁定”状态。这就是锁相环工作的大致过程。 2.CD4046芯片的工作原理。 CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V －18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。 CD4046锁相的意义是相位同步的自动控制,功能是完成两个电信号相位同步的自动控制闭环系统叫做锁相环,简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）、低通滤波器三部分组成,如下所示。 4046组成框图

电子科技大学集成电路原理实验CMOS模拟集成电路设计与仿真王向展

实验报告 课程名称：集成电路原理 实验名称： CMOS模拟集成电路设计与仿真 小组成员： 实验地点：科技实验大楼606 实验时间： 2017年6月12日 2017年6月12日 微电子与固体电子学院

一、实验名称：CMOS模拟集成电路设计与仿真 二、实验学时：4 三、实验原理 1、转换速率（SR）：也称压摆率，单位是V/μs。运放接成闭环条件下，将一个阶跃信号输入到运放的输入端，从运放的输出端测得运放的输出上升速率。 2、开环增益：当放大器中没有加入负反馈电路时的放大增益称为开环增益。 3、增益带宽积：放大器带宽和带宽增益的乘积，即运放增益下降为1时所对应的频率。 4、相位裕度：使得增益降为1时对应的频率点的相位与-180相位的差值。 5、输入共模范围：在差分放大电路中，二个输入端所加的是大小相等，极性相同的输入信号叫共模信号，此信号的范围叫共模输入信号范围。 6、输出电压摆幅：一般指输出电压最大值和最小值的差。 图 1两级共源CMOS运放电路图 实验所用原理图如图1所示。图中有多个电流镜结构，M1、M2构成源耦合对，做差分输入；M3、M4构成电流镜做M1、M2的有源负载；M5、M8构成电流镜提供恒流源；M8、M9为偏置电路提供偏置。M6、M7为二级放大电路，Cc为引入的米勒补偿电容。 其中主要技术指标与电路的电气参数及几何尺寸的关系：

转换速率：SR=I5 I I 第一级增益：I I1=?I I2 I II2+I II4=?2I I1 I5(I2+I3) 第二级增益：I I2=?I I6 I II6+I II7=?2I I6 I6(I6+I7) 单位增益带宽：GB=I I2 I I 输出级极点：I2=?I I6 I I 零点：I1=I I6 I I 正CMR：I II,III=I II?√5 I3 ?|I II3|(III)+I II1,III 负CMR：I II,III=√I5 I1+I II5,饱和 +I II1,III+I II 饱和电压：I II,饱和=√2I II I 功耗：I IIII=(I8+I5+I7)(I II+I II) 四、实验目的 本实验是基于微电子技术应用背景和《集成电路原理与设计》课程设置及其特点而设置，为IC设计性实验。其目的在于： 根据实验任务要求，综合运用课程所学知识自主完成相应的模拟集成电路设计，掌握基本的IC设计技巧。 学习并掌握国际流行的EDA仿真软件Cadence的使用方法，并进行电路的模拟仿真。 五、实验内容 1、根据设计指标要求，针对CMOS两级共源运放结构，分析计算各器件尺寸。 2、电路的仿真与分析，重点进行直流工作点、交流AC和瞬态Trans分析，能熟练掌握各种分析的参数设置方法与仿真结果的查看方法。 3、电路性能的优化与器件参数调试，要求达到预定的技术指标。

集成电路实验 王向展

电子科技大学 实验报告 二、实验项目名称：CMOS模拟集成电路设计与仿真 三、实验地点：211大楼606房间 四、实验学时：4 五、实验目的： （1）综合运用课程所学知识自主完成相应的模拟集成电路版图设计，掌握基本的IC版图布局布线技巧。 （2）学习并掌握国际流行的EDA仿真软件Cadence的使用方法，并进行版图的的设计与验证 六、实验原理： IC设计一般规则： ①根据用途要求，确定系统总体方案 ②根据电路的指标和工作条件，确定电路结构与类型，然后通过模拟计算， 决定电路中各器件的参数（包括电参数、几何参数等），EDA软件进行模拟仿真。 ③根据电路特点选择适当的工艺，再按电路中各器件的参数要求，确定满足 这些参数的工艺参数、工艺流程和工艺条件。 ④按电路设计和确定的工艺流程，把电路中有源器件、阻容元件及互连以一 定的规则布置在硅片上，绘制出相互套合的版图，以供制作各次光刻掩模版用。 ⑤生成PG带制作掩模版 ⑥工艺流片 ⑦测试，划片封装

实验模拟基于Cadence 平台的电路设计与仿真 七、实验内容： 1、UNIX操作系统常用命令的使用，Cadence EDA仿真环境的调用。 2、设计一个运算放大器电路，要求其增益大于60dB, 相位裕度大于45o， 功耗小于10mW。 3、根据设计指标要求，选取、确定适合的电路结构，并进行计算分析。 4、电路的仿真与分析，重点进行直流工作点、交流AC分析、瞬态Trans 分析、建立时间小信号特性和压摆率大信号分析，能熟练掌握各种分析的参数设置方法。 5、电路性能的优化与器件参数调试，要求达到预定的技术指标。 6、整理仿真数据与曲线图表，撰写并提交实验报告。 八、实验仪器与器材 （1）工作站或微机终端一台 （2）EDA仿真软件 1套 九、实验结果： 1、根据实验指导书熟悉UNIX操作系统常用命令的使用，掌握Cadence EDA仿真环境的调用。 2、根据设计指标要求，设计出如下图所示的电路结构。并进行计算分析，确定其中各器件的参数。 4、电路的仿真与分析，重点进行直流工作点、交流AC分析、瞬态Trans分析，能熟练掌握各种分 ①增益与频率之间的关系、相位裕度与频率之间关系图如下所示： ②输入、输出关系曲线 十、实验结果计算与分析： 从幅频特性曲线图像中可以读出，电路的增益A V=59dB略小于设计所要求的60dB；找出增益接近于0时候的截止频率为102.4MHz，对应到下方相频特性曲线图像中为-130o，则相位裕度为180o-130o=50o，

《集成电路原理及应用》课后答案..

集成电路原理及应用（第2版）谭博学苗汇静主编 课后习题答案 第二章 模拟集成电路的线性应用 对 A 2 :由"虚断”和"虚短”得 i 3=i 4， v 2_=v 2 - =u i2， 代入 U o1 得U 。哙呱…）， 2.11 求图3所示电路的增益A f ，并说明该电路完成什么功能 则 u i1 = U 01 R 1 R 2 R 2 R 1 ，即 u o-(1 K )u i1 ， 则 U 。1 -U i2 R 3 U i2 -U o R 4 R 3 因两个输入信号均从同相端输入, 所以输入阻抗比较高。该电路为高输入阻抗的差动放 2.9 试分析图1所示电路是什么电路，有何特点？图中设 解：第一级运放为同相放大器。对 A 1 :由"虚断”和"虚短”得 i 1 =i 2， v^=v 1. =u ， 1)U i2 - U o1

解：该电路由两个集成运放构成， A1为主放大器接成反相运算放大器， A2为辅助放大器, A2也接成反相放大器，利用 A2对A1构成正反馈，是整个电路向信号源索取的电流极少。 主放大器A 1 :由“虚断”和“虚短”得 R i U i I i u i 01 u 。 R 2 R i R 2 u i u i 辅助放大器A2的电压放大倍数: o2 u o2 2R 1 该电路为自举电路, U i U i U i R i I i I i - I R 2 R 2 U i U i u i2 u 。 R 2 目的是提高电路的输入电阻。 2R 得 U^2U i RR

当 R = R 1 时，R t 2.12 求图4所示电路输出电压与输入电压的表达式，并说明该电路完成什么 功能 i1 -u o1 ，即u o1 =-u i1 。A 1为倒相器 解：对A 1 :由

集成电路版图设计论文

集成电路版图设计 班级12级微电子姓名陈仁浩学号2012221105240013 摘要：介绍了集成电路版图设计的各个环节及设计过程中需注意的问题，然后将IC版图设计与PCB版图设计进行对比，分析两者的差异。最后介绍了集成电路版图设计师这一职业，加深对该行业的认识。 关键词: 集成电路版图设计 引言: 集成电路版图设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。近年来迅速发展的计算机、通信、嵌入式或便携式设备中集成电路的高性能低功耗运行都离不开集成电路掩模版图的精心设计。一个优秀的掩模版图设计者对于开发超性能的集成电路是极其关键的。 一、集成电路版图设计的过程 集成电路设计的流程：系统设计、逻辑设计、电路设计（包括：布局布线验证）、版图设计版图后仿真（加上寄生负载后检查设计是否能够正常工作）。集成电路版图设计是集成电路从电路拓扑到电路芯片的一个重要的设计过程，它需要设计者具有电路及电子元件的工作原理与工艺制造方面的基础知识，还需要设计者熟练运用绘图软件对电路进行合理的布局规划，设计出最大程度体现高性能、低功耗、低成本、能实际可靠工作的芯片版图。集成电路版图设计包括数字电路、模拟电路、标准单元、高频电路、双极型和射频集成电路等的版图设计。具体的过程为： 1、画版图之前，应与IC 工程师建立良好沟通在画版图之前，应该向电路设计者了解PAD 摆放的顺序及位置，了解版图的最终面积是多少。在电路当中，哪些功能块之间要放在比较近的位置。哪些器件需要良好的匹配。了解该芯片的电源线和地线一共有几组，每组之间各自是如何分布在版图上的？ IC 工程师要求的工作进度与自己预估的进度有哪些出入？ 2、全局设计：这个布局图应该和功能框图或电路图大体一致,然后根据模块的面积大小进行调整。布局设计的另一个重要的任务是焊盘的布局。焊盘的安排要便于内部信号的连接，要尽量节省芯片面积以减少制作成本。焊盘的布局还应该便于测试，特别是晶上测试。 3、分层设计：按照电路功能划分整个电路，对每个功能块进行再划分，每一个模块对应一个单元。从最小模块开始到完成整个电路的版图设计，设计者需要建立多个单元。这一步就是自上向下的设计。 4、版图的检查： （1）Design Rules Checker 运行DRC，DRC 有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查。程序就按照规则检查文件运行，发现错误时，会在错误的地方做出标记，并且做出解释。

集成电路版图设计笔试面试大全

集成电路版图设计笔试面试大全 1. calibre语句 2. 对电路是否了解。似乎这个非常关心。 3. 使用的工具。 , 熟练应用UNIX操作系统和L_edit，Calibre, Cadence, Virtuoso, Dracula 拽可乐(DIVA),等软件进行IC版图 绘制和DRC，LVS，ERC等后端验证 4. 做过哪些模块 其中主要负责的有Amplifier，Comparator，CPM，Bandgap，Accurate reference，Oscillator，Integrated Power MOS，LDO blocks 和Pad，ESD cells以及top的整体布局连接 5. 是否用过双阱工艺。 工艺流程见版图资料 在高阻衬底上同时形成较高的杂质浓度的P阱和N阱，NMOS、PMOS分别做在这两个阱中，这样可以独立调节两种沟道MOS管的参数，使CMOS电路达到最优特性，且两种器件间距离也因采用独立的阱而减小，以适合于高密度集成，但是工艺较复杂。 制作MOS管时，若采用离子注入，需要淀积Si3N4，SiO2不能阻挡离子注入，进行调沟或调节开启电压时，都可以用SiO2层进行注入。 双阱CMOS采用原始材料是在P+衬底(低电阻率)上外延一层轻掺杂的外延层P-(高电阻率)防止latch-up效应(因为低电阻率的衬底可以收集衬底电流)。 N阱、P阱之间无space。

6. 你认为如何能做好一个版图,或者做一个好版图需要注意些什么需要很仔细的回答～答:一，对于任何成功的模拟版图设计来说，都必须仔细地注意版图设计的floorplan，一般floorplan 由设计和应用工程师给出，但也应该考虑到版图工程师的布线问题，加以讨论调整。总体原则是 模拟电路应该以模拟信号对噪声的敏感度来分类。例如，低电平信号节点或高阻抗节点，它们与输入信号典型相关，因此认为它们对噪声的敏感度很高。这些敏感信号应被紧密地屏蔽保护起来，尤其是与数字输出缓冲器隔离。高摆幅的模拟电路，例如比较器和输出缓冲放大器应放置在敏感模拟电路和数字电路之间。数字电路应以速度和功能来分类。显而易见，因为数字输出缓冲器通常在高速时驱动电容负载，所以应使它离敏感模拟信号最远。其次，速度较低的逻辑电路位于敏感模拟电路和缓冲输出之间。注意到敏感模拟电路是尽可能远离数字缓冲输出，并且最不敏感的模拟电路与噪声最小的数字电路邻近。 芯片布局时具体需考虑的问题，如在进行系统整体版图布局时，要充分考虑模块之间的走线，避免时钟信号线对单元以及内部信号的干扰。模块间摆放时要配合压焊点的分布，另外对时钟布线要充分考虑时延，不同的时钟信号布线应尽量一致，以保证时钟之间的同步性问题。而信号的走线要完全对称以克服外界干扰。 二(电源线和地线的布局问题

专用集成电路实验2---导线

实验2 导线特性 1 实验目的 了解导线的RC特性和建模方法。 2 实验内容 设某层金属阻值为0.086欧姆/方。金属层导线长度为1300um，宽度为0.13um；其集总电容为0.1pf。设信号源为1.2V，内阻1K欧姆。利用Elmore延时公式计算、并使用下列模型仿真此导线的延时（50%至50%）以及上升和下降时间（10%至90%）。 （1）一个电阻、一个电容的集总模型； （2） 3型RC模型； （3）T3型RC模型。 下面是当时编写的，自己都记不清了，问号是保存为记事本txt有问题。 (a) INVa .options list node post .model m1 pmos level=2 .model m2 nmos level=2 m1 out in vdd vdd?m1 L=0.250u?W=1.125u m2 out in 0? 0? m1 L=0.250u?W=0.375u cl out 0 1pf vdd vdd 0 dc 2.5 vin in 0 dc 2.5 .op .dc vin 0 2.5 0.5 .print dc v(in) v(out) .probe dc v(in) v(out) .END (b) INVb .options list node post

.model m1 pmos level=2 .model m2 nmos level=2 m1 out in vdd vdd?m1 L=0.250u?W=2.750u m2 out in 0? 0? m1 L=0.250u?W=0.375u cl out 0 1pf vdd vdd 0 dc 2.5 vin in 0 dc 2.5 .op .dc vin 0 2.5 0.5 .print dc v(in) v(out) .probe dc v(in) v(out) .END (c) INVc .options list node post .model m1 pmos level=2 .model m2 nmos level=2 m1 out in vdd vdd?m1 L=0.250u?W=1.125u m2 out in 0? 0? m1 L=0.250u?W=0.375u cl out 0 1pf vdd vdd 0 dc 2.5 vin in 0 dc vd .data vd_table 1 1.5 2.5 .enddata .op .tran 100p 100n .print tran v(in) v(out) .probe tran v(in) v(out) .END (d) INVc .options list node post .model m1 pmos level=2 .model m2 nmos level=2 m1 out in vdd vdd?m1 L=0.250u?W=0.750u m2 out in 0? 0? m1 L=0.250u?W=0.375u cl out 0 1pf vdd vdd 0 dc 2.5 vin in 0 dc 2.5

电子科技大学-集成电路原理实验-集成电路版图识别与提取-王向展

实验报告

一、实验名称：集成电路版图识别与提取 二、实验学时：4 三、实验原理 本实验重点放在版图识别、电路拓扑提取、电路功能分析三大模块， 1、仔细观察芯片图形总体的布局布线，找出电源线、地线、输入端、 输出端及其对应的压焊点。 2、判定此IC采用P阱还是N阱工艺；进行版图中元器件的辨认， 要求分出MOS管、多晶硅电阻和MOS电容。 3、根据以上的判别依据，提取芯片上图形所表示的电路连接拓扑结

构；复查，加以修正；完成电路的提取，并分析电路功能，应用Visio 或Cadence等软件对电路进行复原。 六、实验仪器设备 （1）工作站或微机终端 1台 （2）芯片显微图片 1张 图1 1、观察芯片布局明确V DD、GND、V in1、V in 2、V out、Test的压焊点。 2、根据V DD连接的有源区可以判断为PMOS管，根据比较环数推测出 此IC采用了P阱工艺。

3、确定P阱工艺后，从输入端开始逐一对元器件及其连线进行辨认。从输入端出来，直接看到在输入压焊点到输入管之间有一段多晶硅，但又无连线的“交叉”出现，排除了“过桥”的可能，初步判断为电阻，再根据其后的二极管可以判定为是与二极管组成保护电路最终与输入管相接，可断定是输入端起限流作用的电阻。其中绿色圈标识有大片的多晶硅覆盖扩散区的区域判断为MOS电容。

图2 2、可见，实验图片为一个采用CMOS P阱工艺制造的放大器电路，该电路为典型的差分放大输入级。由电路图可以看出，器件连接方式正确，逻辑上能完成确定的功能，说明提取结果是正确的。 3、整个实验过程是对IC逆向设计的尝试，IC逆向设计是IC设计的一条关键技术之一，一方面可借鉴并消化吸收先进、富有创意的版图 步提取； 由将二者提取的电路结合所学知识修改、完善，并最终确定电路； 由用Cadence 软件搭建出所提取的电路，并完善布局； 最后，由二者共同完成该实验报告。

集成电路综合实验报告

集成电路设计综合实验 题目：集成电路设计综合实验 班级：微电子学1201 姓名： 学号：

集成电路设计综合实验报告 一、实验目的 1、培养从版图提取电路的能力 2、学习版图设计的方法和技巧 3、复习和巩固基本的数字单元电路设计 4、学习并掌握集成电路设计流程 二、实验内容 1. 反向提取给定电路模块（如下图1所示），要求画出电路原理图，分析出其所完成的逻辑功能，并进行仿真验证；再画出该电路的版图，完成DRC验证。 图1 1.1 查阅相关资料，反向提取给定电路模块，并且将其整理、合理布局。 1.2 建立自己的library和Schematic View（电路图如下图2所示）。 图2 1.3 进行仿真验证，并分析其所完成的逻辑功能（仿真波形如下图3所示）。

图3 由仿真波形分析其功能为D锁存器。 锁存器:对脉冲电平敏感，在时钟脉冲的电平作用下改变状态。锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，当锁存器处于使能状态时，输出才会随着数据输入发生变化。简单地说，它有两个输入，分别是一个有效信号EN,一个输入数据信号DATA_IN，它有一个输出Q，它的功能就是在EN有效的时候把DATA_IN的值传给Q，也就是锁存的过程。 只有在有锁存信号时输入的状态被保存到输出，直到下一个锁存信号。其中使能端A 加入CP信号，C为数据信号。输出控制信号为0时，锁存器的数据通过三态门进行输出。所谓锁存器，就是输出端的状态不会随输入端的状态变化而变化，仅在有锁存信号时输入的状态被保存到输出，直到下一个锁存信号到来时才改变。锁存，就是把信号暂存以维持某种电平状态。 1.4 生成Symbol测试电路如下(图4所示) 图4

模拟集成电路实验报告

CMOS放大器设计实验报告 一、实验目的 1.培养学生分析、解决问题的综合能力； 2.熟悉计算机进行集成电路辅助设计的流程； 3.学会适应cadence设计工具； 4.掌握模拟电路仿真方法 6.掌握电子电路、电子芯片底层版图设计原则和方法； 7.掌握使用计算机对电路、电子器件进行参数提取及功能模拟的过程； 8.熟悉设计验证流程和方法。 二、实验原理 单级差分放大器结构如下图所示： 在电路结构中，M2和M3组成了NMOS差分输入对，差分输入与

单端输入相比可以有效抑制共模信号干扰；M0和M1电流镜为有源负载，可将差分输入转化为单端输出；M5管提供恒定的偏置电流。三、实验要求 设计电路使得其达到以下指标： 1.供电电压： 2.输入信号：正弦差分信号 3.共模电压范围为 4.差分模值范围 5．输出信号：正弦信号 6.摆率大于 7.带宽大于 8.幅值增益： 9.相位裕度： 10.功耗： 11.工作温度： 四、差分放大器分析

1、直流分析 为了使电路正常工作，电路中的MOS管都应处于饱和状态。 1.1 M2管的饱和条件: 1.2 M4管的饱和条件: 2.小信号分析 小信号模型如下：

由图可得： 2．1 增益分析 其中 2.2 频率响应分析由小信号模型易知： 其中 3．电路参数计算3．1确定电流 根据摆率指标：

根据功耗指标易知： 根据带宽指标： 综上，取: 3.2宽长比的确定 M4与M5：电流源提供的电流为，参数设为，根据电流镜原理，可以算出 M2与M3： 带入数据可得 取值为20，则取 M0与M1：这两个PMOS管对交流性能影响不大，只要使其下方的

北邮模拟CMOS集成电路实验报告

模拟CMOS集成电路实验报告 专业： 班级： 姓名： 学号：

实验一:共源级放大器性能分析 一、实验目的 1、掌握synopsys软件启动和电路原理图（schematic）设计输入方法； 2、掌握使用synopsys电路仿真软件custom designer对原理图进行电路特性仿真； 3、输入共源级放大器电路并对其进行DC、AC分析，绘制曲线； 4、深入理解共源级放大器的工作原理以及mos管参数的改变对放大器性能的影响 二、实验要求 1、启动synopsys，建立库及Cellview文件。 2、输入共源级放大器电路图。 3、设置仿真环境。 4、仿真并查看仿真结果，绘制曲线。 三、实验结果 1、原理图

2、幅频特性曲线 3、相频特性曲线

四、实验结果分析 器件参数： NMOS管的宽长比为10，栅源之间所接电容1pF，Rd=10K。 实验结果： 输入交流电源电压为1V，所得增益为12dB。 由仿真结果有：gm=496u，R=10k，所以增益Av=496*10/1000=4.96=13.91 dB 可见，实际增益大于理论增益。 补充：电阻改为1k后 实验二:差分放大器设计 一、实验目的 1.掌握差分放大器的设计方法； 2.掌握差分放大器的调试与性能指标的测试方法。

二、实验要求 1. 确定放大电路；2.确定静态工作点Q ； 3.确定电路其他参数。 4.电压放大倍数大于20dB ，尽量增大GBW ，设计差分放大器； 5.对所设计电路调试； 6.对电路性能指标进行测试仿真，并对测量结果进行验算和误差分析。 三、实验原理 平衡态下的小信号差动电压增益A V 为： β1= β2= β=μn C OX (W/L) 四、实验结果 W/L R 5 10 20 30 20K 14.3dB 15.6dB 16.8dB 17.3dB 30K 16.8dB 19dB 20.2dB 20.8dB 40K 20.1dB 20.9dB 21.7dB 22.4dB R 的增加，增益也增加。但从仿真特性曲线我们可以知道，这会限制带宽的特性，W/L 增大时，带宽会下降。为保证带宽， 选取W/L=5，R=40K 的情况下的数值，带宽约为1.18G ，可以符合系统的功能特性，实验结果见下图。 SS V SS D D I A =βI R =2β()R 2

《模拟集成电路设计原理》期末考试

1 《模拟集成电路设计原理》期末考试 一．填空题（每空1分，共14分） 1、与其它类型的晶体管相比，MOS器件的尺寸很容易按____比例____缩小，CMOS电路被证明具有_较低__的制造成本。 2、放大应用时，通常使MOS管工作在_ 饱和_区，电流受栅源过驱动电压控制，我们定义_跨导_来表示电压转换电流的能力。 3、λ为沟长调制效应系数，对于较长的沟道，λ值____较小___（较大、较小）。 4、源跟随器主要应用是起到___电压缓冲器___的作用。 5、共源共栅放大器结构的一个重要特性就是_输出阻抗_很高，因此可以做成___恒定电流源_。 6、 6、由于_尾电流源输出阻抗为有限值_或_电路不完全对称_等因素，共模输入电平的变化会引起差动输出的改变。 7、理想情况下，_电流镜_结构可以精确地复制电流而不受工艺和温度的影响，实际应用中，为了抑制沟长调制效应带来的误差，可以进一步将其改进为__共源共栅电流镜__结构。 8、为方便求解，在一定条件下可用___极点—结点关联_法估算系统的极点频率。 9、与差动对结合使用的有源电流镜结构如下图所示，电路的输入电容Cin为__ CF（1－A） __。 10、λ为沟长调制效应系数，λ值与沟道长度成___反比__（正比、反比）。 二．名词解释（每题3分，共15分） 11、1、阱 解：在CMOS工艺中，PMOS管与NMOS管必须做在同一衬底上，其中某一类器件要做在一个“局部衬底”上，这块与衬底掺杂类型相反的“局部衬底”叫做阱。 2、亚阈值导电效应 解：实际上，VGS=VTH时，一个“弱”的反型层仍然存在，并有一些源漏电流，甚至当VGS

数字集成电路设计实验报告

哈尔滨理工大学数字集成电路设计实验报告 学院：应用科学学院 专业班级：电科12 - 1班 学号：32 姓名：周龙 指导教师：刘倩 2015年5月20日

实验一、反相器版图设计 1.实验目的 1）、熟悉mos晶体管版图结构及绘制步骤； 2）、熟悉反相器版图结构及版图仿真； 2. 实验内容 1）绘制PMOS布局图； 2）绘制NMOS布局图； 3）绘制反相器布局图并仿真； 3. 实验步骤 1、绘制PMOS布局图： (1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层； (4) 绘制Poly图层； (5) 绘制Active Contact图层；(6) 绘制Metal1图层； (7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察； 2、绘制NMOS布局图： (1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览； 3、绘制反相器布局图： (1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd 与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice 模拟； 4. 实验结果 nmos版图

《集成电路设计原理》试卷及答案

电科《集成电路原理》期末考试试卷 一、填空题 1.（1分） 年，第一次观测到了具有放大作用的晶体管。 2 ． （ 2 分 ） 摩 尔 定 律 是 指 。 3. 集 成 电 路 按 工 作 原 理 来 分 可 分 为 、 、 。 4.（4分）光刻的工艺过程有底膜处理、涂胶、前烘、 、 、 、 和去胶。 5. （ 4 分 ） MOSFET 可 以 分 为 、 、 、 四种基本类型。 6.（3分）影响MOSFET 阈值电压的因素有： 、 以及 。 7.（2分）在CMOS 反相器中，V in ，V out 分别作为PMOS 和NMOS 的 和 ； 作为PMOS 的源极和体端， 作为NMOS 的源极和体端。 8．（2分）CMOS 逻辑电路的功耗可以分为 和 。 9.（3分）下图的传输门阵列中5DD V V =,各管的阈值电压1T V V =，电路中各节点的初始电压为0，如果不考虑衬偏效应，则各输出节点的输出电压Y 1= V ，Y 2= V ，Y 3= V 。 DD 1 3 2 10.（6分）写出下列电路输出信号的逻辑表达式：Y 1= ；Y 2= ；Y 3= 。 A B Y 1 A B 2 3

二、画图题：（共12分） =+的电路图，要求使用的1．（6分）画出由静态CMOS电路实现逻辑关系Y ABD CD MOS管最少。 2.（6分）用动态电路级联实现逻辑功能Y ABC =,画出其相应的电路图。 三、简答题：（每小题5分，共20分） 1.简单说明n阱CMOS的制作工艺流程，n阱的作用是什么？ 2.场区氧化的作用是什么，采用LOCOS工艺有什么缺点，更好的隔离方法是什么？

集成电路基础工艺和版图设计测试试卷

集成电路基础工艺和版图设计测试试卷 （考试时间：60分钟，总分100分） 第一部分、填空题（共30分。每空2分） 1、NMOS是利用电子来传输电信号的金属半导体；PMOS是利用空穴来传输电信号的金属半导体。 2、集成电路即“IC”，俗称芯片，按功能不同可分为数字集成电路和模拟集成电路，按导电类型不同可分为 双极型集成电路和单极型集成电路，前者频率特性好，但功耗较大，而且制作工艺复杂，不利于大规模集成；后者工作速度低，但是输入阻抗高、功耗小、制作工艺简单、易于大规模集成。 3、金属(metal)—氧化物(oxid)—半导体(semiconductor)场效应晶体管即MOS管，是一个四端有源器件，其四端分别是栅 极、源极、漏极、背栅。 4、集成电路设计分为全定制设计方法和半定制设计方法，其中全定制设计方法又分为基于门阵列和标准单元 的设计方法，芯片利用率最低的是基于门阵列的设计方法。 第二部分、不定项选择题（共45分。每题3分，多选，错选不得分，少选得1分） 1、在CMOS集成电路中，以下属于常用电容类型的有（ABCD） A、MOS电容 B、双层多晶硅电容 C、金属多晶硅电容 D、金属—金属电容 2、在CMOS集成电路中，以下属于常用电阻类型的有（ABCD） A、源漏扩散电阻 B、阱扩散电阻 C、沟道电阻 D、多晶硅电阻 3、以下属于无源器件的是（CD ） A、MOS晶体管 B、BJT晶体管 C、POL Y电阻 D、MIM电容 4、与芯片成本相关的是（ABC） A、晶圆上功能完好的芯片数 B、晶圆成本 C、芯片的成品率 D、以上都不是 5、通孔的作用是（AB ） A、连接相邻的不同金属层 B、使跳线成为可能 C、连接第一层金属和有源区 D、连接第一层金属和衬底 6、IC版图的可靠性设计主要体现在（ABC）等方面，避免器件出现毁灭性失效而影响良率。 A、天线效应 B、闩锁（Latch up） C、ESD(静电泄放)保护 D、工艺角（process corner）分析 7、减小晶体管尺寸可以有效提高数字集成电路的性能，其原因是（AB） A、寄生电容减小，增加开关速度 B、门延时和功耗乘积减小 C、高阶物理效应减少 D、门翻转电流减小 8、一般在版图设计中可能要对电源线等非常宽的金属线进行宽金属开槽，主要是抑制热效应对芯片的损害。下面哪些做法符合宽金属开槽的基本规则？（ABCD） A、开槽的拐角处呈45度角，减轻大电流密度导致的压力 B、把很宽的金属线分成几个宽度小于规则最小宽度的金属线 C、开槽的放置应该总是与电流的方向一致 D、在拐角、T型结构和电源PAD区域开槽之前要分析电流流向 9、以下版图的图层中与工艺制造中出现的外延层可能直接相接触的是（AB）。 A、AA（active area） B、NW（N-Well） C、POLY D、METAL1

集成电路测试

第一章 集成电路的测试 1.集成电路测试的定义 集成电路测试是对集成电路或模块进行检测，通过测量对于集成电路的输出回应和预期输出比较，以确定或评估集成电路元器件功能和性能的过程，是验证设计、监控生产、保证质量、分析失效以及指导应用的重要手段。 .2.集成电路测试的基本原理 输出回应Y 被测电路DUT（x和网络功能集F（x），确定原始输出回应y，并分析y是否表达了电路网络的实际输出。因此，测试的基本任务是生成测试输入，而测试系统的基本任务则是将测试输人应用于被测器件，并分析其输出的正确性。测试过程中，测试系统首先生成输入定时波形信号施加到被测器件的原始输入管脚，第二步是从被测器件的原始输出管脚采样输出回应，最后经过分析处理得到测试结果。 3.集成电路故障与测试 集成电路的不正常状态有缺陷（defect）、故障（fault）和失效（failure）等。由于设计考虑不周全或制造过程中的一些物理、化学因素，使集成电路不符合技术条件而不能正常工作，称为集成电路存在缺陷。集成电路的缺陷导致它的功能发生变化，称为故障。故障可能使集成电路失效，也可能不失效，集成电路丧失了实施其特定规范要求的功能，称为集成电路失效。故障和缺陷等效，但两者有一定区别，缺陷会引发故障，故障是表象，相对稳定，并且易于测试；缺陷相对隐蔽和微观，缺陷的查找与定位较难。 4.集成电路测试的过程 1.测试设备 测试仪：通常被叫做自动测试设备，是用来向被测试器件施加输入，并观察输出。测试是要考虑DUT 的技术指标和规范，包括：器件最高时钟频率、定时精度要求、输入\输出引脚的数目等。要考虑的因素：费用、可靠性、服务能力、软件编程难易程度等。 1.测试界面 测试界面主要根据DUT的封装形式、最高时钟频率、ATE的资源配置和界面板卡形等合理地选择测试插座和设计制作测试负载板。 3.测试程序 测试程序软件包含着控制测试设备的指令序列，要考虑到：器件的类型、物理特征、工艺、功能参数、环境特性、可靠性等 5.集成电路测试的分类 按测试目的分类：检验测试（验证IC功能的正确性）、生产测试、验收测试（在进行系统集成之前对所购电路器件进行入厂测试）、使用测试。

实验报告芯片解剖实验

电子科技大学学院 （微电子技术系） 实验报告书 课程名称：芯片解剖实验 学号： 姓名： 教师：

年6月28日 实验一去塑胶芯片的封装 实验时间：同组人员： 一、实验目的 1.了解集成电路封装知识，集成电路封装类型。 2.了解集成电路工艺流程。 3.掌握化学去封装的方法。 二、实验仪器设备 1：烧杯，镊子，电炉。 2：发烟硝酸，弄硫酸，芯片。 3：超纯水等其他设备。 三、实验原理和容 实验原理： 1..传统封装：塑料封装、瓷封装 （1）塑料封装（环氧树脂聚合物） 双列直插DIP、单列直插SIP、双列表面安装式封装SOP、四边形扁平封装QFP 具有J型管脚的塑料电极芯片载体PLCC、小外形J引线塑料封装SOJ （2）瓷封装 具有气密性好，高可靠性或者大功率 A.耐熔瓷（三氧化二铝和适当玻璃浆料）：针栅阵列PGA、瓷扁平封装FPG B.薄层瓷：无引线瓷封装LCCC

2..集成电路工艺 （1）标准双极性工艺 （2）CMOS工艺 （3）BiCMOS工艺 3.去封装 1．瓷封装 一般用刀片划开。 2. 塑料封装 化学方法腐蚀，沸煮。 （1）发烟硝酸煮（小火）20~30分钟 （2）浓硫酸沸煮30~50分钟 实验容： 去塑胶芯片的封装 四、实验步骤 1.打开抽风柜电源，打开抽风柜。 2.将要去封装的芯片（去掉引脚）放入有柄石英烧杯中。 3.带上塑胶手套，在药品台上去浓硝酸。向石英烧杯中注入适量浓硝酸。（操作时一定注意安全） 4.将石英烧杯放到电炉上加热，记录加热时间。（注意：火不要太大） 5.观察烧杯中的变化，并做好记录。 6.取出去封装的芯片并清洗芯片，在显微镜下观察腐蚀效果。 7.等完成腐蚀后，对废液进行处理。

专用集成电路实验报告

专用集成电路实验报告

实验一开发平台软件安装与认知实验 实验性质：验证性实验级别：必做 开课单位：信息与通信工程学院通信工程系学时：2 学时 一、实验目的： 1、了解 Xilinx ISE 9.2/Quartus II 软件的功能。 2、掌握 Xilinx ISE 9.2/Quartus II 的 VHDL 输入方法。 3、掌握 Xilinx ISE 9.2/Quartus II 的原理图文件输入和元件库的调用方法。 4、掌握 Xilinx ISE 9.2/Quartus II 软件元件的生成方法和调用方法。 5、掌握 Xilinx ISE 9.2/Quartus II 编译、功能仿真和时序仿真。 6、掌握 Xilinx ISE 9.2/Quartus II 原理图设计、管脚分配、综合与实现、数据流下载方法。 7、了解所编电路器件资源的消耗情况。 二、实验器材： 计算机、Quartus II 软件或 xilinx ISE 三、实验内容： 1、本实验以三线八线译码器（LS74138）为例，在 Xilinx ISE 9.2 软件平台上完成设计电路的 VHDL 文本输入、语法检查、编译、仿真、管脚分配和编程下载等操作。下载芯片选择 Xilinx 公司的CoolRunner II 系列XC2C256-7PQ208 作为目标仿真芯片。 2、用 1 中所设计的的三线八线译码器（LS74138）生成一个 LS74138 元件，在 Xilinx ISE 9.2 软 件原理图设计平台上完成 LS74138 元件的调用，用原理图的方法设计三线八线译码器（LS74138），实现编译，仿真，管脚分配和编程下载等操作。 四、实验源程序： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; -- Uncomment the following lines to use the declarations that are -- provided for instantiating Xilinx primitive components. --library UNISIM; --use UNISIM.VComponents.all; entity ls74138 is Port ( g1 : in std_logic; g2 : in std_logic; inp : in std_logic_vector(2 downto 0);