实验七 移位寄存器及其应用
一、实验目的
1. 掌握中规模4位双向移位寄存器逻辑功能及使用方法。
2. 熟悉移位寄存器的应用——环形计数器。
二、实验原理
1. 移位寄存器是一个具有移位功能的寄存器,是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。既能左移又有右移的称为双向移位寄存器,只需要改变左、右移的控制信号便可实现双向移位要求。根据移位寄存器存取信息的方式不同分为:串入串出、串入并出、并入串出、并入并出四种形式。
本实验选用的4位双向通用移位寄存器,型号为74LS194或CC40194,两者功能相同,可互换使用,其逻辑符号及引脚排列如图 1所示。
图 1 74LS194的逻辑符号及其引脚排列
其中D 3、D 2、D 1、D 0为并行输入端, Q 3、Q 2、Q 1、Q 0为并行输出端;S R 为右移串行输入端,S L 为左移串行输入端,S 1、S 0为操作模式控制端;CR 为直接无条件清零端;CP 为时钟脉冲输入端。74LS194有5种不同操作模式:即并行送数寄存,右移(方向由Q 3→Q 0),左移(方向由Q 0→Q 3),保持及清零。S 1、S 0和CR 端的控制作用如表 1所示。 表 1
2.移位寄存器应用很广,可构成移位寄存器型计数器;顺序脉冲发生器;串行累加器;可用作数据转换,即把串行数据转换为并行数据,或把并行数据转换为串行数据等。本实验研究移位寄存器用作环形计致器和串行累加器的线路及其原理。
(1) 环形计数器:把移位寄存器的输出反馈到它的串行输入端,就可以进行循环移位,
如图2所示,把输出端Q
0和右移串行输入端S
R
相连接,设初始状态Q
3
Q
2
Q
1
Q
=1000,
则在时钟脉冲作用下Q
3Q
2
Q
1
Q
将依次变为0100→0010→0001→1000→……,可见它是具
有四个有效状态的计数器,这种类型的计效器通常称为环形计数器。图2电路可以由各个输出端输出在时间上有先后顺序的脉冲,因此也可作为顺序脉冲发生器。
图 2
(2)串行累加器(了解内容)
累加器是由移位寄存器和全加器组成的一种求和电路,它的功能是将本身寄存的数和另一个输入的数相加,并存放在累加器中。
图 3是由二个右向移位寄存器、一个全加器和一个进位触发器组成的串行累加器。 设开始时,被加数A =0A 1-N …A 0和加数B =0B 1-N …B 0已分别存入N+1位累加数移位寄存器和加数移位寄存器。再设进位触发器D 已被清零。
在第一个CP 脉冲到来之前,全加器各输入、输出端的情况为:A n =A 0,B n =B 0,C 1-n =0,S n =A 0+B 0+0=S 0,C n =C 0。当第一个CP 脉冲到来后,S 0存入累加移位寄存器的最高位,C 0存入进位触发器D 端,且两个移位寄存器中的内容都向右移动一位。全加器输出为:S n =A 1+B 1十C 0=S 1,C n =C 1。
图 3 串行累加器结构框图
在第二个脉冲到来后,两个移位寄存器的内容又右移一位,S 1存入累加和移位寄存器的最高位,原先存入的S 0进入次高位,C 1存入进位触发器Q 端,全加器输出为:S n =A 2+B 2+C 1, C n =C 2。
如此顺序进行,到第N+1个CP时钟脉冲后,不仅原先存入两个移位寄存器中的数已被
全部移出,且A、B两个数相加的和及最后的进位C
1
n
也被全部存入累加和移位寄存器中。若需要继续累加,则加数移位寄存器中需再一次存入新的加数。
中规模集成移位寄存器,其位数往往以4位居多,当需要的位数多于4位时,可把几块移位寄存器用级联的方法来扩展位数。
三、实验设备及器件
1、数字电路实验箱
2、双踪示波器
3、万用表
4、74LS194(CC40194)×1
四、实验内容
1.测试74LS194(或CC40194)的逻辑功能
按图4接线,即CR、S
1、S
、S
L
、S
R
、D
3
、D
2
、D
1
、D
分别接至逻辑开关的输
出插口;Q
3、Q
2
、Q
1
、Q
接至LED逻辑电平显示输入插口。CP端接(正或负)单次脉
冲源输出插口。按表9-9-2所规定的输入状态,逐项进行测试。
图 4 741S194逻辑功能测试
(1)清除:令CR=0,其它输入均为任意态,这时寄存器输出Q
3、Q
2
、Q
1
、Q
均
为0。清除后,置CR=l。
(2)送数:令CR=S
1=S
=1,送入任意4位二进制数,如D
3
D
2
D
1
D
=abcd,加
CP脉冲,观察CP=0、CP由0→1、CP由l→0三种情况下寄存器输出状态的变化,观察寄存器输出状态变化是否发生在CP脉冲的上升沿。
(3)右移:清零后,令CR =l ,S 1=0,S 0=l ,由右移输入端S R 送入二进制数码如0100,由CP 端连续加4个脉冲,观察输出情况,记录之。
(4)左移:先清零或预置,再令CR =l ,S 1=1,S 0=0,由左移输入S L 送入二进制数码如1111,连续加四个CP 脉冲,观察输出端情况,记录之
表 2
(5)保持:寄存器预置任意4位二进制数码abcd ,令CR =l ,S 1=S 0=0,加CP 脉冲,观察寄存器输出状态,记录之。
2. 循环移位
将实验内容1接线参照图 2进行改接。用并行送数法预置寄存器为某二进制数码(如0100),然后进行右移循环,观察寄存器输出端状态的变化,记入表 3中。
表 3
3.累加运算(不必做)
按图3连接实验电路。CR、S
1、S
接逻辑开关输出插口,CP接单次脉冲源(正脉
冲)由于逻辑开关的数量有限,两寄存器并行输入端D
3D
2
D
1
D
根据实验设备现有条件进
行接线。两寄存器的输出端接至LED逻辑电平显示输入插口。
(1)触发器置零
使74LS74的R由低电平变为高电平。
(2)送数
令CR=S
1=S
=1,用并行送数方法把三位被加数A
2
A
1
A
和三位加数B
2
B
1
B
分别
送入累加和移位寄存器A和加数移位寄存器B中。然后进行右移,实现加法运算。连续输入4个CP脉冲,观察两个寄存器输出状态变化,记入表4中。
表 4
五、实验预习要求
1. 复习有关寄存器及累加运算的有关内容。
2. 查阅74LS194、74LS183、74LS74逻辑线路。熟悉其逻辑功能及引脚排列。
3. 在对74ILS194进行送数后,若要使输出端改成另外的数码,是否一定要使寄存器清
零?
4. 使寄存器清零,除采用CR输入低电平外,可否采用右移或左移的方法?可否使用并行送数法?若可行,如何进行操作?
5. 若进行循环左移,图4接线应如何改接?
六、实验报告
1. 分析表2的实验结果,总结移位寄存器74LS194的逻辑功能并写入表格功能总结一栏中。
2. 根据实验内容2的结果,写出4位环形计数器的状态转换图及波形图。
3. 分析累加运算所得结果的正确性。
实验八、综合设计实验
一、目的:
1、综合应用所学的数字电路知识,学会查找相关资料,针对设计提出的任务要求和使用条件,设计制作合理、可靠、经济、可行的电子产品。
2、培养学生独立分析问题、解决问题的能力。
3、培养严肃认真的工作作风和严谨的科学态度。
4、掌握PCB板的设计,完成电路连接和调试方法。
二、实验内容:
1、明确设计任务、确定设计题目
2、设计电路,选择器件,电路模拟仿真设计功能
3、完成电路连接(制作PCB板或用万能板),写出调试测试方法
4、设计报告撰写
三、设计基本步骤
1、明确设计任务要求:
充分了解设计任务的具体要求,如性能指标、内容及要求,明确设计任务。
2、方案选择:
根据掌握的知识和资料,针对设计提出的任务、要求和条件,设计合理、可靠、经济、可行的设计框架,对其优缺点进行分析,做到心中有数。
3、根据设计框架进行电路单元设计、参数计算和器件选择:
具体设计时可以模仿成熟的电路进行改进和创新,注意信号之间的关系和限制;接着根据电路工作原理和分析方法,进行参数的估计与计算;器件选择时,元器件的工作、电压、频率和功耗等参数应满足电路指标要求,元器件的极限参数必须留有足够的裕量,一般应大于额定值的1.5倍,电阻和电容的参数应选择计算值附近的标称值。
4、电路原理图的绘制:
电路原理图是组装、焊接、调试和检修的依据,绘制电路图时布局必须合理、排列均匀、清晰、便于看图、有利于读图;信号的流向一般从输入端或信号源画起,由左至右或由上至下按信号的流向依次画出各单元电路,反馈通路的信
号流向则与此相反;图形符号和标准,并加适当的标注;连线应为直线,并且交叉和折弯应最少,互相连通的交叉处用圆点表示,地线用接地符号表示。
四、综合设计报告
1、课题名称
2、内容摘要
3、设计内容及要求
4、比较和选择的设计方案
5、单元电路设计、参数计算和器件选择
6、画出完整的电路图。并说明电路的工作原理
7、组装调试的内容,如使用的主要仪器和仪表、调试电路的方法和技巧、测试的数据和波形并与计算结果进行比较分析、调试中出现的故障、原因及排除方法
8、总结设计电路的特点和方案的优缺点,指出课题的核心及实用价值,提出改进意见和展望
9、列出元器件清单
10、列出参考文献
11、收获、体会
五、实验题目:
具体要求见实验指导书或自己查资料
1、光电计数器
2、汽车尾灯控制电路
3、数字显示的洗衣机控制电路
4、可预置的定时显示报警器
5、六人智力抢答器
6、拔河游戏模拟机
寄存器实验报告
一、实验目的 1. 了解寄存器的分类方法,掌握各种寄存器的工作原理; 2. 学习使用V erilog HDL 语言设计两种类型的寄存器。 二、实验设备 PC 微机一台,TD-EDA 实验箱一台,SOPC 开发板一块。 三、实验内容 寄存器中二进制数的位可以用两种方式移入或移出寄存器。第一种方法是以串行的方式将数据每次移动一位,这种方法称之为串行移位(Serial Shifting),线路较少,但耗费时间较多。第二种方法是以并行的方式将数据同时移动,这种方法称之为并行移位(Parallel Shifting),线路较为复杂,但是数据传送的速度较快。因此,按照数据进出移位寄存器的方式,可以将移位寄存器分为四种类型:串行输入串行输出移位寄存器(Serial In- Serial Out)、串行输入并行输出移位寄存器(Serial In- Parallel Out)、并行输入串行输出移位寄存器(Parallel In- Serial Out)、并行输入并行输出移位寄存器(Parallel In-Parallel Out)。 本实验使用V erilog HDL 语言设计一个八位并行输入串行输出右移移位寄存器(Parallel In- Serial Out)和一个八位串行输入并行输出寄存器(Serial In- Parallel Out),分别进行仿真、引脚分配并下载到电路板进行功能验证。 四、实验步骤 1.并行输入串行输出移位寄存器实验步骤 1). 运行Quartus II 软件,选择File New Project Wizard 菜单,工程名称及顶层文件名称为SHIFT8R,器件设置对话框中选择Cyclone 系列EP1C6Q240C8 芯片,建立新工程。 2.) 选择File New 菜单,创建V erilog HDL 描述语言设计文件,打开文本编辑器界面。 3.) 在文本编辑器界面中编写V erilog HDL 程序,源程序如下: module SHFIT8R(din,r_st,clk,load,dout); input [7:0]din; input clk,r_st,load; output dout; reg dout; reg [7:0]tmp; always @(posedge clk) if(!r_st) begin dout<=0; end else begin if(load) begin tmp=din; end else
电子通信与软件工程 系2013-2014学年第2学期 《数字电路与逻辑设计实验》实验报告 --------------------------------------------------------------------------------------------------------------------- 班级: 姓名: 学号: 成绩: 同组成员: 姓名: 学号: --------------------------------------------------------------------------------------------------------------------- 一、 实验名称:集成计数器及寄存器的运用 二、实验目的: 1、熟悉集成计数器逻辑功能与各控制端作用。 2、掌握计数器使用方法。 三、 实验内容及步骤: 1、集成计数器74LS90功能测试。74LS90就是二一五一十进制异步计数器。逻辑简图为图8、1所示。 四、 五、 图8、1 六、 74LS90具有下述功能: ·直接置0(1)0(2)0(.1)R R ,直接置9(S9(1,·S,.:,=1) ·二进制计数(CP 、输入QA 输出) ·五进制计数(CP 2输入Q D Q C Q B 箱出) ·十进制计数(两种接法如图8.2A 、B 所示) ·按芯片引脚图分别测试上述功能,并填入表 8、1、表8、2、表8、3中。
图8、2 十进制计数器 2、计数器级连 分别用2片74LS90计数器级连成二一五混合进制、十进制计数器。 3、任意进制计数器设计方法 采用脉冲反馈法(称复位法或置位法)。可用74LS90组成任意模(M)计数器。图8、3就是用74LS90实现模7计数器的两种方案,图(A)采用复位法。即计数计到M异步清0。图(B)采用置位法,即计数计到M一1异步置0。 图8、3 74LS90 实现七进进制计数方法 (1)按图8、3接线,进行验证。 (2)设计一个九进制计数器并接线验证。 (3)记录上述实验的同步波形图。 四、实验结果:
CHANGZHOU INSTITUTE OF TECHNOLOGY 题目7:计数器 二级学院(直属学部):延陵学院 专业:电气工程及其自动化班级:10电Y3 学生姓名:学号:
1、学习80C51单片机计数器的使用和编程 2、熟悉计数器中断处理程序的编程 二、实验电路
四、实验操作和调试 通过引脚T0从外部输入3个计数脉冲后触发中断,在T0的计数中断服务程序中,接在P0口的绿色LED闪烁3次,返回主程序。 引脚T1从外部输入6个计数脉冲后触发中断,在T1的计数中断服务程序中,接在P2口的红色LED闪烁6次,返回主程序。 T0和T1总的中断次数在P1口的7段BCD数码管中显示。 五、实验程序 #include
void main(void) { TMOD=0x066; //设置外部中断0和1为外部脉冲输入计数器,设工作方式1,16位计数器 TH0=0xFF;TL0=0xFD; //设置计数器0的初值FFFDH,3个计数脉冲产生中断 TH1=0xFF;TL1=0xFA; //设置计数器1的初值FFFAH,6个计数脉冲产生中断 TR0=1; //开启定时器0 TR1=1; //开启定时器1 IE=0x8a; //开启定时器0和1中断 P1=totalIntTimes; //总中断次数送P1 while(1){} //等待定时器0和1中断 } /************定时器0中断服务程序*****/ void timer0(void) interrupt 1 { unsigned char counter; //循环次数计数 EA=0; //关总中断 TR0=0; //停止计时 totalIntTimes++; //总中断次数加1 P1= totalIntTimes; //总中断次数送P1 for(counter=0;counter<255;counter++) { P0=0; //点亮P0口LED1 time(300); //延时300ms P0=0xff; //熄灭P0口LED1 time(300); //延时300ms } TH0=0xFF;TL0=0xFD; //设置计数器0的初值FFFDH,3个计数脉冲产生中断 TR0=1; //开启定时器0 EA=1; //开总中断 } /************定时器1中断服务程序*****/ void timer1(void) interrupt 3 { unsigned char counter; //循环次数计数 EA=0; //关总中断 TR1=0; //停止计时 totalIntTimes++; //总中断次数加1 P1=totalIntTimes; //总中断次数送P1
实验四典型时序电路的功能测试与综合仿真报告 15291204张智博一.74LS290构成的24位计数器 方法:第一片74290的Q3与第二片的INB相连,R01,R02相连,INA,R91,R92悬空构成24位计数器。50Hz,5v方波电压源提供时钟信号,用白炽灯显示输出信号。 实验电路: 实验现象:
输出由000000变为000001,000010,000011,000100,001000,001001,001010,001011,001100,010001,010000,010010,010011,010100,011000,011001,011010,011011,011100,100000,100001,100010,100011,100100,最终又回到000000,实现一次进位。 二.74LS161构成的24位计数器 方法:运用多次置零法 用两片74LS161构成了24位计数器,两片计数器的时钟信号都由方波电压源提供,第一片芯片的Q3和第二片芯片的Q0通过与非门,构成两个74LS161的LOAD信号,第一片的CO接第二片的ENT,其他ENT和ENP接Vcc(5v)。输出接白炽灯。 电路图: 实验现象:以下为1—24的计数过程
三.74LS194构成的8位双向移位寄存器 方法:通过两片194级联,控制MA,MB的值,来控制左右移动 实验电路由两片74LS194芯片构成。两个Ma接在一起,两个Mb接在一起,第一片的Dr,第二片的Dl,分别通过开关接到Vcc(5v)上。第一片的Q3接到第二片的Dr,第二片的Q0接到第一片的Dl。8个输出端分别接白炽灯。 实验电路:
实验六计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法 3、运用集成计数计构成1/N分频器 二、实验原理 1、用D触发器构成异步二进制加/减计数器 图1是用四只D触发器构成的四位二进制异步加法计数器,它的连接特点是将每只D触发器接成T'触发器,再由低位触发器的Q端和高一位的CP端相连接。 图1 四位二进制异步加法计数器 2、中规模十进制计数器 CC40192是同步十进制可逆计数器,具有双时钟输入,并具有清除和置数等功能,其引脚排列及逻辑符号如图2所示。 图2 CC40192引脚排列及逻辑符号 图中LD—置数端 CP U —加计数端 CP D —减计数端
CO—非同步进位输出端BO—非同步借位输出端 D 0、D 1 、D 2 、D 3 —计数器输入端 Q 0、Q 1 、Q 2 、Q 3 —数据输出端 CR—清除端 CC40192(同74LS192,二者可互换使用)的功能如表9-1,说明如下: 表9-1 3、计数器的级联使用 图3是由CC40192利用进位输出CO控制高一位的CP U 端构成的加数级联图。 图3 CC40192级联电路 4、实现任意进制计数 (1) 用复位法获得任意进制计数器 假定已有N进制计数器,而需要得到一个M进制计数器时,只要M<N,用复位法使计数器计数到M时置“0”,即获得M进制计数器。如图4所示为一个由CC40192 十进制计数器接成的6进制计数器。 (2) 利用预置功能获M进制计数器 图4 六进制计数器
三、实验设备与器件 1、+5V直流电源 2、双踪示波器 3、连续脉冲源 4、单次脉冲源 5、逻辑电平开关 6、逻辑电平显示器 7、译码显示器 8、 CC4013×2(74LS74)、CC40192×3(74LS192)、CC4011(74LS00) CC4012(74LS20) 四、实验内容 1、用CC4013或74LS74 D触发器构成4位二进制异步加法计数器。 (1) 按图9-1接线,R D 接至逻辑开关输出插口,将低位CP 端接单次脉冲源, 输出端Q 3、Q 2 、Q 3 、Q 接逻辑电平显示输入插口,各S D接高电平“1”。 (2) 清零后,逐个送入单次脉冲,观察并列表记录 Q 3~Q 状态。 (3) 将单次脉冲改为1HZ的连续脉冲,观察Q 3~Q 的状态。 (4) 将1Hz的连续脉冲改为1KHz,用双踪示波器观察CP、Q 3、Q 2 、Q 1 、Q 端波 形,描绘之。 5) 将图9-1电路中的低位触发器的Q端与高一位的CP端相连接,构成减法计 数器,按实验内容2),3),4)进行实验,观察并列表记录Q 3~Q 的状态。 2、测试CC40192或74LS192同步十进制可逆计数器的逻辑功能 (1) 清除:CR=1 (2) 置数:CR=0,数据输入端输入任意一组二进制数,令LD= 0,观察计数译码显示输出。 (3) 加计数:CR=0,LD=CP D =1,CP U 接单次脉冲源。 (4) 减计数:CR=0,LD=CP U =1,CP D 接单次脉冲源。 3、图9-3所示,用两片CC40192组成两位十进制加法计数器,输入1Hz连续计数脉冲,进行由00—99累加计数,记录之。 4、按图4电路进行实验,记录之。
实验七计数器及其应用 一、实验目的 1.学习用集成触发器构成计数器的方法 2.掌握中规模集成计数器的使用方法及功能测试方法 3.运用集成计数器构成1∕N分频器 二、实验原理 计数器是一个用以实现计数功能的时序部件,它不仅可用来计脉冲数,还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分,有同步计数器和异步计数器。根据计数器的不同,分为二进制计数器,十进制计数器和任意进制计数器。根据计数的增减趋势,又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前,无论是TTL还是CMOS集成电路,都有品种较齐全的中规模集成计数电路。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列,就能正确地运用这些器件。 1、用D触发器构成异步二进制加∕减计数器 图7-1是用四只D触发器构成的四位二进制异步加法计数器,它的连接特点是将每只D触发器接成T′触发器,再由低位触发器的Q端和高一位的CP端相连接。 图7-1 若将图7-1稍加改动,即将低位触发器的Q端与高一位的CP端相连接,即构成了一个4位二进制减法计数器 三、实验内容 1.用74LS74触发器构成4位二进制一步加法计数器。 (1)按图7-1连接,R D接至逻辑开关输出插口,将低位CP O端接单次脉冲源,输出端Q3、Q2、Q1、Q0接逻辑电平显示输入插口。 (2)清零后,逐个送入单次脉冲,观察并列表记录Q3~Q0状态。 (3)将图7-1电路中的底位触发器的Q端与高一位的CP端相连接,构成减法计数器,按实验内容(2)、(3)进行实验,构成并列表记录Q3~Q0的状态。
实验报告 实验七计数器原理测试及其设计 2.7.1 实验目的 1.掌握中规模集成计数器74LS160、74LS161、74LS163的逻辑功能及使用方法。 2.掌握同步清零与异步清零的区别及74LS160计数器的级联方法。 3.学习用中规模集成计数器设计任意进制计数器。 2.7.2 实验仪器设备与主要器件 实验箱一个;双踪示波器一台;稳压电源一台;函数发生器一台。 74LS160,74LS161和74LS163。 2.7.3 实验原理 计数器的功能是记录输入脉冲的个数。他所能记忆的最大脉冲个数称为该计数器的模。计数器不仅能统计输入脉冲的个数,还可以用作分频、定时、产生节拍脉冲等。根据进位方式,可分为同步和异步两类。根据进制,可分为二进制、十进制和任意进制等。根据逻辑功能,可分为加法计数器、减法计数器和可逆计数器等。根据电路集成度,可分为小规模集成计数器和中规模集成计数器。 2.7.4 实验内容 1.分别用74LS161和74LS163设计模13计数器,采用清零法实现,并用数码管显示实验结果。 设计思路:74LS161是十六进制计数器,所以我在它计数到13(1101)清零就行了,再利用二进制数与BCD码对应关系,即利用74LS283的逻辑功能使数码管显示实验结果。计数时电路状态转换关系: 0000→0001→0010→0011→0100→0101→0110→0111→1000→1001→1010→1011→1100→0000
设计思路:74LS163接法与74LS161基本一样,只是163的清零信号是12不是13,如图: 2.设计一个用3位数码管指示的六十进制计数器,并用三只开关控制计数器的数据保持、计数及清零功能。 设计思路:用Cr=0控制计数器清零,用EP*ET=0控制计数器数据保持,用高低电平和CP脉冲进行与运算控制计数器计数功能。U1的清零信号是在计数到6时,U1清零的同时U3开始计数,这样就能实现用3位数码管指示的六十进制计数器。如图:
实验六移位寄存器的设计 一、实验目的 1、掌握中规模4位双向移位寄存器逻辑功能及使用方法。 2、熟悉移位寄存器的应用—实现数据的串行、并行转换和构成环形计数器。 二、实验预习要求 1、复习有关寄存器及串行、并行转换器有关内容。 2、查阅CC40194、CC4011及CC4068 逻辑线路。熟悉其逻辑功能及引脚排列。 3、在对CC40194进行送数后,若要使输出端改成另外的数码,是否一定要使寄存器清零? 4、使寄存器清零,除采用R C输入低电平外,可否采用右移或左移的方法?可否使用并行送数法?若可行,如何进行操作? 5、若进行循环左移,图6-4接线应如何改接? 6、画出用两片CC40194构成的七位左移串 /并行转换器线路。 7、画出用两片CC40194构成的七位左移并 /串行转换器线路。 三、实验设备及器件 1、+5V直流电源 2、单次脉冲源 3、逻辑电平开关 4、逻辑电平显示器 5、CC40194×2(74LS194)CC4011(74LS00) CC4068(74LS30) 四、设计方法与参考资料 1、移位寄存器是一个具有移位功能的寄存器,是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。既能左移又能右移的称为双向移位寄存器,只需要改变左、右移的控制信号便可实现双向移位要求。根据移位寄存器存取信息的方式不同分为:串入串出、串入并出、并入串出、并入并出四种形式。 本实验选用的4位双向通用移位寄存器,型号为CC40194或74LS194,两者功能相同,可互换使用,其逻辑符号及引脚排列如图6-1所示。 其中D0、D1、D2、D3为并行输入端;Q0、Q1、Q2、Q3为并行输出端;S R为右移串行输 C为直接无条件清零端; 入端,S L为左移串行输入端;S1、S0为操作模式控制端;R
实验十一计数器74LS161的逻辑功能测试及应用 一、实验目的 1、熟悉集成计数器触的逻辑功能和各控制端作用。 2、掌握集成计数器逻辑功能测试方法。 3、掌握计数器使用方法。 二、实验设备与器件 1、实验设备:DLBS系列数字逻辑实验箱1个,MF47型万用表1台。 2、实验器件:74LS161集成同步计数器×2片,四二输入与非门74LS00×1块。 三、实训器件说明 1、 74LS161集成同步计数器 74LS161是一种同步四位二进制同步加法计数器,计数范围是0~15,具有异步清零、同步置数、保持和二进制加法计数等逻辑功能。图11.1所示为74LS161的管脚图和逻 辑功能示意图。图中CR端是异步清零控制端,当CR=0时,输出Q3Q2Q1Qo全为零,实现异步清除功能。LD是同步置数控制端,当CR=1,LD=0,且CP=CP↑时,输出 Q3Q2Q1Qo=D3D2D1Do,实现同步预置数功能。CTP和CTT是计数控制端,CP是上升沿有效的时钟脉冲输入端,D0~D3是并行数据输入端,Q0~Q3是计数输出端,CO是进位输出端,且进位输出信号CO=CTt=Q3Q2Q1Qo ,它可以用来实现电路的级联扩展。 74LS161的逻辑功能如表6.9所示。表中各控制输入端按优先级从高到低的次序排列, 依次为CR、LD、CTp和CTt,其中CR优先级最高。计数输出Q3为最高位,Qo为最低 位。
由表6.9可知,74LS161具有以下逻辑功能: (1)异步清零。当CR=0时,计数器清零,与CP脉冲无关,所以称为异步清零。(2)同步置数。当CR=1,LD=0 ,CP脉冲上升沿到来时,并行输入数据D3—Do被 置入计数器,计数器输出为D3D2D1Do 。由于置数发生在脉冲CP上升沿时段,故称为同步置数。 (3)保持功能。当CR=LD=1,且CTp?CTt=0时,输出Q3Q2Q1Qo=Q3Q2Q1Qo。保持不变。 (4)计数功能。当CR=LD=CTp=CTt=1时,且CP=CP↑时,计数器处于计数状态才开 始加法计数,实现计数功能。随着CP脉冲上升沿的到来,计数器对CP脉冲进行二进制加法计数,每来一个CP脉冲,计数值加“1”。当计数值达到15 时,进位输出CO为“1”。 2、由74LS161同步计数器构成任意(N)进制计数器方法 (1)直接清零法 直接清零法是利用芯片的复位端CR和与非门,将N所对应的输出二进制代码中等于“1”的输出端,通过与非门反馈到集成芯片的复位端CR,使输出回零。 例如,用74LS161芯片构成十进制计数器电路如图11.2所示。 (2)预置数法 预置数法是利用芯片的预置数端LD和预置输入端D3D2D1Do,因74LS161芯片的LD是同步预置数端,所以只能采用N-1值反馈法,其计数过程中不会出现过渡状态。例如图10.3所示的七进制计数器电路。
实验7 74ls160组成n进制计数器 一、实验内容 1.掌握集成计数器的功能测试及应用 2.用异步清零端设计6进制计数器,显示选用数码管完成。 3.用同步置0设计7进制计数器,显示选用数码管完成。 二、演示电路 74LS160十进制计数器连线图如图1所示。 图1 74LS160十进制计数器连线图 74161的功能表 如表1所示。由表1可知,74161具有以 下功能: ①异步清 零 当CR(C L R’)=0时,不管其他输入端的状态如何(包括时钟信号C P),计数器输出将被直接置 零,称为异步清零。
②同步并 行预置数 在CR=1的条件下,当 LD(L O A D’)=0、且有时 钟脉冲C P的上升沿 作用时,D0、D1、D2、D3输入端的数据将 分别被Q0~Q3所接 收。由于这个置数操 作要与C P上升沿同步,且D0、D1、D2、 D3的数据同时置入计 数器,所以称为同步 并行置数。 ③保持 在CR=LD=1的条件 下,当E N T=E N P=0,即 两个计数使能端中有 0时,不管有无C P脉 冲作用,计数器都将 保持原有状态不变 (停止计数)。需要说 明的是,当E N P=0, E N T=1时,进位输出C 也保持不变;而当 E N T=0时,不管E N P 状态如何,进位输出 R C O=0。
④计数 当 CR=LD=E N P=E N T=1时, 74161处于计数状态, 电路从0000状态开 始,连续输入16个计 数脉冲后,电路将从 1111状态返回到0000 状态,R C O端从高电 平跳变至低电平。可 以利用R C O端输出的 高电平或下降沿作为 进位输出信号。 连上十进制加法计数器160,电路如图1所示,给2管脚加矩形波,看数码管显示结果,并记录显示结果。 三、用160和与非门组成6进制加法计数器-用异步清零端设计 74160从0000状 态开始计数,当输入 第6个C P脉冲(上
实验七计数器 一.实验目的 1.掌握中规模集成计数器74LS160,161的逻辑功能及使用方法。 2.掌握74LS160计数器的级联方法。 3.学习用中规模集成计数器实现任意进制计数器。 二.实验器材 74LS161 74LS00 74LS160 三.实验原理 1.十进制中规模集成计数器 74LS160为十进制同步计数器,具有计数,预置,保持和清“0”功能。 74LS160如图示: 74LS160的功能见表7.1所示。 (QDQCQBQA)0000→0001→0010→······→1000→1001→0000. 利用74LS160可实现十进制以下进制的计数器,且具有自启动功能,常用的方法有清“0”法和置数法。现以七进制(N=7)为例简介如下: (1)异步清“0”法 清零法适用于设置清零功能的计数器,利用此方法可以实现单片计数器范围内任意N进制计数器。 (2)同步置数法 置数法也称同步置数法,它适用于设置有同步置数功能的计数器电路。利用此方法同样可以实现单片计数器范围内的任意N进制计数器。 单片计数器的计数范围总是有限的。当计数模值超过计数范围时,可用计时器的级联来实现。下图是采用串行进位级联方法设计的百进制计数器。
一片74LS160可实现N≦10的任意进制计数器;两片级联可实现N≦100的任意进制计数器;三片,则N≦1000……. 2.同步十六进制计数器 74LS161为同步十六进制计数器,其外引线图同74LS160,功能表如下。进位输出信号C=QDSQCQBQAET,计数时电路状态(QDQCQBQA)的转换关系为0000→0001→0010→0011→……→1111→0000. 74LS161功能表 1.用74LS161设计模13计数器,并用数码管显示试验结果。 2.设计用3位数码管指示的60进制计数器,并用3之开关控制计数器数据保持,计数 及清0功能。
实验四计数器及其应用 一、实验目的 l、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法 3、运用集成计数计构成l位分频器 二、实验原理 计数器是一个用以实现计数功能的时序部件,它不仅可用来计脉冲数,还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分,有同步计数器和异步计数器。根据计数制的不同,分为二进制计数器,十进制计数器和任意进制计数器。根据计数的增减趋势,又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前,无论是TTL还是CMOS集成电路,都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列,就能正确地运用这些器件。 l、用D触发器构成异步二进制加/减计数器 图4-1是用四只D触发器构成的四位二进制异步加法计数器,它的连接特点是将每只D 触发器接成T’触发器,再由低位触发器的Q端和高—位的CP端相连接。 图4-1 四位二进制异步加法计数器 若将图4-l稍加改动,即将低位触发器的Q端与高一位的CP端相连接,即构成了一个4位二进制减法计数器。 2、中规模十进制计数器 CC40192是同步十进制可逆计数器,具有双时钟输入,并具有清除和置数等功能,具引脚排列及逻辑符号如图4-2所示。
图4-2 CC40192引脚排列及逻辑符号 图中LD一置数端CP L一加计数端CP D一减计数端 CO一非同步进位输出端BO一非同步借位输出端 D0、D1、D2、D3一计数器输入端 Q0、Q1、Q2、Q3一数据输出端CR一清除端 CC40192(同74LS192,二者可互换使用)的功能如表4-1,说明如下:表4-1 当清除端CR为高电平“1”时,计数器直接清零;CR置低电平则执行其它功能。 当CR为低电平,置数端LD也为低电平时,数据直接从置数端D0、D1、D2、D3置入计数器。 当CR为低电平,LD为高电平时,执行计数功能。执行加计数时,减计数端CP D接高 电平,计数脉冲由CP U输入;在计数脉冲上升沿进行842l码十进制加法计数。执行减计数时,加计数端CPu接高电平,计数脉冲由减计数端CP D输入,表4-2为8421码十进制加、减计数器的状态转换表。 表4-2 3、计数器的级联使用 一个十进制计数器只能表示0~9十个数,为了扩大计数器范围,常用多个十进制计数器级联使用。 同步计数器往往设有进位(或借位)输出端,故可选用其进位(或借位)输出信号驱动下一级计数器。 图4-3是由CC40192利用进位输出CO控制高一位的CP U端构成的加数级联图。
集成计数器 --实验报告要求 一、实验目的(0.5分) 1.熟悉中规模集成电路计数器的功能及应用。 2.掌握利用中规模集成电路计数器构成任意进制计数器的方法。 3. 掌握计数器的典型应用。 计数器对输入的时钟脉冲进行计数,来一个CP脉冲计数器状态变化一次。根据计数器计数循环长度M,称之为模M计数器(M进制计数器)。通常,计数器状态编码按二进制数的递增或递减规律来编码,对应地称之为加法计数器或减法计数器。 一个计数型触发器就是一位二进制计数器。N个计数型触发器可以构成同步或异步N 位二进制加法或减法计数器。当然,计数器状态编码並非必须按二进制数的规律编码,可以给M进制计数器任意地编排M个二进制码。 在数字集成产品中,通用的计数器是二进制和十进制计数器。按计数长度、有效时钟、控制信号、置位和复位信号的不同有不同的型号。 1.74LS161计数器 74LS161是集成TTL四位二进制加法计数器,其符号和管脚分布分别如下图1所示: 表 1为74LS161的功能表:表1 A B C D
从表1在为低电平时实现异步复位(清零需要时钟信号。在复位端高电平条件下,预置端LD 为低电平时实现同步预置功能,即需要有效时钟信号才能使输出状态 等于并行输入预置数A B C D 。在复位和预置端都为无效电平时,两计数使能端输入使能信号,74LS161实现模16加法计数功能;两计数使能端输入禁止信号, ,集成计数器实现状态保持功能, 。在时,进位输出端 OC=1。 2.组成任意进制的计数器 在数字集成电路中有许多型号的计数器产品,可以用这些数字集成电路来实现所需要的计数功能和时序逻辑功能。在设计时序逻辑电路时有两种方法,一种为反馈清零法,另一种为反馈置数法。 (1)反馈清零法 反馈清零法是利用反馈电路产生一个给集成计数器的复位信号,使计数器各输出端为零(清零)。反馈电路一般是组合逻辑电路,计数器输出部分或全部作为其输入,在计数器一定的输出状态下即时产生复位信号,使计数电路同步或异步地复位。反馈清零法的逻辑框图见图 2。 图2 反馈清零法框图 (2)反馈置数法 反馈置数法将反馈逻辑电路产生的信号送到计数电路的置位端,在滿足条件时,计数电路输出状态为给定的二进制码。反馈置数法的逻辑框图如图 3所示。 图 3 反馈清零法框图 在时序电路设计中,以上两种方法有时可以并用。 Q 0 n-10
实验七计数器及其应用 The Standardization Office was revised on the afternoon of December 13, 2020
实验七计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法 3、运用集成计数计构成1/N分频器 二、实验原理 计数器是一个用以实现计数功能的时序部件,它不仅可用来计脉冲数,还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分,有同步计数器和异步计数器。根据计数制的不同,分为二进制计数器,十进制计数器和任意进制计数器。根据计数的增减趋势,又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前,无论是TTL还是CMOS集成电路,都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列,就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器,具有双时钟输入,并具有清除和置数 等功能,其引脚排列及逻辑符号如图7-1
图7-1 CC40192引脚排列及逻辑符号 图中 LD —置数端 CP U —加计数端 CP D —减计数端 CO —非同步进位输出端 BO —非同步借位输出端 D 0、D 1、D 2、D 3 —计数器输入端 Q 0、Q 1、Q 2、Q 3 —数据输出端 CR —清除端 CC40192(同74LS192,二者可互换使用)的功能如表7-1,说明如下: 表7-1 当清除端CR 为高电平“1”时,计数器直接清零;CR 置低电平则执行其它功能。 当CR 为低电平,置数端LD 也为低电平时,数据直接从置数端D 0、D 1、D 2、D 3 置入计数器。当CR 为低电平,LD 为高电平时,执行计数功能。执行加计数时,减计数端CP D 接高电平,计数脉冲由CP U 输入;在计数脉冲上升沿进行 8421 码十进制加法计数。执行减计数时,加计数端CP U 接高电平,计数脉冲由减计数端CP D 输入,表9-2为8421码十进制加、减计数器的状态转换表。 表7-2 加法计数
成绩评定表
课程设计任务书
目录 1.课程设计的目的 (2) 2.计数器设计的总体框图 (2) 3.计数器设计过程 (2) 4.序列脉冲设计的总体框图 (5) 5.脉冲序列设计过程 (5) 6.设计的仿真电路图 (10) 7.设计的芯片原理图 (11) 8.实验仪器 (12) 9.总结与体会 (12) 10.参考文献 (13)
1课程设计的目的 1.加深对教材的理解和思考,并通过实验设计、验证正是理论的正确性。 2.学习自行设计一定难度并有用途的计数器、加法器、寄存器等。 3.检测自己的数字电子技术掌握能力。 2.计数器设计的总体框图 下图为同步七进制加法计数器示意框图 图 1 3.计数器设计过程 七进制同步加法计数器,无效态为:111 ①根据题意可画出该计数器状态图: 000 001 010 011 110 101 100 图 2 ②选择触发器,求时钟方程,画出卡诺图。 a.触发器:JK 边沿触发器三个 b.时钟方程:由于是同步计数器,故CP 0=CP 1=CP 2= CP c.卡诺图如下:
七进制同步加法计数器次态卡诺图: Q 图 3 次态Q n 12 +的卡诺图 n n 图 4 次态Q n 1 1+的卡诺图 n n 图 5
次态 Q n 10 +的卡诺图 Q 图 6 ③根据卡诺图写出状态方程: 状态方程: Q n+1 2= Q n 2Q n 1+Q n 2Q n 1Q n 0 Q n+1 1 = Q n 1Q n 0+ Q n 2Q n 1Q n Q n+1 0 = Q n 1Q n 0+ Q n 2Q n 0 ④求驱动方程: JK 触发器特性方程为:1n n n Q JQ KQ +=+ 由此可以得出驱动方程: J 2=Q n 1Q n 0 K 2=Q n 1 J 1=Q n 0 K 1= Q n 2Q n J 0=Q n 1 Q n 2 K 0=1 ⑤检查电路能否自启动: 将无效态(111)代入状态方程、输出方程进行计算,
实验六 移位寄存器功能测试及应用 --实验报告要求 一. 实验目的(0.5分) 1. 熟悉寄存器、移位寄存器的电路结构和工作原理。 2. 掌握中规模4位双向移位寄存器逻辑功能及使用方法。 3. 熟悉移位寄存器的应用。 二. 实验电路 D0、D1 、D2 、D3为并行输入端;Q0、Q1、Q2、Q3为并行输出端;SR 为右移串行输入端,SL 为左移串行输入端;S1、S0 为操作模式控制端;R C 为直接无条件清零端;CP 为时钟脉冲输入端。 三 图2 CC40194/74LS194 逻辑功能测试 图1 CC40194/74LS194的逻辑符号及引脚功能 图3 环形计数器
四. 实验原理(0.5分) 1.移位寄存器是一个具有移位功能的寄存器,是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。既能左移又能右移的称为双向移位寄存器,只需要改变左、右移的控制信号便可实现双向移位要求。根据移位寄存器存取信息的方式不同分为:串入串出、串入并出、并入串出、并入并出四种形式。 本实验选用的4位双向通用移位寄存器,型号为CC40194或74LS194,两者功能相同,可互换使用。 74LS194有5种不同操作模式:即并行送数寄存,右移(方向由Q0-->Q3),左移(方向由Q3→Q0),保持及清零。 2.移位寄存器应用很广,可构成移位寄存器型计数器:顺序脉冲发生器;串行累加器;可用数据转换,即把串行数据转换为并行数据,或把并行数据转换为串行数据等。本实验研究移位寄存器用作环形计数器和数据的串、并行转换。 (1)环行计数器 把移位寄存器的输出反馈到它的串行输入端,就可以进行循环移位。 (2)实现数据、并行转换器 a)串行∕并行转换器 串行∕并行转换器是指串行输入的数码,经转换电路之后变换成并行输出。 b)并行∕串行转换器 并行∕串行转换器是指并行输入的数码经转换电路之后,换成串行输出。 五. 实验内容与步骤(共1分) 1. 2.测试74LS194的逻辑功能(0.5分) (1)在实验箱上选取一个16P插座,按定位标记插好74LS194集成块。 (2)将实验挂箱上+5V直流电源接40194的16脚,地接8脚。S1、S0、SL、SR、D0、D1、D2、D3分别接至逻辑电平开关的输出插口;Q0、Q1、Q2、Q3接至发光二极管。CP端接单次脉冲源。 (3)改变不同的输入状态,逐个送入单次脉冲,观察寄存器输出状态,记录之。 a)清除:令=0,其它输入均为任意态,这时寄存器输出Q0、 Q1、 Q2 、Q3应均为0。清除后,至=1。 b)送数:令=S1=S0=1 ,送入任意4位二进制数,如D0、D1、D2、D3=1010,加CP脉冲,观察CP=0、CP由1→0、CP=1三种情况下寄存器输出状态的变化,观察寄存输出状态变化是否发生在CP脉冲的上升沿。 (c)右移:清零后,令=1, S1=0 S0=1,由右移输入端S R送入二进制数码如0100,由CP端连续加4个脉冲,观察输出情况,记录之。 (d)左移:先清零或予至,再令=1 S1=1,S0=0,由左移输入端S L送入二进制数码
实验七、计数器 一、实验目的 1、掌握计数器74LS162的功能; 2、掌握计数器的级联方法; 3、熟悉任意模计数器的构成方法; 4、熟悉数码管的使用。 二、实验说明 计数器器件是应用较广的器件之一。它有很多型号,各自完成不同的功能,使用中根据不同的需要选用。 本实验选用74LS162做实验用器件。74LS162是十进制BCD同步计数器。Clock是时钟输入端,上升沿触发计数器翻转。允许端P和T都为高电平时允许计数,允许端T为低时禁止进位(Carry)产生。同步预置端Load加低电平时,在下一个时钟的上升沿将计数器置为预置数据端的值。清除端Clear为同步清除,低电平有效,在下一个时钟的上升沿将计数器复位为0。在计数值等于9时,进位位Carry为高,脉宽是一个时钟周期,可用于级联。 三、实验所用仪器和芯片 1、同步4位BCD计数器74LS162 2片 2、二输入四与非门74LS00 1片 3、TEC-5(实验系统 1台 4、示波器 1台
四、实验内容 1、用1片74LS162和1片74LS00采用复位法(反馈清零法)构造一个模7计数器。用单脉冲做计数时钟,观测计数状态,并记录。 用连续脉冲(50KHz)做计数时钟,观测并记录Qd,Qc,Qb,Qa的波形。 2、用1片74LS162和1片74LS00采用置位法(同步预置法)构造一个模7计数器。用单脉冲做计数时钟,观测计数状态,并记录。 用连续脉冲(50KHz)做计数时钟,观测并记录Qd,Qc,Qb,Qa的波形。 *3、用2片74LS162和1片74LS00构成一个模60计数器。2片74LS162的Qd,Qc,Qb,Qa分别接两个数码管的D,C,B,A。用单脉冲做计数时钟,观测数码管数字变化,检验设计和接线是否正确。 五、实验报告要求 1、画出复位法构成的模7计数器的电路图;写出单脉冲作计数脉冲时,QD,Qd,Qc,Qb,Qa的状态转移表。用连续脉冲(50KHz)做计数时钟,观测并记录Qd,Qc,Qb,Qa的波形。 2、画出置位法构成的模7计数器的电路图;写出单脉冲作计数脉冲时, QD, Qd, Qc, Qb, Qa的状态转移表。用连续脉冲(50KHz)做计数时钟,观测并记录Qd,Qc,Qb,Qa的波形。 *3、画出模60计数器接线图。
数字电路与逻辑设计实验报告实验七计数器的设计 姓名:黄文轩 学号:17310031 班级:光电一班
一、实验目的 熟悉J-K触发器的逻辑功能,掌握J-K触发器构成异步计数器和同步计数器。 二、实验器件 1.数字电路实验箱、数字万用表、示波器。 2.虚拟器件: 74LS73,74LS00, 74LS08, 74LS20 三、实验预习 1. 复习时序逻辑电路设计方法 ①根据设计要求获得真值表 ②画出卡诺图或使用其他方式确定状态转换的规律 ③求出各触发器的驱动方程 ④根据已有方程画出电路图。 2. 按实验内容设计逻辑电路画出逻辑图 Ⅰ、16进制异步计数器的设计 异步计数器的设计思路是将上一级触发器的Q输出作为下一级触发器的时钟信号,置所有触发器的J-K为1,这样每次到达时钟下降沿都发生一次计数,每次前一级 触发器从1变化到0都使得后一级触发器反转,即引发进位操作。 画出由J-K触发器组成的异步计数器电路如下图所示:
使用Multisim仿真验证电路正确性,仿真图中波形从上到下依次是从低位到高位 触发器的输出,以及时钟信号。: 可以看出电路正常执行16进制计数器的功能。 Ⅱ、16进制同步计数器的设计 较异步计数器而言,同步计数器要求电路的每一位信号的变化都发生在相同的时间点。
因此同步计数器各触发器的时钟脉冲必须是同一个时钟信号,这样进位信息就要放置在J-K 输入端,我们可以把J-K端口接在一起,当时钟下降沿到来时,如果满足进位条件(前几位触发器输出都为1)则使JK为1,发生反转实现进位。 画出由J-K触发器和门电路组成的同步计数器电路如下图所示 使用Multisim仿真验证电路正确性,仿真图中波形从上到下依次是从低位到高位触发器的输出,计数器进位输出,以及时钟信号。:
移位寄存器实验报告 姓名:陈素学号:3120100621 专业:软件工程课程名称:逻辑与计算机设计基础实验同组学生姓名:张闻 实验时间:y yyy-mm-dd 实验地点:紫金港东4-509 指导老师:一、实验目的和要求 掌握移位寄存器的工作原理及设计方法 掌握串、并数据转换的概念与方法 了解序列信号在CPU控制器设计中的应用 二、实验内容和原理 2.1 实验原理 带并行置入的移位寄存器 移位寄存器:每来一个时钟脉冲,寄存器中的数据按顺序向左或向右移动一位必须采用主从触发器或边沿触发器 不能采用电平触发器 数据移动方式:左移、右移 数据输入输出方式 串行输入,串行输出 串行输入,并行输出 并行输入,串行输出 串行输入的移位寄存器 使用D触发器,可构成串行输入的移位寄存器 2.2 标题 <正文>
带并行输入的右移移位寄存器 数据输入移位寄存器的方式:串行输入、并行输入 带并行输入的8位右移移位寄存器 module shift_reg(clk, S, s_in, p_in, Q); input wire clk, S, s_in; input wire [7:0] p_in; output wire [7:0] Q; wire [7:0] D; wire nS; FD FDQ0(.C(clk), .D(D[0]), .Q(Q[0])), FDQ1(.C(clk), .D(D[1]), .Q(Q[1])), FDQ2(.C(clk), .D(D[2]), .Q(Q[2])), FDQ3(.C(clk), .D(D[3]), .Q(Q[3])), FDQ4(.C(clk), .D(D[4]), .Q(Q[4])), FDQ5(.C(clk), .D(D[5]), .Q(Q[5])), FDQ6(.C(clk), .D(D[6]), .Q(Q[6])), FDQ7(.C(clk), .D(D[7]), .Q(Q[7])); OR2 D0_L(.I0(L_0), .I1(R_0), .O(D[0])), D1_L(.I0(L_1), .I1(R_1), .O(D[1])), D2_L(.I0(L_2), .I1(R_2), .O(D[2])), D3_L(.I0(L_3), .I1(R_3), .O(D[3])), D4_L(.I0(L_4), .I1(R_4), .O(D[4])), 串行输入 S