数字集成电路设计实验报告综述

哈尔滨理工大学数字集成电路设计实验报告

学院：应用科学学院

专业班级：电科12 - 1班

学号：1207010132

姓名：周龙

指导教师：刘倩

2015年5月20日

实验一、反相器版图设计

1.实验目的

1）、熟悉mos晶体管版图结构及绘制步骤；

2）、熟悉反相器版图结构及版图仿真；

2. 实验内容

1）绘制PMOS布局图；

2）绘制NMOS布局图；

3）绘制反相器布局图并仿真；

3. 实验步骤

1、绘制PMOS布局图：

(1) 绘制N Well图层；(2) 绘制Active图层；(3) 绘制P Select图层；(4) 绘制Poly图层；(5) 绘制Active Contact图层；(6) 绘制Metal1图层；(7) 设计规则检查；(8) 检查错误；(9) 修改错误；(10)截面观察；

2、绘制NMOS布局图：

(1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览；

3、绘制反相器布局图：

(1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos 组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；

(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点；(11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd 与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice模拟；

4. 实验结果

4.1 nmos版图

4.2 pmos版图

4.3反相器的版图

4.4反相器的spice文件

4.5反相器的仿真曲线

5.实验结论

通过对仿真曲线的分析，当输入为高电平时，输出为低电平；当输入为低电平时，输出为高电平。所以通过版图仿真曲线的分析，我们所绘制的版图具有反相器的功能。

实验二、反相器的电路设计1. 实验目的：

1、熟悉静态互补反相器电路；

2、掌握反相器静态及瞬态测试方法；

3、了解晶体管尺寸大小对反相器性能的影响。

2. 实验内容：

1、绘制反相器电路图；

2、反相器瞬时分析；

3、反相器直流分析；

4、观察晶体管宽长比对VTC曲线的影响；

5、观察电源电压比对VTC曲线的影响。

3. 实验步骤：

1、绘制反相器电路图：

(1) 编辑模块；(2) 从组件库引用模块；(3) 编辑反相器；(4) 加入联机；

(5) 加入输入端口与输出端口；(6) 建立反相器符号；(7)加入输入端口与输

出端口；(8) 更改模块名称；(9) 输出成SPICE文件；

2、反相器瞬时分析：

(l) 复制inv模块；（2）打开inv模块；(3) 加入工作电源；(4) 加入输入信号；(5) 更改模块名称；（6）输出成SPICE文件（7）加载包含文件；(8)分析设定（9）输出设定；(10)进行模拟；(11)观看结果；(12)分析结果；(13)时间分析；(14) 进行模拟；(15) 观看时间分析结果；

（16）测试上升时间（tr）、从输入到输出的延迟（tpHL，tpLH），并手工计算反相器的门延迟tp。

（17）选中反相器当中的nmos或者pmos晶体管，选择Edit---Edit Object

命令，按（18）中的要求修改Properties中晶体管的宽度W，保存后重新进行反相器的瞬态分析，并测量输出的下降延迟（tf）、上升时间（tr）、从输入到输出的延迟（tpHL，tpLH），并计算反相器的门延迟tp。观察晶体管大小改变后对延迟的影响。另：晶体管的宽度W也可以在inv_tran.sp 文件中直接改变M1或者M2描述语句中W后的数值。

（18）晶体管宽度W修改要求：示例中nmos晶体管M1和pmos晶体管M2大小相同，长L=2，宽W=22。修改时要求（I）修改pmos晶体管M2的宽度，nmos晶体管M1大小保持不变，使得M1 M2。

3、反相器直流分析：

(1) 复制inv模块；(2) 打开inv模块；(3)加入工作电源；(4)加入输入信号（5）更改模块名称；（6）编辑Source v dc对象；(7) 输出成SPICE文件；(8) 加载包含文件；(9)分析设定；(10)输出设定；(11)进行模拟；（12）观看结果；

4、观察晶体管宽长比对VTC曲线的影响：

选中反相器当中的nmos或者pmos晶体管，选择Edit---Edit Object命令，按要求修改Properties中晶体管的宽度W，保存后重新进行反相器的扫描分析，观察晶体管大小改变后对VTC曲线的影响。另：晶体管的宽度W也可以在inv_tran.sp文件中直接改变M1或者M2描述语句中W后的数值。

晶体管宽度W修改要求：示例中nmos晶体管M1和pmos晶体管M2大小相同，长L=2，宽W=22。修改时要求（I）修改pmos晶体管M2的宽度，nmos晶体管M1大小保持不变，使得M1 M2。

5、观察电源电压比对VTC曲线的影响：

修改电源电压vvdd的电压值，查看电源电压改变对VTC曲线的影响。4. 实验结果

4.1反相器的电路图

4.2加入输入电压信号及反相器的spicce文件

4.3 反相器的仿真曲线

分析：通过上图的仿真曲线，我们可以看到，当输入为高电平时，其输出为低电平，当输入为低电平的时候，其输出为高电平，显然满足我们所要求的反相器功能。

4.4反相器的瞬时分析

4.4.1 spice文件中加入时间分析语句以及其仿真曲线

4.4.2 out文件分析

分析：下降时间fall time为 1.7102e-009; 上升时间rise time 为1.6705e-009;

TPHL=1.2326e-009 ; TPLH=-4.5352e-010;

TP =(TPHL+TPLH)= 7.7927e-10

4.4.3修改pmos晶体管M2(w=45u)，nmos晶体管M1大小保持不变，使得M1

1)spice文件和out文件分析

分析：下降时间fall time为 1.6949e-009; 上升时间rise time 为

1.8146e-009;

TPHL=4.5976e-010; TPLH=2.4134e-010;

TP =(TPHL+TPLH)= 3.5055e-10

4.4.4修改nmos晶体管M1（W=45u），pmos晶体管M2大小保持不变，使

得M1> M2。

1）pice文件和out 文件分析

分析：下降时间fall time为1.3795e-009; 上升时间rise time 为1.3060e-009;

TPHL=1.8695e-010; TPLH=-1.1460e-010;

TP =(TPHL+TPLH)= 3.6175e-10

总结：通过对比上面对nmos和pmos的宽度修改的对比，我们显然发现其门延迟TP明显的减小，即增大其某一晶体的宽度，能够减小电路的门延迟。

4.5反相器的直流分析

反相器的电路图和spice文件

仿真曲线：

4.5.1修改nmos晶体管M1（W=100u），pmos晶体管M2大小保持不变，使得M1> M2

M1

分析：通过对比上面三个VTC曲线，我们发现通过改变mos晶体管的宽度，可以改变VTC曲线的形状，我们发现增大Nmos的宽度，VTC曲线的线性区域左移，增大pmos的宽度，VTC曲线的线性区域右移。所以可以通过设计mos晶体管的尺寸可以得到我们所要的VTC曲线，进而设计我们的电路。

4.5.3观察电源电压比对VTC曲线的影响：

1）修改电源电压vvdd=1v时：

2）修改电源电压vvdd=10v

分析：通过对比电源电压的改变对VTC曲线的影响，我们发现，当电源电压vvdd 较小时，其线性区域左移，相反，当电源电压vvdd较大时，其线性区域右移。所以，我们可以通过改变和设计电源电压同样可以得到我们所需要的VTC曲线，进而设计我们所需要的电路。

5. 实验结论

通过本次实验，我们可以分别对反相器做瞬时分析和直流分析，并绘制电路的VTC曲线，通过改变某一mos 晶体管的宽度，我们发现其线性区域会发生变化，

而且改变电源电压的大小，同样可以影响VTC曲线的形状。

实验三、静态组合电路设计

1. 实验目的：

1、熟悉静态互补组合电路设计方法；

2、掌握静态组合电路测试方法；

3、了解不同实现方式对静态组合电路性能的影响。

2. 实验内容：

F ；

1、自行选择一个静态逻辑表达式，例如AB

2、绘制静态互补方式逻辑电路图；

3、采用有比逻辑实现逻辑电路；

4、对静态逻辑电路分别进行瞬时分析；

5、观察不同实现方式对电路性能的影响；

6、观察电源电压对电路性能的影响。

3. 实验步骤

1、绘制与非门电路图

2、与非门瞬时分析

（1）加入测试上升时间（tr）、从输入到输出的延迟（tpHL，tpLH），并手工计算与非门的门延迟tp。

（2）在nand_tran.sp文件中直接改变晶体管描述语句中W后的数值，修改晶体管的宽度W，保存后重新进行与非门的瞬态分析，并测量输出的下降延迟（tf）、上升时间（tr）、从输入到输出的延迟（tpHL，tpLH），并

计算与非门的门延迟tp。观察晶体管大小改变后对延迟的影响。

3、采用有比逻辑实现相同功能电路，并对其进行瞬态分析。

4、分析不同实现方式对电路性能的影响。

5、修改电源电压vvdd的电压值，查看电源电压改变对VTC曲线的影响。

4.实验结果

4.1与非门电路图

Spice文件：

与非门的仿真曲线：

功能分析：通过仿真曲线的分析，当输入A、B同时为高电平时，输出F为低电平；当输入A为低电平时，B为高电平时，输出F为高电平；当输入A为高电平时，输入B为低电平时，其输出F为高电平。所以通过上面的功能分析，我们可以发现我们所设计的电路实现了与非门的功能。

4.2 与非门的瞬时分析

1）在spice 文件中加入时间分析语句及out文件的分析

分析：下降时间fall time为 1.8274e-009; 上升时间rise time 为2.1371e-009;

TPHL=1.0552e-009; TPLH=-1.1383e-009;

TP =(TPHL+TPLH)= 1.09675e-009

4.2.1 修改nmos的宽度W=45u的out结果文件分析

分析：下降时间fall time为 1.5066e-009; 上升时间rise time 为

2.0545e-009;

TPHL=1.7249e-009; TPLH=-3.0750e-010;

TP =(TPHL+TPLH)= 1.0162e-009

4.2.2修改pmos的宽度W=45u的结果文件分析

分析：下降时间fall time为 1.8214e-009; 上升时间rise time 为1.6748e-009;

TPHL=2.5566e-0010; TPLH=1.8202e-009;

TP =(TPHL+TPLH)= 1.0379e-009

总结：通过对比上面对nmos和pmos的宽度修改的对比，我们显然发现其门延迟TP明显的减小，即增大其某一晶体的宽度，能够减小电路的门延迟。

4.3有比逻辑功能电路的实现及瞬时分析

4.3.1有比逻辑电路图

4.3.2有比逻辑的仿真曲线

Out结果文件

分析：下降时间fall time为 3.6586e-009; 上升时间rise time 为3.9548e-009;

TPHL=4.8694e-008; TPLH=1.9757e-009;

TP =(TPHL+TPLH)= 2.483485e-008

4.4 采用不同实现方式对电路性能的影响：

采用静态互补电路的实现方式，其对电路的性能具有以下特性： 1）电压摆幅等于电源电压；2）逻辑电平与器件的相对尺寸无关；3）输入阻抗高，输出阻抗低，且没有静态功耗；4）传输延迟是负载电容和晶体管寄生电阻的函数。

采用有比逻辑实现方式，它是以功耗为代价，提高了速度，相比静态互补实现方式，其具有不对称响应和静态功耗。

4.5 修改电源电压vvdd的电压值，查看电源电压改变对VTC曲线的影响

4.5.1修改电源电压vvdd=1v

4.5.2 修改电源电压vvdd =10

分析：通过对比上图，我们发现，虽然改变了电源电压的vvdd的电压，但是仍具有与非门的逻辑功能，但是我们发现曲线的顶端会失真。而且其延迟也有所增加。

5. 实验结论

通过本次实验，我们绘制与非门的逻辑门电路，同时对其进行瞬时分析和时间分

数字集成电路设计_笔记归纳..

第三章、器件 一、超深亚微米工艺条件下MOS 管主要二阶效应： 1、速度饱和效应：主要出现在短沟道NMOS 管，PMOS 速度饱和效应不显著。主要原因是 TH G S V V -太大。在沟道电场强度不高时载流子速度正比于电场强度（μξν=） ，即载流子迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场 强度的增加而线性增加。此时近似表达式为：μξυ=（c ξξ<），c s a t μξυυ==（c ξξ≥） ，出现饱和速度时的漏源电压D SAT V 是一个常数。线性区的电流公式不变，但一旦达到DSAT V ，电流即可饱和，此时DS I 与GS V 成线性关系（不再是低压时的平方关系）。 2、Latch-up 效应：由于单阱工艺的NPNP 结构，可能会出现VDD 到VSS 的短路大电流。 正反馈机制：PNP 微正向导通，射集电流反馈入NPN 的基极，电流放大后又反馈到PNP 的基极，再次放大加剧导通。 克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。 2、保护环。 3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS 场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。所以短沟时VT 随L 的减小而减小。 此外，提高漏源电压可以得到类似的效应，短沟时VT 随VDS 增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。这一效应被称为漏端感应源端势垒降低。

4、漏端感应源端势垒降低（DIBL）： VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。 5、亚阈值效应（弱反型导通）：当电压低于阈值电压时MOS管已部分导通。不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。 绝缘体上硅（SOI） 6、沟长调制：长沟器件：沟道夹断饱和；短沟器件：载流子速度饱和。 7、热载流子效应：由于器件发展过程中，电压降低的幅度不及器件尺寸，导致电场强度提高，使得电子速度增加。漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对，从而形成衬底电流，另一方面使电子隧穿到栅氧中，形成栅电流并改变阈值电压。 影响：1、使器件参数变差，引起长期的可靠性问题，可能导致器件失效。2、衬底电流会引入噪声、Latch-up、和动态节点漏电。 解决：LDD（轻掺杂漏）：在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。缺点是使器件跨导和IDS减小。 8、体效应：衬底偏置体效应、衬底电流感应体效应（衬底电流在衬底电阻上的压降造成衬偏电压）。 二、MOSFET器件模型 1、目的、意义：减少设计时间和制造成本。 2、要求：精确；有物理基础；可扩展性，能预测不同尺寸器件性能；高效率性，减少迭代次数和模拟时间 3、结构电阻：沟道等效电阻、寄生电阻 4、结构电容： 三、特征尺寸缩小 目的：1、尺寸更小；2、速度更快；3、功耗更低；4、成本更低、 方式： 1、恒场律（全比例缩小），理想模型，尺寸和电压按统一比例缩小。 优点：提高了集成密度 未改善：功率密度。 问题：1、电流密度增加；2、VTH小使得抗干扰能力差；3、电源电压标准改变带来不便；4、漏源耗尽层宽度不按比例缩小。 2、恒压律，目前最普遍，仅尺寸缩小，电压保持不变。 优点：1、电源电压不变；2、提高了集成密度 问题：1、电流密度、功率密度极大增加；2、功耗增加；3、沟道电场增加，将产生热载流子效应、速度饱和效应等负面效应；4、衬底浓度的增加使PN结寄生电容增加，速度下降。 3、一般化缩小，对今天最实用，尺寸和电压按不同比例缩小。 限制因素：长期使用的可靠性、载流子的极限速度、功耗。

数字钟设计报告——数字电路实验报告

. 数字钟设计实验报告 专业:通信工程 :王婧 班级:111041B 学号:111041226 .

数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １

一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２

二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生器、“时、 ３

集成电路设计实验报告

集成电路设计 实验报告 时间：2011年12月

实验一原理图设计 一、实验目的 1.学会使用Unix操作系统 2.学会使用CADENCE的SCHEMA TIC COMPOSOR软件 二：实验内容 使用schematic软件，设计出D触发器，设置好参数。 二、实验步骤 1、在桌面上点击Xstart图标 2、在User name：一栏中填入用户名，在Host：中填入IP地址，在Password：一栏中填入 用户密码，在protocol：中选择telnet类型 3、点击菜单上的Run！，即可进入该用户unix界面 4、系统中用户名为“test9”，密码为test123456 5、在命令行中（提示符后，如：test22>）键入以下命令 icfb&↙(回车键)，其中& 表示后台工作，调出Cadence软件。 出现的主窗口所示： 6、建立库(library)：窗口分Library和Technology File两部分。Library部分有Name和Directory 两项，分别输入要建立的Library的名称和路径。如果只建立进行SPICE模拟的线路图，Technology部分选择Don’t need a techfile选项。如果在库中要创立掩模版或其它的物理数据（即要建立除了schematic外的一些view），则须选择Compile a new techfile(建立新的techfile)或Attach to an existing techfile(使用原有的techfile)。 7、建立单元文件(cell)：在Library Name中选择存放新文件的库，在Cell Name中输 入名称，然后在Tool选项中选择Composer-Schematic工具(进行SPICE模拟)，在View Name中就会自动填上相应的View Name—schematic。当然在Tool工具中还有很多别的

数字逻辑电路实验报告

数字逻辑电路 实验报告 指导老师: 班级: 学号: 姓名： 时间： 第一次试验一、实验名称：组合逻辑电路设计

二、试验目的： 1、掌握组合逻辑电路的功能测试。 2、验证半加器和全加器的逻辑功能。 3、、学会二进制数的运算规律。 三、试验所用的器件和组件： 二输入四“与非”门组件3片，型号74LS00 四输入二“与非”门组件1片，型号74LS20 二输入四“异或”门组件1片，型号74LS86 四、实验设计方案及逻辑图： 1、设计一位全加/全减法器，如图所示： 电路做加法还是做减法是由M决定的，当M=0时做加法运算，当M=1时做减法运算。当作为全加法器时输入信号A、B和Cin分别为加数、被加数和低位来的进位，S 为和数，Co为向上的进位；当作为全减法时输入信号A、B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上位的借位。 （1）输入/输出观察表如下： （2）求逻辑函数的最简表达式 函数S的卡诺图如下：函数Co的卡诺如下： 化简后函数S的最简表达式为： Co的最简表达式为：

（3）逻辑电路图如下所示： 2、舍入与检测电路的设计： 用所给定的集成电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大于或等于5是，电路的输出F1=1;其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如图所示： （1）输入/输出观察表如下： B8 B4 B2 B1 F2 F1 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 1 1 0 0 0 1 0 0 1 0 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 0 1 0 1 1 0 1 0 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 1 1 1

《集成电路设计》课程设计实验报告

《集成电路设计》课程设计实验报告 （前端设计部分） 课程设计题目：数字频率计 所在专业班级：电子科 作者姓名： 作者学号： 指导老师：

目录 （一）概述 2 2 一、设计要求2 二、设计原理 3 三、参量说明3 四、设计思路3 五、主要模块的功能如下4 六、4 七、程序运行及仿真结果4 八、有关用GW48－PK2中的数码管显示数据的几点说明5（三）方案分析 7 10 11

（一）概述 在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得十分重要。测量频率的方法有多种，数字频率计是其中一种。数字频率计是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器，是一种用十进制数字显示被测信号频率的数字测量仪器。数字频率计基本功能是测量诸如方波等其它各种单位时间内变化的物理量。在进行模拟、数字电路的设计、安装、调试过程中，由于其使用十进制数显示，测量迅速，精确度高，显示直观，经常要用到频率计。 频率计的基本原理是应用一个频率稳定度高的时基脉冲，对比测量其它信号的频率。时基脉冲的周期越长，得到的频率值就越准确。通常情况下是计算每秒内待测信号的脉冲个数，此时我们称闸门时间是1秒。闸门时间也可以大于或小于1秒，闸门的时间越长，得到的频率值就越准确，但闸门的时间越长则每测一次频率的间隔就越长，闸门时间越短，测的频率值刷新就越快，但测得的频率精度就受影响。 本文内容粗略讲述了我们小组的整个设计过程及我在这个过程中的收获。讲述了数字频率计的工作原理以及各个组成部分，记述了在整个设计过程中对各个部分的设计思路、程序编写、以及对它们的调试、对调试结果的分析。 （二）设计方案 一、设计要求： ⑴设计一个数字频率计，对方波进行频率测量。 ⑵频率测量可以采用计算每秒内待测信号的脉冲个数的方法实现。

数字电路实验报告

数字电路实验报告 姓名：张珂 班级：10级8班 学号：2010302540224

实验一：组合逻辑电路分析一．实验用集成电路引脚图 1．74LS00集成电路 2．74LS20集成电路 二、实验内容 1、组合逻辑电路分析 逻辑原理图如下：

U1A 74LS00N U2B 74LS00N U3C 74LS00N X1 2.5 V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V GND 图1.1组合逻辑电路分析 电路图说明：ABCD 按逻辑开关“1”表示高电平，“0”表示低电平； 逻辑指示灯：灯亮表示“1”，灯不亮表示“0”。 真值表如下： A B C D Y 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 表1.1 组合逻辑电路分析真值表 实验分析： 由实验逻辑电路图可知：输出X1=AB CD =AB+CD ，同样，由真值表也能推出此方程，说明此逻辑电路具有与或功能。 2、密码锁问题： 密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开；否则，报警信号为“1”，则接通警铃。

试分析下图中密码锁的密码ABCD 是什么？ 密码锁逻辑原理图如下： U1A 74LS00N U2B 74LS00N U3C 74LS00N U4D 74LS00N U5D 74LS00N U6A 74LS00N U7A 74LS00N U8A 74LS20D GND VCC 5V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V X1 2.5 V X2 2.5 V 图 2 密码锁电路分析 实验真值表记录如下： 实验真值表 A B C D X1 X2 0 0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 0 1 0 0 1 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 0 1 1 0 1 1 0 1 1 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 1 1 1 0 1 表1.2 密码锁电路分析真值表 实验分析： 由真值表（表1.2）可知：当ABCD 为1001时，灯X1亮，灯X2灭；其他情况下，灯X1灭，灯X2亮。由此可见，该密码锁的密码ABCD 为1001.因而，可以得到：X1=ABCD ，X2=1X 。

电路仿真实验报告

本科实验报告实验名称：电路仿真

实验1 叠加定理的验证 1.原理图编辑: 分别调出接地符、电阻R1、R2、R3、R4，直流电压源、直流电流源，电流表电压表（Group:Indicators, Family:VOLTMETER 或AMMETER）注意电流表和电压表的参考方向），并按上图连接； 2. 设置电路参数： 电阻R1=R2=R3=R4=1Ω，直流电压源V1为12V，直流电流源I1为10A。 3．实验步骤： 1）、点击运行按钮记录电压表电流表的值U1和I1； 2）、点击停止按钮记录，将直流电压源的电压值设置为0V，再次点击运行按钮记录电压表电流表的值U2和I2； 3）、点击停止按钮记录，将直流电压源的电压值设置为12V，

将直流电流源的电流值设置为0A，再次点击运行按钮记录电压表电流表的值U3和I3； 4.根据叠加电路分析原理,每一元件的电流或电压可以看成是每一个独立源单独作用于电路时，在该元件上产生的电流或电压的代数和。 所以，正常情况下应有U1=U2+U3,I1=I2+I3; 经实验仿真： 当电压源和电流源共同作用时，U1=-1.6V I1=6.8A. 当电压源短路即设为0V,电流源作用时，U2=-4V I2=2A 当电压源作用，电流源断路即设为0A时，U3=2.4V I3=4.8A

所以有U1=U2+U3=-4+2.4=-1.6V I1=I2+I3=2+4.8=6.8A 验证了原理 实验2 并联谐振电路仿真 2.原理图编辑: 分别调出接地符、电阻R1、R2，电容C1，电感L1，信号源V1，按上图连接并修改按照例如修改电路的网络标号； 3.设置电路参数： 电阻R1=10Ω，电阻R2=2KΩ，电感L1=2.5mH,电容C1=40uF。信号源V1设置为AC=5v，Voff=0，Freqence=500Hz。 4.分析参数设置： AC分析：频率范围1HZ—100MHZ，纵坐标为10倍频程，扫描

cmos模拟集成电路设计实验报告

北京邮电大学 实验报告 实验题目：cmos模拟集成电路实验 姓名：何明枢 班级：2013211207 班内序号：19 学号：2013211007 指导老师：韩可 日期：2016 年 1 月16 日星期六

目录 实验一:共源级放大器性能分析 (1) 一、实验目的 (1) 二、实验内容 (1) 三、实验结果 (1) 四、实验结果分析 (3) 实验二:差分放大器设计 (4) 一、实验目的 (4) 二、实验要求 (4) 三、实验原理 (4) 四、实验结果 (5) 五、思考题 (6) 实验三：电流源负载差分放大器设计 (7) 一、实验目的 (7) 二、实验内容 (7) 三、差分放大器的设计方法 (7) 四、实验原理 (7) 五、实验结果 (9) 六、实验分析 (10) 实验五：共源共栅电流镜设计 (11) 一、实验目的 (11) 二、实验题目及要求 (11) 三、实验内容 (11) 四、实验原理 (11) 五、实验结果 (14) 六、电路工作状态分析 (15) 实验六：两级运算放大器设计 (17) 一、实验目的 (17) 二、实验要求 (17) 三、实验内容 (17) 四、实验原理 (21) 五、实验结果 (23) 六、思考题 (24) 七、实验结果分析 (24) 实验总结与体会 (26) 一、实验中遇到的的问题 (26) 二、实验体会 (26) 三、对课程的一些建议 (27)

实验一:共源级放大器性能分析 一、实验目的 1、掌握synopsys软件启动和电路原理图（schematic）设计输入方法； 2、掌握使用synopsys电路仿真软件custom designer对原理图进行电路特性仿真； 3、输入共源级放大器电路并对其进行DC、AC分析，绘制曲线； 4、深入理解共源级放大器的工作原理以及mos管参数的改变对放大器性能的影响 二、实验内容 1、启动synopsys，建立库及Cellview文件。 2、输入共源级放大器电路图。 3、设置仿真环境。 4、仿真并查看仿真结果，绘制曲线。 三、实验结果 1、实验电路图

数字电子技术实验报告汇总

《数字电子技术》实验报告 实验序号：01 实验项目名称：门电路逻辑功能及测试 学号姓名专业、班级 实验地点物联网实验室指导教师时间2016.9.19 一、实验目的 1. 熟悉门电路的逻辑功能、逻辑表达式、逻辑符号、等效逻辑图。 2. 掌握数字电路实验箱及示波器的使用方法。 3、学会检测基本门电路的方法。 二、实验仪器及材料 1、仪器设备：双踪示波器、数字万用表、数字电路实验箱 2. 器件： 74LS00 二输入端四与非门2片 74LS20 四输入端双与非门1片 74LS86 二输入端四异或门1片 三、预习要求 1. 预习门电路相应的逻辑表达式。 2. 熟悉所用集成电路的引脚排列及用途。 四、实验内容及步骤 实验前按数字电路实验箱使用说明书先检查电源是否正常，然后选择实验用的集成块芯片插入实验箱中对应的IC座，按自己设计的实验接线图接好连线。注意集成块芯片不能插反。线接好后经实验指导教师检查无误方可通电实验。实验中

1.与非门电路逻辑功能的测试 （1）选用双四输入与非门74LS20一片，插入数字电路实验箱中对应的IC座，按图1.1接线、输入端1、2、4、5、分别接到K1~K4的逻辑开关输出插口，输出端接电平显 图 1.1 示发光二极管D1~D4任意一个。 （2）将逻辑开关按表1.1的状态，分别测输出电压及逻辑状态。 表1.1 输入输出 1(k1) 2(k2) 4(k3) 5(k4) Y 电压值（v） H H H H 0 0 L H H H 1 1 L L H H 1 1 L L L H 1 1 L L L L 1 1 2. 异或门逻辑功能的测试

图 1.2 （1）选二输入四异或门电路74LS86，按图1.2接线，输入端1、2、4、5接逻辑开关(K1~K4)，输出端A、B、Y接电平显示发光二极管。 （2）将逻辑开关按表1.2的状态，将结果填入表中。 表1.2 输入输出 1(K1) 2(K2) 4(K35(K4) A B Y 电压（V） L H H H H L L L H H H H L L L H H L L L L L H H 1 1 1 1 1 1 1 1

数字电路实验Multisim仿真

实验一 逻辑门电路 一、与非门逻辑功能的测试 74LS20（双四输入与非门） 仿真结果 二、 或非门逻辑功能的测试 74LS02（四二输入或非门） 仿真结果： 三、与或非门逻辑功能的测试 74LS51（双二、三输入与或非门） 仿真结果： 四、异或门逻辑功能的测试 74LS86（四二输入异或 门）各一片 仿真结果： 二、思考题 1. 用一片74LS00实现Y = A+B 的逻辑功能 ； 2. 用一片74LS86设计 一个四位奇偶校验电路； 实验二 组合逻辑 电路 一、分析半加器的逻辑功能 二. 验证

的逻辑功能 4.思考题 （1）用两片74LS138 接成四线-十六线译码器 0000 0001 0111 1000 1111 （2）用一片74LS153接成两位四选一数据选择器； （3）用一片74LS153一片74LS00和接成一位全加器 （1）设计一个有A、B、C三位代码输入的密码锁（假设密码是011），当输入密码正确时，锁被打开（Y1=1），如果密码不符，电路发出报警信号（Y2=1）。 以上四个小设计任做一个，多做不限。 还可以用门电路搭建 实验三触发器及触发器之间的转换 1.D触发器逻辑功能的测试(上升沿) 仿真结果; 2.JK触发器功能测试（下降沿） Q=0 Q=0略

3.思考题： （1） （2） （3）略 实验四寄存器与计数器 1.右移寄存器（74ls74 为上升沿有效） 2.3位异步二进制加法，减法计数器（74LS112 下降沿有效） 也可以不加数码显示管 3.设计性试验 （1）74LS160设计7进制计数器（74LS160 是上升沿有效，且异步清零，同步置数）若采用异步清零： 若采用同步置数： （2）74LS160设计7进制计数器 略 （3）24进制 83进制 注意：用74LS160与74LS197、74LS191是完全不一样的 实验五555定时器及其应用 1.施密特触发器

数字集成电路设计实验报告

哈尔滨理工大学数字集成电路设计实验报告 学院：应用科学学院 专业班级：电科12 - 1班 学号：32 姓名：周龙 指导教师：刘倩 2015年5月20日

实验一、反相器版图设计 1.实验目的 1）、熟悉mos晶体管版图结构及绘制步骤； 2）、熟悉反相器版图结构及版图仿真； 2. 实验内容 1）绘制PMOS布局图； 2）绘制NMOS布局图； 3）绘制反相器布局图并仿真； 3. 实验步骤 1、绘制PMOS布局图： (1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层； (4) 绘制Poly图层； (5) 绘制Active Contact图层；(6) 绘制Metal1图层； (7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察； 2、绘制NMOS布局图： (1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览； 3、绘制反相器布局图： (1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd 与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice 模拟； 4. 实验结果 nmos版图

实验三 Matlab的数字调制系统仿真实验(参考)

成都理工大学实验报告 课程名称：数字通信原理 姓名：__________________学号：______________ 成绩：____ ___ 实验三Matlab的数字调制系统仿真实验（参考） 1 数字调制系统的相关原理 数字调制可以分为二进制调制和多进制调制，多进制调制是二进制调制的推广，主要讨论二进制的调制与解调，简单讨论一下多进制调制中的差分相位键控调制（M-DPSK）。 最常见的二进制数字调制方式有二进制振幅键控（2-ASK）、移频键控（2-FSK）和移相键控（2-PSK 和2-DPSK）。下面是这几种调制方式的相关原理。 1.1 二进制幅度键控（2-ASK） 幅度键控可以通过乘法器和开关电路来实现。载波在数字信号1 或0 的控制下通或断，在信号为1 的状态载波接通，此时传输信道上有载波出现；在信号为0 的状态下，载波被关断，此时传输信道上无载波传送。那么在接收端我们就可以根据载波的有无还原出数字信号的1 和0。 幅移键控法(ASK)的载波幅度是随着调制信号而变化的，其最简单的形式是，载波在二进制调制信号控制下通断，此时又可称作开关键控法(OOK)。多电平MASK调制方式是一种比较高效的传输方式，但由于它的抗噪声能力较差，尤其是抗衰落的能力不强，因而一般只适宜在恒参信道下采用。 2-ASK 信号功率谱密度的特点如下： （1）由连续谱和离散谱两部分构成；连续谱由传号的波形g(t)经线性调制后决定，离散谱由载波分量决定； （2）已调信号的带宽是基带脉冲波形带宽的二倍。 1.2 二进制频移键控（2-FSK） 数字频率调制又称频移键控（FSK），二进制频移键控记作2FSK。数字频移键控是用载波的频率来传送数字消息，即用所传送的数字消息控制载波的频率。2FSK

CMOS数字集成电路设计_八位加法器实验报告

CMOS数字集成电路设计课程设计报告 学院：****** 专业：****** 班级：****** 姓名：Wang Ke qin 指导老师：****** 学号：****** 日期：2012-5-30

目录 一、设计要求 (1) 二、设计思路 (1) 三、电路设计与验证 (2) (一)1位全加器的电路设计与验证 (2) 1)原理图设计 (2) 2)生成符号图 (2) 3)建立测试激励源 (2) 4)测试电路 (3) 5)波形仿真 (4) (二)4位全加器的电路设计与验证 (4) 1)原理图设计 (4) 2)生成符号图 (5) 3)建立测试激励源 (5) 4)测试电路 (6) 5)波形仿真 (6) (三)8位全加器的电路设计与验证 (7) 1)原理图设计 (7) 2)生成符号图 (7) 3)测试激励源 (8) 4)测试电路 (8) 5)波形仿真 (9) 6)电路参数 (11) 四、版图设计与验证 (13) (一)1位全加器的版图设计与验证 (13) 1)1位全加器的版图设计 (13) 2)1位全加器的DRC规则验证 (14) 3)1位全加器的LVS验证 (14) 4)错误及解决办法 (14) (二)4位全加器的版图设计与验证 (15) 1)4位全加器的版图设计 (15) 2)4位全加器的DRC规则验证 (16) 3)4位全加器的LVS验证 (16) 4)错误及解决办法 (16) (三)8位全加器的版图设计与验证 (17) 1)8位全加器的版图设计 (17) 2)8位全加器的DRC规则验证 (17) 3)8位全加器的LVS验证 (18) 4)错误及解决办法 (18) 五、设计总结 (18)

数字电路仿真实验报告

数字逻辑与CPU 仿真实验报告 姓名： 班级： 学号：

仿真实验 摘要：Multisim是Interactive Image Technologies公司推出的以Windows为基础的仿真工具，具有丰富的仿真分析能力。本次仿真实验便是基于Multisim软件平台对数字逻辑电路的深入研究，包括了对组合逻辑电路、时序逻辑电路中各集成元件的功能仿真与验证、对各电路的功能分析以及自行设计等等。 一、组合逻辑电路的分析与设计 1、实验目的 （1）掌握用逻辑转换器进行逻辑电路分析与设计的方法。 （2）熟悉数字逻辑功能的显示方法以及单刀双掷开关的应用。 （3）熟悉字信号发生器、逻辑分析仪的使用方法。 2、实验内容和步骤 （1）采用逻辑分析仪进行四舍五入电路的设计 ①运行Multisim，新建一个电路文件，保存为四舍五入电路设计。 ②在仪表工具栏中跳出逻辑变换器XLC1。 图1-1 逻辑变换器以及其面板 ③双击图标XLC1，其出现面板如图1-1所示 ④依次点击输入变量，并分别列出实现四舍五入功能所对应的输出状态（点击输出依 次得到0、1、x状态）。 ⑤点击右侧不同的按钮，得到输出变量与输入变量之间的函数关系式、简化的表达式、 电路图及非门实现的逻辑电路。 ⑥记录不同的转换结果。

（2）分析图1-2所示代码转换电路的逻辑功能 ①运行Multisim，新建一个电路文件，保存为代码转换电路。 ②从元器件库中选取所需元器件，放置在电路工作区。 ?从TTL工具栏选取74LS83D放置在电路图编辑窗口中。 ?从Source库取电源Vcc和数字地。 ?从Indictors库选取字符显示器。 ?从Basic库Switch按钮选取单刀双掷开关SPD1，双击开关，开关的键盘控制设 置改为A。后面同理，分别改为B、C、D。 图1-2 代码转换电路 ③将元件连接成图1-2所示的电路。 ④闭合仿真开关，分别按键盘A、B、C、D改变输入变量状态，将显示器件的结果填 入表1-1中。 ⑤说明该电路的逻辑功能。 表1-1 代码转换电路输入输出对应表

福州大学集成电路版图设计实验报告

福州大学物信学院 《集成电路版图设计》 实验报告 姓名：席高照 学号：111000833 系别：物理与信息工程 专业：微电子学 年级：2010 指导老师：江浩

一、实验目的 1.掌握版图设计的基本理论。 2.掌握版图设计的常用技巧。 3.掌握定制集成电路的设计方法和流程。 4.熟悉Cadence Virtuoso Layout Edit软件的应用 5.学会用Cadence软件设计版图、版图的验证以及后仿真 6.熟悉Cadence软件和版图设计流程，减少版图设计过程中出现的错误。 二、实验要求 1.根据所提供的反相器电路和CMOS放大器的电路依据版图设计的规则绘制电路的版图，同时注意CMOS查分放大器电路的对称性以及电流密度（通过该电路的电流可能会达到5mA） 2.所设计的版图要通过DRC、LVS检测 三、有关于版图设计的基础知识 首先，设计版图的基础便是电路的基本原理，以及电路的工作特性，硅加工工艺的基础、以及通用版图的设计流程，之后要根据不同的工艺对应不同的设计规则，一般来说通用的版图设计流程为①制定版图规划记住要制定可能会被遗忘的特殊要求清单②设计实现考虑特殊要求及如何布线创建组元并对其进行布局③版图验证执行基于计算机的检查和目视检查，进行校正工作④最终步骤工程核查以及版图核查版图参数提取与后仿真 完成这些之后需要特别注意的是寄生参数噪声以及布局等的影响，具体是电路而定，在下面的实验步骤中会体现到这一点。 四、实验步骤 I.反相器部分： 反相器原理图：

反相器的基本原理：CMOS反相器由PMOS和NMOS构成，当输入高电平时，NMOS导通，输出低电平，当输入低电平时，PMOS导通，输出高电平。 注意事项： （1）画成插齿形状，增大了宽长比，可以提高电路速度 （2）尽可能使版图面积最小。面积越小，速度越高，功耗越小。 （3）尽可能减少寄生电容和寄生电阻。尽可能增加接触孔的数目可以减小接触电阻。（4）尽可能减少串扰，电荷分享。做好信号隔离。 反相器的版图： 原理图电路设计： 整体版图：

(完整版)基于QuartusII的数字电路仿真实验报告手册

数字电路仿真实验报告 班级通信二班姓名：孔晓悦学号：10082207 作业完成后,以班级为单位,班长或课代表收集齐电子版实验报告,统一提交. 文件命名规则如“通1_王五_学号” 一、实验目的 1. 熟悉译码器、数据选择器、计数器等中规模数字集成电路（MSI）的逻辑功能及其使 用方法。 2. 掌握用中规模继承电路构成逻辑电路的设计方法。 3. 了解EDA软件平台Quartus II的使用方法及主要功能。 二、预习要求 1. 复习数据选择器、译码器、计数器等数字集成器件的工作原理。 2. 熟悉所有器件74LS153、74LS138、74LS161的功能及外引线排列。 3．完成本实验规定的逻辑电路设计项目，并画出接线图，列出有关的真值表。 三、实验基本原理 1．译码器 译码器的逻辑功能是将每个输入的二进制代码译成对应的高、低电平信号。译码器按功能可分为两大类，即通用译码器和显示译码器。通用译码器又包括变量译码器和代码变换译码器。 变量译码器是一种完全译码器，它将一系列输入代码转换成预知一一对应的有效信号。 这种译码器可称为唯一地址译码器。如3线—8线、4线—16线译码器等。 显示译码器用来将数字或文字、符号的代码译成相应的数字、文字、符号的电路。如BCD-七段显示译码器等。 2．数据选择器 数据选择器也陈伟多路选择器或多路开关，其基本功能是：在选择输入（又称地址输入）信号的控制下，从多路输入数据中选择某一路数据作为输出。因此，数据选择器实现的是时分多路输入电路中发送端电子开关的功能，故又称为复用器。一般数据选择器有n 个地址输入端，2n错误!未找到引用源。个数据输入端，一个数据输出端或反码数据输出端，同时还有选通端。目前常用的数据选择器有2选1、4选1、8选1、16选1等多种类型。 3．计数器 计数器是一个庸医实现技术功能的时序部件，它不仅可以用来对脉冲计数，还常用作数字系统的定时、分频、执行数字运算以及其他一些特定的逻辑功能。 74LS161是4位同步二进制计数器，它除了具有二进制加法计数功能外，还具有预置数、保质和异步置零等附加功能。 四、实验内容

数字ic设计实验报告

数字集成电路设计 实验报告 实验名称二输入与非门的设计 一．实验目的 a)学习掌握版图设计过程中所需要的仿真软件

b)初步熟悉使用Linux系统 二．实验设备与软件 PC机，RedHat,Candence 三．实验过程 Ⅰ电路原理图设计 1.打开虚拟机VMware Workstation，进入Linux操作系统RedHat。 2.数据准备，将相应的数据文件拷贝至工作环境下，准备开始实验。 3.创建设计库，在设计库里建立一个schematic view，命名为，然后进入电路 图的编辑界面。 4.电路设计 设计一个二输入与非门，插入元器件，选择PDK库（xxxx35dg_XxXx）中的nmos_3p3、 pmos_3p3等器件。形成如下电路图，然后check and save，如下图。 图1.二输入与非门的电路图 5.制作二输入与非门的外观symbol Design->Create Cellview -> From Cellview，在弹出的界面，按ok后出现symbol Generation options，选择端口排放顺序和外观，然后按ok出现symbol编辑界面。按照需 要编辑成想要的符号外观，如下图。保存退出。

图2.与非门外观 6.建立仿真电路图 方法和前面的“建立schemtic view”的方法一样，但在调用单元时除了调用analogL 库中的电压源、（正弦）信号源等之外，将之前完成的二输入与非门调用到电路图中，如下图。 图3.仿真电路图 然后设置激励源电压输出信号为高电平为3.5v，低电平为0的方波信号。 7.启动仿真环境 在ADE中设置仿真器、仿真数据存放路径和工艺库，设置好后选择好要检测的信号在电路中的节点，添加到输出栏中，运行仿真得到仿真结果图。

数字集成电路设计与分析

问答： Point out design objects in the figure such as :design, cell, reference, port, pin, net, then write a command to set 5 to net A Design: top Reference: ADD DFF Cell: U1 U2 Port: A B clk sum Pin: A B D Q Net: A B SIN Set_load 5 [get_nets A] why do we not choose to operate all our digital circuits at these low supply voltages? 答：1）不加区分地降低电源电压虽然对减少能耗能正面影响，但它绝对会使门的延时加大 2）一旦电源电压和本征电压（阈值电压）变得可比拟，DC特性对器件参数（如晶体管 阈值）的变化就变得越来越敏感 3）降低电源电压意味着减少信号摆幅。虽然这通常可以帮助减少系统的内部噪声（如串扰引起的噪声），但它也使设计对并不减少的外部噪声源更加敏感） 问道题： 1.CMOS静态电路中，上拉网络为什么用PMOS,下拉网络为什么用NMOS管 2.什么是亚阈值电流，当减少VT时，V GS =0时的亚阈值电流是增加还是减少？ 3.什么是速度饱和效应 4.CMOS电压越低，功耗就越少？是不是数字电路电源电压越低越好，为什么？ 5.如何减少门的传输延迟？ P203 6.CMOS电路中有哪些类型的功耗？ 7.什么是衬垫偏置效应。 8.gate-to-channel capacitance C GC,包括哪些部分 VirSim有哪几类窗口 3-6. Given the data in Table 0.1 for a short channel NMOS transistor with V DSAT = 0.6 V and k′=100 μA/V2, calculate V T0, γ, λ, 2|φf|, and W / L:

北京邮电大学数字电路实验报告

北京邮电大学数字电路实验报告

北京邮电大学 数字电路与逻辑设计实验 实验报告 实验名称：QuartusII原理图输入 法设计与实现 学院：北京邮电大学 班级： 姓名： 学号：

一．实验名称和实验任务要求 实验名称：QuartusII原理图输入法设计与实现 实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用； ⑶熟悉实验板的使用。 实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑 门设计实现一个半加器，生成新的半加器图像模 块。 ⑵用实验内容（1）中生成的半加器模块以及逻辑门 实现一个全加器，仿真验证其功能，并能下载到实 验板上进行测试，要求用拨码开关设定输入信号， 发光二级管显示输出信号。 ⑶用3线—8线译码器（74L138）和逻辑门实现要求 的函数：CBA F+ C + =,仿真验证其 + B C B A A A B C 功能，，并能下载到实验板上进行测试，要求用拨 码开关设定输入信号，发光二级管显示输出信号。二．设计思路和过程 半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。 a表示加数，b表示被加数，s表示半加和， co表示向高位的进位。

⑵由数字电路与逻辑设计理论知识可知b a s ⊕=;b a co ?= 选择两个逻辑门：异或门和与门。a,b 为异或门和与门的输入，S 为异或门的输出，C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能，并生成新的半加器图形模块单元。 (4)下载到电路板，并检验是否正确。 全加器的设计实现过程：⑴全加器能够由两个半加器和一个或门构成。全加器有三个输入值a,b,ci ，两个输 出值s,co ：a 为被加数，b 为加数，ci 为低 位向高位的进位。 ⑵全加器的逻辑表 示式为： c b a s ⊕⊕= b a ci b a co ?+?⊕=)(

实验一 典型环节的电路模拟与数字仿真实验

实验一典型环节的电路模拟与数字仿真实验 一实验目的 通过实验熟悉各种典型环节传递函数及其特性，掌握电路模拟和数字仿真研究方法。 二实验内容 1.设计各种典型环节的模拟电路。 2.编制获得各种典型环节阶跃特性的数字仿真程序。 3.完成各种典型环节模拟电路的阶跃特性测试，并研究参数变化对典型环节阶跃特性的影响。 4.运行所编制的程序，完成典型环节阶跃特性的数字仿真研究，并与电路模拟研究的结果作比较。 三实验步骤 1.熟悉实验设备，设计并连接各种典型环节的模拟电路； 2.利用实验设备完成各典型环节模拟电路的阶跃特性测试，并研究参数变化对典型环节阶跃特性的影响； 3.用MATLAB编写计算各典型环节阶跃特性的数字仿真研究，并与电路模拟测试结果作比较。分析实验结果，完成实验报告。 四实验结果 1.积分环节模拟电路、阶跃响应

仿真结果： 2.比例积分环节模拟电路、阶跃响应 仿真结果：

3.比例微分环节模拟电路、阶跃响应 仿真结果： 4.惯性环节模拟电路、阶跃响应

仿真结果： 5.实验结果分析： 积分环节的传递函数为G=1/Ts(T为积分时间常数)，惯性环节的传递函数为G=1/(Ts+1)（T为惯性环节时间常数）。 当时间常数T趋近于无穷小，惯性环节可视为比例环节， 当时间常数T趋近于无穷大，惯性环节可视为积分环节。

实验二典型系统动态性能和稳定性分析的电路模拟与数 字仿真研究 一实验目的 1.学习和掌握动态性能指标的测试方法。 2.研究典型系统参数对系统动态性能和稳定性的影响。 二实验内容 1.观测二阶系统的阶跃响应，测出其超调量和调节时间，并研究其参数变化对动态性能和稳定性的影响。 三实验步骤 1.熟悉实验设备，设计并连接由一个积分环节和一个惯性环节组成的二阶闭环系统的模拟电路； 2.利用实验设备观测该二阶系统模拟电路的阶跃特性，并测出其超调量和调节时间； 3.二阶系统模拟电路的参数观测参数对系统的动态性能的影响； 4.分析结果，完成实验报告。 四实验结果 典型二阶系统 仿真结果：1）过阻尼