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全数字锁相环设计1

全数字锁相环设计

锁相的概念是在19世纪30年代提出的，而且很快在电子学和通信领域中

获得广泛应用。尽管基本锁相环的从开始出现几乎保持原样，但是使用不同的

技术制作及满足不同的应用要求，锁相环的实现对于特定的设计还是蛮大的挑战。

锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，已经成为

各种电子设备中必不可少的基本部件。随着电子技术向数字化方向发展，需要

采用数字方式实现信号的锁相处理。锁相环技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现

的锁相环相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程

可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及

D/A转换。随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，全数字锁相环必然会在其中得到更为广泛的应用。因此，对全数字锁相环

的研究和应用得到了越来越多的关注。

传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得

稳定的振荡控制数据。对于高阶全数字锁相环，其数字滤波器常常采用基于

DSP的运算电路。这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现

将需要很大的电路量，这给专用集成电路的应用和片上系统SOC(system on chip)的设计带来一定困难。另一种类型的全数字锁相环是采用脉冲序列低通滤波计数电路作为环路滤波器，如随机徘徊序列滤波器、先N后M序列滤波器等。这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器

模块的振荡控制参数。由于脉冲序列低通滤波计数方法是一个比较复杂的非线

性处理过程，难以进行线性近似，因此，无法采用系统传递函数的分析方法确

定锁相环的设计参数。不能实现对高阶数字锁相环性能指标的解藕控制和分析，无法满足较高的应用需求。

由于数字电子技术的迅速发展，尤其是数字计算和信号处理技术在多媒体、自动化、仪器仪表、通讯等领域的广泛应用，用数字电路处理模拟信号的情况

日益普遍。所以模拟信号数字化是信息技术的发展趋势，而数字锁相环在其中

扮演着重要角色。近年来，随着VLSI技术的发展,随着大规模、超高速集成电

路的飞速发展,数字系统的集成度和逻辑速度越来越高,这使得数字锁相环在数

字通信、控制工程及无线电电子学的各个领域中的应用也越来越广泛。数字锁

相环路已在数字通信、无线电电子学及电力系统自动化等领域中得到了极为广

泛的应用。随着集成电路技术的发展，不仅能够制成频率较高的单片集成锁相

环路，而且可以把整个系统集成到一个芯片上去。在基于FPGA的通信电路中，可以把全数字锁相环路作为一个功能模块嵌入FPGA中，构成片内锁相环。

锁相环最初用于改善电视接收机的行同步和帧同步，以提高抗干扰能力。

20世纪50年代后期随着空间技术的发展，锁相环用于对宇宙飞行目标的跟踪、遥测和遥控。但是基本都是以模拟锁相环为基础。60年代初随着数字通信系统

的发展，出现数字锁相环其应用相当广泛，例如为相干解调提取参考载波、建

立位同步等。具有门限扩展能力的调频信号锁相鉴频器也是在60年代初发展起来的。在电子仪器方面，锁相环在频率合成器和相位计等仪器中起了重要作用。数字锁相环也以其独特的优点在很多方面取代了模拟锁相环。数字锁相环具有

以下优点：广泛采用逻辑门电路，触发电路和其它数字电路，因而受干扰影响

的可能性小；可靠性高便于集成化和小型化，避免了模拟锁相环的一些固有缺点。锁相环路所以获得日益广泛的应用是因为它具有如下几个重要特性：

◆跟踪特性。在环路锁定状态下，一旦输入频率发生变化，压控振荡器立

即响应这个变化，迅速跟踪输入频率，最终使输入与输出同步。这种环路可用

于锁相接收机。

◆滤波特性。通过环路滤波器的作用，锁相环路具有窄带滤波特性，能够

将混进输入信号中的噪声和杂散干扰滤除。而且通带可以做的很窄，性能远远

优于任何Lc、RC、石英晶体、陶瓷滤波器。

◆锁定状态无剩余频差存在。正是由于锁相环的这一理想频率控制特性，

使它在自动频率控制、频率合成技术等方面获得广泛的应用。

◆易于集成化。组成环路的基本部件都易于采用模拟集成电路实现。环路实现数字化之后，更易于采用数字集成电路。集成锁相环的体积不断减小，成本不断降低，而可靠性却不断增强，用途也越来越多。

因此,研究能够嵌入系统芯片内的全数字锁相环,提高其环路的工作性能,具有十分重要的意义。

1锁相环概述

我们所说的PLL，其实就是锁相环路，简称为锁相环。锁相环路是一种反馈控制电路。许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。

目前锁相环主要有模拟锁相环，数字锁相环以及有记忆能力(微机控制)锁相环。

1.1模拟锁相环的基本结构及工作原理

1.1.1模拟锁相环的基本结构

锁相环路是一种反馈电路，锁相环的英文全称是Phase-Locked Loop,简称PLL。模拟锁相环通常由鉴相器(PD)、环路滤波器(LF)和压控振荡器(VCO)三部分组成

锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成Ud(t)电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压Uc(t)，对振荡器输出信号的频率实施控制。

1.1.2模拟锁相环的工作原理

锁相环其作用是使得电路上的时钟和某一外部时钟的相位同步。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板共享同一个采样时钟。因此，所有各自的本地时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。

当压控振荡器的频率由于某种原因而发生变化时，必然引起相位的变化，该相位变化在鉴相器中与参考晶体的稳定相位相比较，使鉴相器输出一个与相位误差信号成比例的误差电压Ud，经过低通滤波器，取出其中缓慢变动数值，将压控振荡器的输出频率拉回到稳定的值上来，从而实现了相位负反馈控制。锁相环的工作原理：

a.压控振荡器的输出经过采集并分频；

b.和基准信号同时输入鉴相器；

c.鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压；

d.控制VCO，使它的频率改变；

e.这样经过一个很短的时间，VCO的输出就会稳定于某一期望值。

锁相环可以用来实现输出和输入两个信号之间的相位同步。当没有基准(参考)输入信号时，环路滤波器的输出为零(或为某一固定值)。这时，压控振荡器VCO按其固有频率fv进行自由振荡。当有频率为fR的参考信号输入时，Ur和Uv同时加到鉴相器进行鉴相。如果fr和fv相差不大，鉴相器对Ur和Uv进行鉴相的结果，输出一个与Ur和Uv的相位差成正比的误差电压Ud，再经过环路滤波器滤去Ud中的高频成分，输出一个控制电压Uc，Uc将使压控振荡器的频率fv(和相位)发生变化，朝着参考输入信号的频率靠拢，最后使fv=fr，环路锁定。环路一旦进入锁定状态后，压控振荡器的输出信号与环路的输入信号(参

考信号)之间只有一个固定的稳态相位差，而没有频差存在。这时我们就称环路已被锁定。

环路的锁定状态是对输入信号的频率和相位不变而言的，若环路输入的是

频率和相位不断变化的信号，而且环路能使压控振荡器的频率和相位不断地跟

踪输入信号的频率和相位变化，则这时环路所处的状态称为跟踪状态。锁相环

路在锁定后，不仅能使输出信号频率与输入信号频率严格同步，而且还具有频

率跟踪特性，所以它在电子技术的各个领域中都有着广泛的应用。

1.2全数字锁相环基本结构及工作原理

1.2.1全数字锁相环的基本结构

随着数字电路技术的发展，数字锁相环在调制解调、频率合成、FM立体声

解码、彩色副载波同步、图象处理等各个方面得到了广泛的应用。数字锁相环

不仅吸收了数字电路可靠性高、体积小、价格低等优点，还解决了模拟锁相环

的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对

离散样值的实时处理能力，已成为锁相技术发展的方向。

所谓数字PLL，就是指应用于数字系统的PLL，也就是说数字PLL中的各个模块都是以数字器件来实现的，是一个数字的电路。数字锁相环的优点是电路

最简单有效,可采用没有压控的晶振,降低了成本,提高了晶振的稳定性。但缺点是和模拟锁相环一样,一旦失去基准频率,输出频率立刻跳回振荡器本身的频率；另外还有一个缺点,就是当进行频率调整的时候，输出频率会产生抖动，频差越大，抖动会越大于密，不利于某些场合的应用。随着大规模、超高速的数字集

成电路的发展，为数字锁相环路的研究与应用提供了广阔空间。由于晶体振荡

器和数字调整技术的加盟，可以在不降低振荡器的频率稳定度的情况下，加大

频率的跟踪范围，从而提高整个环路工作的稳定性与可靠性。

锁相环是一个相位反馈控制系统，在数字锁相环中，由于误差控制信号是

离散的数字信号，而不是模拟电压，因而受控的输出电压的改变是离散的而不

是连续的；此外，环路组成部件也全用数字电路实现，故而这种锁相环就称之

为全数字锁相环(简称PLL)。全数字锁相环主要由数字鉴相器、可逆计数器、

频率切换电路及N分频器四部分组成。其中可逆计数器及N分频器的时钟由外

部晶振提供。不用VCO，可大大减轻温度及电源电压变化对环路的影响。同时，采用在系统可编程芯片实现有利于提高系统的集成度和可靠性。

一阶全数字锁相环的基本结构如图所示。主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器四部分构成。K变模计数器和脉冲加减电路的

时钟分别为Mfc和2Nfc。这里fc是环路中心频率，一般情况下M和N都是2

的整数幂。本设计中两个时钟使用相同的系统时钟信号。

1.2.2全数字锁相环的工作原理

当环路失锁时，异或门鉴相器比较输入信号(fin)和输出信号(fout)之间的相位差异，并产生K变模可逆计数器的计数方向控制信号(dnup)；K变模可逆

计数器根据计数方向控制信号(dnup)调整计数值，dnup为高进行减计数，并当

计数值到达0时，输出借位脉冲信号(borrow)；为低进行加计数，并当计数值

达到预设的K模值时，输出进位脉冲信号(carryo)；脉冲加减电路则根据进位

脉冲信号(carryo)和借位脉冲信号(borrow)在电路输出信号(idout)中进行脉冲的增加和扣除操作，来调整输出信号的频率；重复上面的调整过程，当环路进

入锁定状态时，异或门鉴相器的输出se为一占空比50%的方波，而K变模可逆

计数器则周期性地产生进位脉冲输出carryo和借位脉冲输出borrow，导致脉

冲加减电路的输出idout周期性的加入和扣除半个脉冲。这样对于输出的频率

没有影响，也正是基于这种原理，可以把等概率出现的噪声很容易的去掉。

环路滤波器的性能优劣会直接影响到跟踪环路的性能。而采用数字化的环

路滤波器便于调试参数和提高系统可靠性。环路滤波器的输出要直接控制频率

合成器产生相应频率，使本地伪码能够准确跟踪发端信息。数字环中使用的数

字环路滤波器与模拟环中使用的环路滤波器作用一样，都对噪声及高频分量起

抑制作用，并且控制着环路相位校正的速度与精度。适当选择滤波器的参数，

可以改善环路的性能。数字环路滤波器的设计原理是建立在模拟环路滤波器的

基础上的。

1.3本次课题实现的方案

鉴相器采用异或门鉴相器(xormy)，数字滤波器是一个模值可变的的加减计数器(Kcounter)，数控振荡器是一个脉冲加减模块(IDCounter)，再用N分频器

(div_N)对脉冲加减模块(IDCounter)的输出idout分频，其中N分频器的参数

N来自与N参数计数器(Counter_N)，N参数计数器(Counter_N)对输入信号给出相应的分频参数。

另外两个dac模块是为了把输入信号fin和输出信号fout转换成模拟波形来观察的验证模块。本次全数字锁相环的框图如下：

1.4 FPGA简要介绍

Cyclone系列器件是ALTERA公司在2002年12月份推出的。从那以后，已

向全球数千位不同的客户交付了数百万片，成为ALTERA历史上采用最快的产品。它采用0.13um、全铜SRAM工艺，1.5V内核，容量从2910个逻辑单元到20060

个逻辑单元，并嵌入了4级最多为64个RAM块(128×36bit)。CYCLONE器件支

持大量的片外数据传输的单端I/O标准，包括LVTTL,LVCMOS,PCI,SSTL-2和SSTL-3。为满足设计者更快数据速率和信号传输能力的需要，Cyclone器件还

设有高达311Mbps的低压差分信令(LVDS)兼容通道。由于采用了特殊的三级布

线结构，其裸片尺寸大大降低。

Cyclone器件的性能可与业界最快FPGA芯片相抗衡，平衡了逻辑，存储器，锁相环(PLL)和高级I/O接口，Cyclone器件具有以下特性：

(1)新的编程构架通过设计实现低成本；

(2)嵌入式存储资源支持各种存储器应用和数字信号处理(DSP)实施；

(3)专用外部存储接口电路集成了DDR FCRAM和SDRAM存储器件；

(4)支持串行、总线和网络接口及各种通信协议；

(5)使用PLLs管理片内和片外系统时序；

(6)采用新的串行配置器件的低成本配置方案；

(7)通过Quartus II软件OpenCore评估特性，免费评估IP功能。

此外，Cyclone具有较高的性能价格比，Cyclone容量是以往低成本FPGA

系列的四倍，每千个LE的批量价格低于1.50美元。低成本结构和Cyclone FPGA丰富的器件资源相结合，能够实现完整的。可编程芯片系统(SOPC)方案，

成为大批量应用的理想选择。鉴于Cyclone器件价格低廉，速度快，所以在全

数字锁相环模块的设计中采用此器件进行设计开发。

2全数字锁相环具体模块的实现

2.1数字鉴相器的设计

常用的鉴相器有两种类型：异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)，本设计中采用异或门(XOR)鉴相器。异或门鉴相器比较输入信号fin相位和输出信号fout相位之间的相位差Фse=Фfin-Фfout，并输出误差信号se作为K变模可逆计数器的计数方向信号。环路锁定时，se为一占空比50%的方波，此时

的绝对相位差为90°。因此异或门鉴相器相位差极限为±90°。

鉴相器模块：

模块端口设计说明如下：

module xormy(a,b,y)；//异或门鉴相器。

input a,b；//输入

output y；//输出

其中fin对应异或门的输入端a，fout对应异或门输入端b，se对应异或

门的输出端y。如下图给出图异或门鉴相器在环路锁定及极限相位差下的波形：

基本原理如下，数字环路滤波器(DLF)作用是消除鉴相器输出的相位差信号se中的高频成分，保证环路的性能稳定，实际上可用一变模可逆计数器(设模

数为K)来实现。K变模可逆计数器根据相差信号SE来进行加减运算。当SE为

高电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个

进位脉冲信号CARRY给脉冲加减电路；当SE为低电平时，计数器进行减运算，如果结果为零，则输出一个借位脉冲信号BORROW给脉冲加减电路。当Fout同

步于Fin或只有随机干扰脉冲时，计数器加减的数目基本相等，计数结果在初

始值处上下徘徊，不会产生进位和借位脉冲，滤除因随机噪声引起的相位抖动。计数器根据输出结果生成控制增减脉冲动作的控制指令。

数字滤波器的工作过程如下,将异或鉴相器产生的se信号加到环路滤波器

的输入端,在环路滤波器模块内设置一个可逆计数器,计数器初始值设为kmode；超前脉冲到来时,可逆计数器加1,滞后脉冲到来时,可逆计数器减1.经过一段时间的计数后,当可逆计数器为ktop时,表示本地信号超前,环路滤波器输出扣脉

冲信号,可逆计数器复位为kmode；当可逆计数器为0时,表示本地信号滞后,环

路滤波器输出增脉冲信号,可逆计数器复位为kmode。从而起到了环路滤波的作用。在DPLL的基本结构中,K变模可逆计数器始终起作用。当环路锁定后,如果

模数kmode较小,则K变模可逆计数器会周期性输出超前脉冲和滞后脉冲,在脉

冲加减电路中产生周期性的脉冲加入和扣除,其结果是在脉冲加减电路的输出信号中产生了周期性的误差,称为"波纹"；如果模数kmode足够大,这种"波纹"误

差通过除N计数器后,可以减少到N个周期出现一次,即K模可逆计数器的超前

脉冲和滞后脉冲的周期是N个参考时钟周期。kmode的大小决定了DPLL的跟踪步,kmode越大,跟踪步长越小,锁定时的相位误差越小,但捕获时间越长kmode

越小,跟踪步长越大,锁定时的相位误差越大,但捕获时间越短。

K变模可逆计数器模值K对DPLL的性能指标有着很大的影响。计数器模值

K的取值可根据输入信号的相位抖动而定，加大模值K，有利于提高DPLL的抗

噪能力，但是会导致较大的捕捉时间和较窄的捕捉带宽。减小模值K可以缩短

捕捉时间，扩展捕捉带宽，但是降低了DPLL的抗噪能力。本设计中选择

Kmode=4。在初始时刻，计数器被置初值为K/2=2，这样可以DPLL捕捉速度很快。

K变模可逆计数器模块端口设计说明如下：

module KCounter(Kclock,reset,dnup,enable,Kmode,carryo,borrow)；

input Kclock；//系统时钟信号

input reset；//全局复位信号,高电平复位

input dnup；//鉴相器输出的加减控制信号

input enable；//可逆计数器计数允许信号，高电平有效

input[2：0]Kmode；//计数器模值设置信号

output carryo；//进位脉冲输出信号

output borrow；//借位脉冲输出信号

wire carryo,borrow；

reg[8：0]Count；//可逆计数器

reg[8：0]Ktop；//预设模值寄存器

K变模可逆计数器模块仿真如下图：

图2.5 K变模可逆计数器的仿真

2.3数控振荡器的设计

在全数字锁相环中，数控振荡器有别于以往的压空振荡器，数控振荡器由

脉冲加减电路实现，根据数字滤波器的给出的进位脉冲信号(carryo)和借位脉

冲信号(borrow)进行输出脉冲的调整。当没有进位脉冲信号和借位脉冲信号是，脉冲加减信号就是对时钟进行二分频输出，当有进位脉冲信号时，脉冲加减模

块会增加一个脉冲，相当于减少了脉冲周期，而增加了输出频率；同理，当有

借位脉冲信号时，脉冲加减模块会减少了一个脉冲，相当于增加了脉冲周期，

而减少输出了频率；这样通过脉冲增减模块的对输入信号频率和相位的跟踪和

调整，最终使输出信号锁定在输入信号的频率和信号上，工作波形如图所示。

图2.6脉冲加减电路工作原理波形

脉冲增减模块模块端口设计说明如下：

module IDCounter(IDclock,reset,inc,dec,IDout)；//脉冲增减模块

input IDclock,reset,inc,dec；

output IDout；

reg IDout；

2.4 N分频参数控制的设计

为了使锁定频率范围更宽，这里采用了动态N分频。原理就是对输入信号周期用高频时钟进行测量，得到高频时钟的长度之后再量化然后给出N值，N 的值与高频时钟长度比例关系，高频时钟长度越长，N值越大。

N分频参数控制模块端口设计说明如下：

module counter_N(clk,fin,reset,count_N)；//利用clk对fin脉冲的测量并给出N值

input clk,fin,reset；

output[14：0]count_N；//输出counter_N是输入信号fin周期长度的一半

N分频参数控制模块仿真如下图：

N分频器则是一个简单的除N计数器。N分频器对脉冲加减电路的输出脉冲再进行N分频，得到整个环路的输出信号fout。同时，因为fout=clk/2N=fc，因此通过改变分频值N可以得到不同的环路中心频率fc。除N计数器对脉冲加减电路的输出IDOUT再进行N分频，得到整个环路的输出信号Fout。同时，因为fc=IDCLOCK/2N，因此通过改变分频值N可以得到不同的环路中心频率fc。

N分频器模块端口设计什么如下：

module div_N(clkin,n,reset,clkout)；//N分频模块

input clkin,reset；

input[14：0]n；

output clkout；

N分频器模块仿真如下：

2.6数模DAC转换模块的设计

这里使用数模转换模块是为了在仿真过程更好的直观的观察锁相的情况。把输入信号和输出信号都经过一个数模转换模块，然后用经过软件的设置可以看到正弦波的图形，或者可以通过示波器来看图形。这样可以表征两个信号的频率和相位的差。

数模DAC转换模块端口设计说明如下：

module dac(clk,dout,dd)；//数模转换模块

input clk；//输入转换的信号

output[7：0]dout；//位宽为八位的输出

output[7：0]dd；

reg[7：0]dout；

reg[7：0]dd；

数模DAC转换模块仿真如下：

可以看到clk经过dac模块可以用正弦波来显示，如下图2.12 2.7全数字锁相环的顶层模块

全数字锁相环的顶层模块主要是把前面设计的几个模块连接起来。全数字锁相环顶层模块端口设计如下：

module

pll_top(fin,fout,se,clk,reset,enable,Kmode,fin_dac,fout_dac)；

input fin,clk；//输入clk时钟周期100ns(10Mhz)

input reset,enable；//reset高电平复位，enable高电平有效

input[2：0]Kmode；//滤波计数器的计数模值设定

output fout；//fout是锁频锁相输出

output[7：0]fin_dac,fout_dac；

//fin_dac,fout_dac分别是两个输入输出信号经过数模dac的输出

output se；//用于观察锁相与否

顶层文件程序生成的连接如图2.13：

3全数字锁相环仿真

3.1全数字锁相环的功能仿真

利用业界强大的ModelSim6.0软件进行功能仿真：

上面图3.1和图3.2分别是从不同的变化的fin输入频率的仿真，根据波

形可以看到fout频率能够跟随fin输入的变化。

3.2全数字锁相环的时序仿真

在时序仿真前，先利用QuartusII7.2软件编译如下图是编译的报告，从给出的编译结果可以知道，利用Altera公司的Cyclone系列器件的EP1C6Q

图3.3全数字锁相环编译结果截图

利用QuartusII7.2软件进行时序仿真：

图3.4全数字锁相环时序仿真结果

从时序仿真图可以看到，se在十个周期内输出方波，说明fout的频率在

几个fin周期内可以跟上fin的频率，就是相位被锁定，这时的相位差为90度。

4下载硬件测试

利用EDA6000实验箱来验证，并在实验箱上进行逻辑的分析。实验板上的FPGA型号为EP1C6Q240C8，使用电路的时钟频率为10MHz。在所设计的锁相环逻辑电路中，为了便于鉴视锁相环的工作状况，本次设计引出了一个锁相监视的判断信号se。采用逻辑分析仪观察各个信号的情况，设置好各个端脚对应的引脚。并且下载到芯片，连接好逻辑分析仪，就可以进行验证。

图4.2全数字锁相环EDA6000模式设置图

上图为设置EDA6000的模式，电路工作时钟clk就是clk0(IO30)设置为10Mhz，输入信号fin就是clk1(IO31)，在这里可以选择不同的信号频率。定义K0(IO40)，K1(IO41)，K2(IO42)，K3(IO43)，K4(IO44)并分别与Kmod0，Kmod1，Kmod2，enable，

reset对应；把芯片上定义的clk，fin，fout，se管脚分别连接到逻辑分析仪的LA7，LA6，LA5，LA4上，从而可以直接观察fin，fout和se信号之间的关系变化。

下面是逻辑仪分析对几种不同的fin输入频率分析的结果。

当fin输入频率取为1khz时，可以看到波形图如下：

上面的仿真图分别是在不同的输入信号，就是被锁相信号fin的频率由

1kHz到10kHz到100kHz，逻辑分析仪分析的结果。我们看上面的结果可以知道输出信号se是一系列的方波，说明了达到了相位锁定。因为锁相过程就是十几个fin周期，比较短，逻辑分析仪采样不到刚开始的数据，所以锁相的过程无法显示出来。从上面的结果可以看出设计的结果达到课题的设计指标。

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锁相环设计

锁相环测量简述一、锁相环路的基本工作原理锁相环路是一个相位反馈自动控制系统。它由以下三个基本部件组成：鉴相器（PD）、环路滤波器（LPF）和压控振荡器（VCO）。其组成方框图如下所示。锁相环路的基本方框图锁相环可用来实现输出和输入两个信号之间的相位同步。当没有基准（参考）输入信号时，环路滤波器的输出为零（或为某一固定值）。这时，压控振荡器按其固有频率fv进行自由振荡。当有频率为fR的参考信号输入时，uR 和uv同时加到鉴相器进行鉴相。如果fR和fv相差不大，鉴相器对uR和uv进行鉴相的结果，输出一个与uR和uv的相位差成正比的误差电压ud，再经过环路滤波器滤去ud中的高频成分，输出一个控制电压uc，uc将使压控振荡器的频率fv（和相位）发生变化，朝着参考输入信号的频率靠拢，最后使fv= fR，环路锁定。环路一旦进入锁定状态后，压控振荡器的输出信号与环路的输入信号（参考信号）之间只有一个固定的稳态相位差，而没有频差存在。环路的锁定状态是对输入信号的频率和相位不变而言的，若环路输入的是频率和相位不断变化的信号，而且环路能使压控振荡器的频率和相位不断地跟踪输入信号的频率和相位变化，则这时环路所处的状态称为跟踪状态。锁相环路在锁定后，不仅能使输出信号频率与输入信号频率严格同步，而且还具有频率跟踪特性，所以它在电子技术的各个领域中都有着广泛的应用。二、环路部件的测量 I.鉴相器特性的测量鉴相器的主要性能可用鉴相特性曲线和鉴相灵敏度来表示。鉴相特性曲线是表示鉴相器的输出电压Vd与两个输入比相信号之间相位差θe的关系曲线，其测量方法如右图所示，在测量精度要求不高的情况下，可用双踪示波器来代替相位计。

全数字锁相环毕业设计终稿

安徽大学本科毕业论文（设计、创作）题目：全数字锁相环的研究与设计学生姓名：郑义强学号：P3******* 院（系）：电子信息工程学院专业：微电子入学时间：2011年9月导师姓名：吴秀龙职称/学位：教授/博士导师所在单位：安徽大学电子信息工程学院完成时间：2015 年5月

全数字锁相环的研究与设计摘要锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。本文是在阅读了大量国内外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAX＋plus II逐个验证各个模块的功能。最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAX＋plus II 验证了它的功能的能否实现，仿真结果与理论分析基本符合。关键词：全数字锁相环；数字滤波器；数字振荡器；锁定时间

Design and research of ALL Digital Phase-Locked Loop Abstract The design and application of phase-locked loop is the focus of attention in the field of feedback control technology today, phase- locked loop has played a very important and unique role in variety of applications. such as the radar, measurement,communications, etc. All-digital phase-locked loop has its unique advantages. Its structure is varied, but short capture time, small synchronization error, excellent anti-interference ability is the standard measure of performance of a phase-locked loop. On the basis of reading a lot of DPLL technology literature of domestic and abroad, this article summed up the present situation and the development level of phase-locked loop technology, analysis the basic structure and principle of all-digital phase-locked loop in-depth, designed a quick all-digital phase-locked loop by using VHDL language and top-down design approach. In this brief, we presented a way of designing a first-order ALL Digital Phase-Locked Loop (ADPLL) first analyzes the significance of research, the development course of phase-locked loop current research status, and then describes the component parts of all digital phase-locked loop, and detailed analysis of the phase lock loop phase discriminator, reversible counter change mould, add and subtract pulse circuit, in addition to H counter and divide N working principle of each module. Then we use the VHDL statements to complete the phase discriminator, digital filter and the design of the digital oscillator, and using the simulation tool of MAX + plus II one by one to verify the function of each module. Finally, the various modules together, established a first-order digital phase-locked loop circuit, using the simulation tool of MAX + plus II verify the realization of its function, the simulation results and principle Keywords: All Digital Phase-Locked Loop; Digital filter; Digital oscillator, Locking time

锁相环电路设计

锁相环的原理 2007-01-23 00:24 1．锁相环的基本组成许多电子设备要正常工作，通常需要外部的输入信号与部的振荡信号同步，利用锁相环路就可以实现这个目的。锁相环路是一种反馈控制电路，简称锁相环（PLL）。锁相环的特点是：利用外部输入的参考信号控制环路部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。 2．锁相环的工作原理锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为：（8-4-1）（8-4-2）式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压u D为：用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压u C （t）。即u C（t）为：（8-4-3）式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：

PLL(锁相环)电路原理及设计 [收藏]

PLL(锁相环)电路原理及设计[收藏] PLL(锁相环)电路原理及设计在通信机等所使用的振荡电路，其所要求的频率范围要广，且频率的稳定度要高。无论多好的LC振荡电路，其频率的稳定度，都无法与晶体振荡电路比较。但是，晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。如果采用PLL(锁相环)(相位锁栓回路，PhaseLockedLoop)技术，除了可以得到较广的振荡频率范围以外，其频率的稳定度也很高。此一技术常使用于收音机，电视机的调谐电路上，以及CD唱盘上的电路。一PLL(锁相环)电路的基本构成 PLL(锁相环)电路的概要图1所示的为PLL(锁相环)电路的基本方块图。此所使用的基准信号为稳定度很高的晶体振荡电路信号。此一电路的中心为相位此较器。相位比较器可以将基准信号与VCO (Voltage Controlled Oscillator……电压控制振荡器)的相位比较。如果此两个信号之间有相位差存在时，便会产生相位误差信号输出。 (将VCO的振荡频率与基准频率比较，利用反馈电路的控制，使两者的频率为一致。) 利用此一误差信号，可以控制VCO的振荡频率，使VCO的相位与基准信号的相位(也即是频率)成为一致。 PLL(锁相环)可以使高频率振荡器的频率与基准频率的整数倍的频率相一致。由于，基准振荡器大多为使用晶体振荡器，因此，高频率振荡器的频率稳定度可以与晶体振荡器相比美。只要是基准频率的整数倍，便可以得到各种频率的输出。从图1的PLL(锁相环)基本构成中，可以知道其是由VCO，相位比较器，基准频率振荡器，回路滤波器所构成。在此，假设基准振荡器的频率为fr，VCO的频率为fo。在此一电路中，假设frgt;fo时，也即是VC0的振荡频率fo比fr低时。此时的相位比较器的输出PD 会如图2所示，产生正脉波信号，使VCO的振荡器频率提高。相反地，如果frlt;fo时，会产生负脉波信号。

全数字锁相环的设计

全数字锁相环的设计锁相环()技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环()与传统的模拟电路实现的相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需及转换。随着通讯技术、集成电路技术的飞速发展和系统芯片()的深入研究，必然会在其中得到更为广泛的应用。这里介绍一种采用硬件描述语言设计的方案。结构及工作原理一阶的基本结构如图所示。主要由鉴相器、变模可逆计数器、脉冲加减电路和除计数器四部分构成。变模计数器和脉冲加减电路的时钟分别为和。这里是环路中心频率，一般情况下和都是的整数幂。本设计中两个时钟使用相同的系统时钟信号。图数字锁相环基本结构图鉴相器常用的鉴相器有两种类型：异或门()鉴相器和边沿控制鉴相器()，本设计中采用异或门()鉴相器。异或门鉴相器比较输入信号相位和输出信号相位之间的相位差ФФФ，并输出误差信号作为变模可逆计数器的计数方向信号。环路锁定时，为一占空比的方波，此时的绝对相为差为°。因此异或门鉴相器相位差极限为±°。异或门鉴相器工作波形如图所示。

图异或门鉴相器在环路锁定及极限相位差下的波形变模可逆计数器变模可逆计数器消除了鉴相器输出的相位差信号中的高频成分，保证环路的性能稳定。变模可逆计数器根据相差信号来进行加减运算。当为低电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉冲信号给脉冲加减电路；当为高电平时，计数器进行减运算，如果结果为零，则输出一个借位脉冲信号给脉冲加减电路。脉冲加减电路脉冲加减电路实现了对输入信号频率和相位的跟踪和调整，最终使输出信号锁定在输入信号的频率和信号上，工作波形如图所示。图脉冲加减电路工作波形除计数器

锁相环应用电路仿真

高频电子线路实训报告锁相环路仿真设计专业学生姓名学号 2015 年 6 月24日

锁相环应用电路仿真锁相环是一种自动相位控制系统，广泛应用于通信、雷达、导航以及各种测量仪器中。锁相环及其应用电路是“通信电子电路”课程教学中的重点容，但比较抽象，还涉及到新的概念和复杂的数学分析。因此无论是教师授课还是学生理解都比较困难。为此，我们将基于Multisim的锁相环应用仿真电路引入课堂教学和课后实验。实践证明，这些仿真电路可以帮助学生对相关容的理解，并为进行系统设计工作打下良好的基础。锁相环的应用电路很多，这里介绍锁相环调频、鉴频及锁相接收机的Multisim仿真电路。 1.锁相环的仿真模型首先在Multisim软件中构造锁相环的仿真模型(图1)。基本的锁相环由鉴相器(PD)、环路滤波器(I P)和压控振荡器(VCO)三个部分组成。图中，鉴相器由模拟乘法器A 实现，压控振荡器为V3，环路滤波器由R1、C1构成。环路滤波器的输出通过R2、R3串联分压后加到压控振荡器的输入端，直流电源V2用来调整压控振荡器的中心频率。仿真模型中，增加R2、R3及的目的就是为了便于调整压控振荡器的中心频率。图1 锁相环的仿真模型 2.锁相接收机的仿真电路直接调频电路的振荡器中心频率稳定度较低，而采用晶体振荡器的调频电路，其调频围又太窄。采用锁相环的调频器可以解决这个矛盾。其结构原理如图2所示。

图2 锁相环调频电路的原理框图实现锁相调频的条件是调制信号的频谱要处于低通滤波器通带之外，也就是说，锁相环路只对慢变化的频率偏移有响应，使压控振荡器的中心频率锁定在稳定度很高的晶振频率上。而随着输人调制信号的变化，振荡频率可以发生很大偏移。图3 锁相环调频的仿真电路根据图2建立的仿真电路如图3所示。图中，设置压控振荡器V1在控制电压为0时，输出频率为0；控制电压为5V时，输出频率为50kHz。这样，实际上就选定了压控振荡器的中心频率为25kHz，为此设定直流电压V3为2.5V。调制电压V4通过电阻Rs接到VCO的输人端，R实际上是作为调制信号源V4的阻，这样可以保证加到VCO输人端的电压是低通滤波器的输出电压和调制电压之和，从而满足了原理图的要求。本电路中，相加功能也可以通过一个加法器来完成，但电路要变得相对复杂一些。 VCO输出波形和输人调制电压的关系如图4所示。由图可见，输出信号频率随着输人信号的变化而变化，从而实现了调频功能。

锁相环电路

手机射频部分的关键电路----锁相环电路锁相坏电路是一种用来消除频率误差为目的反馈控制电路，目前市场销售的手机基本上都是采用这种电路来控制射频电路中的压控振荡器。使其输出准确稳定的振荡频率。如锁相坏(PLL)电路出现故障将导致本振的频率输出不准确，则导致手机无信号。目前通信终端设备中对频率的稳定采用的是频率合成CSYN技术。频率合成的基本方法有三种：第一种直接频率合成；第二种锁相频率合成(PLL)；第三种直接数字频率合成(DDS)。由于锁相频率合成技术在电路设计方面(简单)，成本方面控制灵敏度方面，频谱纯净度方面等。都要胜于直接频率合成，与直接数字频率合成。所以被移动通信终端设备广范采用。它在手机电路中的作用是控制压控振荡器输出的频率，相位与基准信号的频率，相位保持同步。锁相坏电路的构成与工作原理： 1、构成：它是由鉴相器(PD)低通滤波器(LPF) 压控振荡器(VCO)三部分组成。鉴相器：它是一个相位比较器。基准频率信号和压控振荡器输出的取样频率在其内部进行相位比较，输出误差电压。低通滤波器：是将鉴相器输出的锁相电压进行滤波，滤除电流中的干扰和高频成分。得到一个纯净的直流控制电压。压控振荡器：产生手机所要的某一高频频率。（注：SYNEN、SYNCLK、SYNDATA来自CPU控制分频器，对本振信号进行N次分频）。当VCO产生手机所须的某一高频频率。一路去混频管，另一路反馈给锁相环，中的分频器进行N次分频。在这里为什么要进行N次分频呢？首先要说明一下基准频率与VCO振荡取样频率在鉴相要满足3个条件。 ①频率相同。②幅度相同。③相位不同。为了满足鉴相条件，所以在电路中设置了分频器。VCO振荡频率取样信号送入分频器完成N次分频后，得到一个与基准频率相位不同，但频率

全数字锁相环的设计

全数字锁相环的设计锁相环(PLL)技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的PLL相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及D/A转换。随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，DPLL必然会在其中得到更为广泛的应用。这里介绍一种采用VERILOG硬件描述语言设计DPLL的方案。 DPLL结构及工作原理一阶DPLL的基本结构如图1所示。主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器四部分构成。K变模计数器和脉冲加减电路的时钟分别为Mfc和2Nfc。这里fc是环路中心频率，一般情况下M和N都是2的整数幂。本设计中两个时钟使用相同的系统时钟信号。图1 数字锁相环基本结构图鉴相器常用的鉴相器有两种类型：异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)，本设计中采用异或门(XOR)鉴相器。异或门鉴相器比较输入信号Fin相位和输出信号Fout相位之间的相位差Фe=Фin-Фout，并输出误差信号Se作为K变模可逆计数器的计数方向信号。环路锁定时，Se为一占空比50%的方波，此时的绝对相为差为90°。因此异或门鉴相器相位差极限为±90°。异或门鉴相器工作波形如图2所示。

图2 异或门鉴相器在环路锁定及极限相位差下的波形 K变模可逆计数器 K变模可逆计数器消除了鉴相器输出的相位差信号Se中的高频成分，保证环路的性能稳定。K变模可逆计数器根据相差信号Se来进行加减运算。当Se 为低电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉冲信号CARRY给脉冲加减电路；当Se为高电平时，计数器进行减运算，如果结果为零，则输出一个借位脉冲信号BORROW给脉冲加减电路。脉冲加减电路脉冲加减电路实现了对输入信号频率和相位的跟踪和调整，最终使输出信号锁定在输入信号的频率和信号上，工作波形如图3所示。图3 脉冲加减电路工作波形除N计数器

模拟锁相环实验报告

实验一模拟锁相环模块一、实验原理和电路说明模拟锁相环模块在通信原理综合实验系统中可作为一个独立的模块进行测试。在系统工作中模拟锁相环将接收端的256KHz 时钟锁在发端的256KHz 的时钟上，来获得系统的同步时钟，如HDB3接收的同步时钟及后续电路同步时钟。 f 0=256K H z 64K H z U P 04U P 03B U P 02 U P 01512K H z 分频器÷4 分频器÷8 H D B 3 环路滤波器放大器图 2.1.1 模拟锁相环组成框图 T P P 02T E S T 跳线器K P 02V C O T P P 03T P P 06 T P P 04T P P 05 256K b itp s T P P 07带通滤波器 T P P 01 U P 03A 64K H z 该模块主要由模拟锁相环UP01（MC4046）、数字分频器UP02（74LS161）、D 触发器UP04（74LS74）、环路滤波器和由运放UP03（TEL2702）及阻容器件构成的输入带通滤波器（中心频率：256KHz ）组成。在UP01内部有一个振荡器与一个高速鉴相器组成。该模拟锁相环模块的框图见图2.1.1。因来自发端信道的HDB3码为归零码，归零码中含有256KHz 时钟分量，经UP03B 构成中心频率为256KHz 有源带通滤波器后，滤出256KHz 时钟信号，该信号再通过UP03A 放大，然后经UP04A 和UP04B 两个除二分频器（共四分频）变为64KHz 信号，进入UP01鉴相输入A 脚；VCO 输出的512KHz 输出信号经UP02进行八分频变为64KHz 信号，送入UP01的鉴相输入B 脚。经UP01内部鉴相器鉴相之后的误差控制信号经环路滤波器滤波送入UP01的压控振荡器输入端；WP01可以改变模拟锁相环的环路参数。正常时，VCO 锁定在外来的256KHz 频率上。模拟锁相环模块各跳线开关功能如下：

基于FPGA的数字锁相环的设计

目录第一章绪论..................................... 错误！未定义书签。 1.1锁相环技术的发展及研究现状................................................ 错误！未定义书签。 1.2课题研究意义 ........................................................................... 错误！未定义书签。 1.3本课题的设计内容.................................................................... 错误！未定义书签。第二章 FPGA的设计基础............................ 错误！未定义书签。 2.1硬件设计语言－Verilog HDL.................................................. 错误！未定义书签。 2.2 FPGA的设计流程 ...................................................................... 错误！未定义书签。第三章锁相环的原理. (2) 3.1全数字锁相环基本结构 (3) 3.2全数字锁相环的工作原理 (4) 第四章数字锁相环的设计 (5) 4.1基于FPGA的数字锁相环总体设计方案 (5) 4.2数字鉴相器的设计 (6) 4.3 K变模可逆计数器的设计 (7) 4.4脉冲加减器的设计 (10) 4.5 N分频器的设计 (12) 第五章实验仿真与调试 (14) 5.1数字锁相环的仿真 (14) 5.2数字锁相环的系统实验 (15) 结束语 (19) 参考文献 (20) 附录 (21)

全数字锁相环毕业设计终稿

大学本科毕业论文（设计、创作）题目：全数字锁相环的研究与设计学生：义强学号：P3******* 院（系）：电子信息工程学院专业：微电子入学时间：2011 年9 月导师：吴秀龙职称/学位：教授/博士导师所在单位：大学电子信息工程学院完成时间：2015 年 5 月

全数字锁相环的研究与设计摘要锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。本文是在阅读了大量国外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAX＋plus II逐个验证各个模块的功能。最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAX＋plus II 验证了它的功能的能否实现，仿真结果与理论分析基本符合。关键词：全数字锁相环；数字滤波器；数字振荡器；锁定时间

基于锁相环的频率合成电路设计

基于锁相环的频率合成电路设计 0 引言锁相环简称PLL，是实现相位自动控制的一门技术，早期是为了解决接收机的同步接收问题而开发的，后来应用在电视机的扫描电路中。由于锁相技术的发展，该技术已逐渐应用到通信、导航、雷达、计算机到家用电器的各个领域。自从20 世纪70年代起，随着集成电路的发展，开始出现集成的锁相环器件、通用和专用集成单片锁相环，使锁相环逐渐变成一个低成本、使用简便的多功能器件。如今，PLL 技术主要应用在调制解调、频率合成、彩电色幅载波提取、雷达、FM立体声解码等各个领域。随着数字技术的发展，还出现了各种数字PLL器件，它们在数字通信中的载波同步、位同步、相干解调等方面起着重要的作用。随着现代电子技术的飞快发展，具有高稳定性和准确度的频率源已经成为科研生产的重要组成部分。高性能的频率源可通过频率合成技术获得。随着大规模集成电路的发展，锁相式频率合成技术占有越来越重要的地位。由一个或几个高稳定度、高准确度的参考频率源通过数字锁相频率合成技术可获得高品质的离散频率源。 1 锁相环及频率合成器的原理 1．1 锁相环原理 PLL是一种反馈控制电路，其特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因PLL可以实现输出信号频率对输入信号频率的自动跟踪，所以PLL通常用于闭环跟踪电路。PLL在工作的过程中，当输出信号的频率与输入信号的频率相同时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是PLL名称的由来。PLL通常由鉴相器(PD)、环路滤波器(LF)和压控振荡器(VCO)三部分组成，PLL组成的原理框图如图1所示。 PLL中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD(t)电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC(t)，对振荡器输出信号的频率实施控制。鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图2所示。

基于Matlab的数字锁相环的仿真设计

基于Matlab的数字锁相环的仿真设计摘要：锁相环是一个能够跟踪输入信号相位变化的闭环自动跟踪系统。它广泛应用于无线电的各个领域，并且，现在已成为通信、雷达、导航、电子仪器等设备中不可缺少的一部分。然而由于锁相环设计的复杂性，用SPICE对锁相环进行仿真，数据量大，仿真时间长，而且需进行多次仿真以提取设计参数，设计周期长。本文借助于Matlab中Simulink仿真软件的灵活性、直观性，在Simulink 中利用仿真模块搭建了全数字锁相环的仿真模型。先借助模拟锁相环直观形象、易于理解的特点，通过锁相环在频率合成方面的应用，先对模拟锁相环进行了仿真，对锁相环的工作原理进行了形象的说明。在模拟锁相环的基础上，重新利用仿真模块搭建了全数字锁相环的仿真模型，通过仿真达到了设计的目的，验证了此全数字锁相环完全能达到模拟锁相环的各项功能要求。关键词：锁相环，压控振荡器，锁定，Simulink，频率合成，仿真模块 1引言 1932年法国的H.de Bellescize提出同步捡波的理论，首次公开发表了对锁相环路的描述。到1947年，锁相环路第一次应用于电视接收机的水平和垂直扫描的同步。到70年代，随着集成电路技术的发展，逐渐出现集成的环路部件、通用单片集成锁相环路以及多种专用集成锁相环路，锁相环路逐渐变成了一个成本低、使用简便的多功能组件，为锁相技术在更广泛的领域应用提供了条件。锁相环独特的优良性能使其得到了广泛的应用，其被普遍应用于调制解调、频率合成、电视机彩色副载波提取、FM立体声解码等。随着数字技术的发展，相应出现了各种数字锁相环，它们在数字信号传输的载波同步、位同步、相干解调等方面发挥了重要的作用。而Matlab强大的数据处理和图形显示功能以及简单易学的语言形式使Matlab在工程领域得到了非常广泛的应用，特别是在系统建模与仿真方面，Matlab已成为应用最广泛的动态系统仿真软件。利用MATLAB建模可以快速地对锁相环进行仿真进而缩短开发时间。 1.1选题背景与意义 Matlab是英文MATrix LABoratory（矩阵实验室）的缩写。1980年，时任美国新墨西哥大学计算机系主任的Cleve Moler教授在给学生讲授线性代数课程时，为使学生从繁重的数值计算中解放出来，用FORTRAN语言为学生编写了方便使用Linpack和Eispack的接口程序并命名为MATLAB，这便是MATLAB的雏形。经过几年的校际流

简述锁相环

南京机电职业技术学院毕业设计(论文) 题目 40MHz简易锁相环的设计系部电子工程系专业电子信息技术工程姓名王鑫学号 G1210145 指导教师吕彬森 2015 年 04 月09日

摘要在无线收发信机电路中，除了发射机和接收机外，还有一个非常重要的部分就是本地振荡电路。为了保证本地振荡模块输出信号的频率稳定性和较低的相位噪声，通常本振采用锁相环技术来实现，特别在无线通信领域。本文阐述了锁相环的基本结构和工作原理，从锁相环稳定性的角度出发，给出了无线通信电路中使用40MHz 锁相环的电路设计，并且将方案中锁相环电路进行了仿真，最终满足40MHz 锁相环的设计要求。关键词：锁相环；鉴相器；压控振荡器

Abstract（外语专业的需要）【英文摘要正文输入】 In the wireless transceiver circuit, in addition to the transmitter and the receiver, there is a very important part of the local oscillator circuit is. In order to ensure the stability of the local oscillator module, output signal frequency and low phase noise, the vibration by using phase locked loop technique, especially in the field of wireless communications. This paper introduces the basic structure and working principle of the phase-locked loop PLL, starting from the stability of the 40MHz PLL circuit design is given of the use of wireless communication circuit, and the scheme of PLL circuit simulation, and ultimately meet the design requirements of 40MHz phase locked loop. Keywords: Attenuation network; Attenuation quantity; Amplifier; broadband

锁相环设计与MATLAB仿真

本科毕业设计论文题目锁相环设计与MATLAB仿真 _______________________________________ 专业名称电子科学与技术学生姓名何鹏指导教师李立欣毕业时间2010年6月

毕业任务书一、题目《锁相环设计与MATLAB 仿真》二、指导思想和目的要求在了解锁相环的基本工作原理的基础上，熟悉其构成及数学模型，在对锁相环有了充分的要了解后，运用MATLAB 仿真软件对其进行仿真。通过仿真看锁相环是否工作正常，参数指标是否合格来判断是否达到了仿真要求。三、主要技术指标 1.锁相环的基本原理 2.锁相环工作期间是否经历了失锁、跟踪、捕获、锁定等四个状态。 3.锁定后平率相位是否平稳。四、进度和要求第3~5 周：查阅和整理资料文献，确定研究模型和研究方向；第6~8 周：分析模型，找出其中的缺陷；第9~11 周：提出更容易实现的结构，对该结构具体分析；第11~13 周：整理资料进行论文撰写、装订并翻译英文文献；第14~15 周：论文评阅，答辩准备，答辩五、主要参考书及参考资料 Floyd M ．Gardner,锁相环技术（第三版）姚剑清译，人民邮电出版社,2007 Roland E.Best,锁相环设计、仿真与应用（第五版），李永明等译，清华学出版社，2007.4 学生 ___________ 指导教师 ___________ 系主任 ___________ 设计论文

目录中文摘要 (3) 英文摘要 (4) 前言 (6) 第一章绪论 (7) 1．1 锁相环的发展及国内外研究现状 (7) 1．2 本文的主要内容组织 (9) 第二章锁相环的基本理论 (10) 2.1锁相环的工作原理 (11) 2.1.1鉴相器 (11) 2.1.2 低通滤波器 (13) 2.1.3 压控振荡器 (15) 2.2锁相环的工作状态 (15) 2.3锁相环的非线性工作性能分析 (17) 2.3.1跟踪性能 (18) 2.3.2捕获性能 (18) 2.3.3失锁状态 (19) 2.4锁相环的稳定性 (20) 2.5信号流程图 (21) 2.6锁相环的优良特性 (21) 2.7锁相环的应用 (22) 2.7.1锁相环在调制和解调中的应用 (22) 2.7.2锁相环在频率合成器中的应用 (23) 2.8本章小结 (23) 第三章锁相环的噪声分析 (24)

全数字锁相环设计1

全数字锁相环设计1 全数字锁相环设计锁相的概念是在19世纪30年代提出的，而且很快在电子学和通信领域中获得广泛应用。尽管基本锁相环的从开始出现几乎保持原样，但是使用不同的技术制作及满足不同的应用要求，锁相环的实现对于特定的设计还是蛮大的挑战。锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，已经成为各种电子设备中必不可少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。锁相环技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的锁相环相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及 D/A转换。随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，全数字锁相环必然会在其中得到更为广泛的应用。因此，对全数字锁相环的研究和应用得到了越来越多的关注。传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据。对于高阶全数字锁相环，其数字滤波器常常采用基于 DSP的运算电路。这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现将需要很大的电路量，这给专用集成电路的应用和片上系统SOC(system on chip)的设计带来一定困难。另一种类型的全数字锁相环是采用脉冲序列低通滤波计数电路作为环路滤波器，如随机徘徊序列滤波器、先N后M序列滤波器等。这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器模块的振荡控制参数。由于脉冲序列低通滤波计数方法是一个比较复杂的非线性处理过程，难以进行线性近似，因此，无法采用系统传递函数的分析方法确定锁相环的设计参数。不能实现对高阶数字锁相环性能指标的解藕控制和分析，无法满足较高的应用需求。

锁相环

如今，数字电路，特别是大规模集成数字电路技术的发展，给通信技术领域的发展提供了更有力的支持。各种电子产品潮水般涌现入各个领域。电子线路以其制作简单、易于控制、可靠性强、体积小、成本低廉等优点，以广泛应用于各个行业，电子产品无处不在，电子技术无处不用。随着新器件的不断面市，新电路出现了更多的新功能，新的设计如雨后春笋般涌现！电子系统设计的多样化和复杂化的发展趋势，推动着EDA（电子设计自动化）软件的发展和完善进程。传统的实现载波提取的部件通常是由CMOS 集成电路构成4046数字锁相环，中小规模TTL 集成电路74系列构成平方律部件和分频电路。这类的载波提取部件工作频率低，可靠性差。正因为大规模数字电路的发展，现在可将数字锁相环，平房律部件以及分频器直接写入FPGA，完成载波提取的功能。现场可编程门阵列(FPGA)的出现是超大规模集成电路技术和计算机辅助设计技术发展的结果。FPGA 器件集成度高、体积小，具有通过用户编程实现专门应用的功能。他允许电路设计者利用基于计算机的开发平台，经过设计输入、仿真、测试和校验，直到达到预期的结果。使用FPGA 器件可以大大缩短系统的研制周期，减少资金投入。更吸引人的是，采用FPGA 器件可以将原来的电路板级产品集成为芯片级产品，从而降低了功耗，提高了可靠性，同时还可以很方便地对设计进行在线修改。FPGA 器件成为研制开发的理想器件，特别适合产品地样机开发和小批量生产，因此有时人们也把FPGA 称为可编程的ASIC。另一方面，20世纪90年代以后高精密度PLD 在生产工艺、器件地编程和测试技术等方面都有了飞速的发展。例如CPLD 的集成度一般可达数千甚至上万门，ALTERA 公司推出的EPM9560，其单密度达到12000个可用门，包括多达50个宏单元，216个用户I/O 引脚，并能提供15ns 的脚至脚延时，16位计数器的最高工作频率为118MHZ。可编程逻辑器件的技术的高速发展。技术上使传统的“自下而上”的设计方法，变为一种新的“自顶向下”的设计方法，设计者可以利用计算机对系统进行方案设计和功能划分，系统的关键电路可以采用一片或几片专用的集成电路（ASIC）来实现，因而使系统的体积、重量减小，功耗降低，而且具有高性能、高可靠性和保密性好等有点。本次毕设运用FPGA 进行实现，在技术上跟上了时代的发展。该设计过程中用到了Altera 公司的可编程逻辑器件EPM7064SLC44-10。这种芯片是Altera 公司生产的MAX7000系列。MAX7000系列是Altera 公司速度最快的高速可编程逻辑器件系列，是采用先进的CMOS EEPROM 技术制造的EPLD。MAX7000系列（包括MAX7000A、MAX7000E 和MAX7000S）的集成度为600～10000可用门，32～1024个宏单元，以及36～212个用户I/O 引脚。这些基于EEPROM 的器件能够提供快至4.5ns 的组合传输延迟，16位计数器工作频率可达192.3MHz。此外，MAX7000的输入寄存器的建立时间非常短，能提供多个系统时钟且由可编程的速度/功耗控制。MAX7000E 是MAX7000系列的增强型，具有更高的集成度。MAX7000S 器件也具有MAX7000E 期间的增强特性，通过工业标准四引脚JTAG 接口实现在 ------------------------------装 ---------------- 订----------------- 线 ----------------------------------