数字逻辑课后答案 第五章

第五章 习题答案

1. 画出与阵列编程点

解：

2. 画出或阵列编程点

解：

3. 与、或阵列均可编程，画出编程点。

解;

---

----X 1X 2X 3X 4

4. 4变量LUT 编程

解：

5. 用VHDL 写出4输入与门

解： 源代码：

LIBRARY IEEE ；

USE IEEE .STD_LOGIC_1164.ALL ；

ENTITY and4 IS

PORT (a ，b ，c ，d ：IN STD_LOGIC ；

x ：OUT STD_LOGIC ）；

END and4；

ARCHITECTURE and4_arc OF and4 IS

BEGIN

x ＜＝a AND b AND c AND d ；

END and4_arc ；

6. 用VHDL 写出4输入或门

解： 源代码：

LIBRARY IEEE ；

USE IEEE .STD_LOGIC_1164.ALL ；

1

A

-B

B -F 3

2A 0A 1A 2A 3

SOP 输出

ENTITY or4 IS

PORT (a，b，c，d：IN STD_LOGIC；

x：OUT STD_LOGIC）；

END or4；

ARCHITECTURE or4_arc OF or4 IS

BEGIN

x＜＝a OR b OR c OR d；

END or4_arc；

7.用VHDL写出SOP表达式

解：源代码：

LIBRARY IEEE；

USE IEEE.STD_LOGIC_1164.ALL；

ENTITY sop IS

PORT (a，b，c，d，e，f：IN STD_LOGIC；

x：OUT STD_LOGIC）；

END sop；

ARCHITECTURE sop_arc OF sop IS

BEGIN

x＜＝(a AND b) OR (c AND d) OR (e AND f)；

END sop_arc；

8.用VHDL写出布尔表达式

解：源代码：

LIBRARY IEEE；

USE IEEE.STD_LOGIC_1164.ALL；

ENTITY boolean IS

PORT (a，b，c：IN STD_LOGIC；

f：OUT STD_LOGIC）；

END boolean；

ARCHITECTURE boolean_arc OF boolean IS

BEGIN

f＜＝(a OR (NOT b)OR c) AND (a OR b OR(NOT c))AND ((NOT a) OR (NOT b) OR (NOT c))；

END boolean_arc；

9.用VHDL结构法写出SOP表达式

解：源代码：

――三输入与非门的逻辑描述

LIBRARY IEEE；

USE IEEE.STD_LOGIC_1164.ALL；

ENTITY nand3 IS

PORT (a，b，c：IN STD_LOGIC；

x：OUT STD_LOGIC）；

END nand3；

ARCHITECTURE nand3_arc OF nand3 IS

BEGIN

x＜＝NOT (a AND b AND c)；

END nand3_arc；

――顶层结构描述文件

LIBRARY IEEE；

USE IEEE.STD_LOGIC_1164.ALL；

ENTITY sop IS

PORT (in1，in2，in3，in4，in5，in6，in7，in8，in9：IN STD_LOGIC；

out4：OUT STD_LOGIC)；

END sop；

ARCHITECTURE sop_arc OF sop IS

COMPONENT nand3

PORT (a，b，c：IN STD_LOGIC；

x：OUT STD_LOGIC）；

END COMPONENT；

SIGNAL out1，out2，out3：STD_LOGIC；

BEGIN

u1：nand3 PORT MAP (in1，in2，in3，out1)；

u2：nand3 PORT MAP (in4，in5，in6，out2)；

u3：nand3 PORT MAP (in7，in8，in9，out3)；

u4：nand3 PORT MAP (out1，out2，out3，out4)；

END sop；

10.用VHDL数据流法写出SOP表达式

解：源代码：

LIBRARY IEEE；

USE IEEE.STD_LOGIC_1164.ALL；

ENTITY sop IS

PORT (in1，in2，in3，in4，in5，in6，in7，in8，in9：IN STD_LOGIC；

out4：OUT STD_LOGIC)；

END sop；

ARCHITECTURE sop_arc OF sop IS

BEGIN

out4＜＝(in1 AND in2 AND in3) OR (in4 AND in5 AND in6 ) OR (in7 AND in8 AND in9)；

END sop_arc；

13.用VHDL设计3－8译码器

解：源代码：

LIBRARY IEEE；

USE IEEE.STD_LOGIC_1164.ALL；

ENTITY decoder_3_to_8 IS

PORT（a，b，c，g1，g2a，g2b：IN STD_LOGIC；

y：OUT STD_LOGIC _VECTOR（7 downto 0））；

END decoder_3_to_8；

ARCHITECTURE rt1 OF decoder_3_to_8 IS

SIGNAL indata：STD_LOGIC _VECTOR（2 downto 0）；

BEGIN

indata＜＝c & b & a；

PROCESS（indata，g1，g2a，g2b）

BEGIN

IF（g1＝′1′ AND g2a＝′0′ AND g2b＝′0′）THEN

CASE indata IS

WHEN "000"＝＞y＜＝"11111110"；

WHEN "001"＝＞y＜＝"11111101"；

WHEN "010"＝＞y＜＝"11111011"；

WHEN "011"＝＞y＜＝"11110111"；

WHEN "100"＝＞y＜＝"11101111"；

WHEN "101"＝＞y＜＝"11011111"；

WHEN "110"＝＞y＜＝"10111111"；

WHEN others＝＞y＜＝"01111111"；

END CASE；

ELSE

y＜＝"11111111"；

END IF；

END PROCESS；

END rt1；

14.用VHDL设计七段显示译码器

解：源代码：

LIBRARY IEEE；

USE IEEE.STD_LOGIC_1164.ALL；

ENTITY segment7 IS

PORT（xin：IN STD_LOGIC _VECTOR（3 downto 0）；

lt，rbi：IN STD_LOGIC；

yout：OUT STD_LOGIC _VECTOR（6 downto 0）；

birbo：INOUT STD_LOGIC）；

END segment7；

ARCHITECTURE seg7448 OF segment7 IS

SIGNAL sig_xin：STD_LOGIC _VECTOR（3 downto 0）；

BEGIN

sig_xin＜＝xin；

PROCESS（sig_xin，lt，rbi，birbo）

BEGIN

IF（birbo＝′0′）THEN

yout＜＝"0000000"；

ELSIF （lt＝′0′）THEN

yout＜＝"1111111"；

birbo＜＝′1′；

ELSIF （rbi＝′0′AND sig_xin＝"0000"）THEN

yout＜＝"0000000"；

birbo＜＝′0′；

ELSIF （rbi＝′1′ AND sig_xin＝"0000"）THEN

yout＜＝"1111110"；

birbo＜＝′1′；

ELSE

birbo＜＝′1′；

CASE sig_xin IS

WHEN "0001"＝＞yout＜＝"0110000"；

WHEN "0010"＝＞yout＜＝"1101101"；

WHEN "0011"＝＞yout＜＝"1111001"；

WHEN "0100"＝＞yout＜＝"0110011"；

WHEN "0101"＝＞yout＜＝"1011011"；

WHEN "0110"＝＞yout＜＝"0011111"；

WHEN "0111"＝＞yout＜＝"1110000"；

WHEN "1000"＝＞yout＜＝"1111111"；

WHEN "1001"＝＞yout＜＝"1110011"；

WHEN others＝＞yout＜＝"0100011"；

END CASE；

END IF；

END PROCESS；

END seg7448；

15.用VHDL设计8/3优先编码器

解：源代码：

LIBRARY IEEE；

USE IEEE.STD_LOGIC_1164.ALL；

ENTITY priorityencoder IS

PORT（din：IN STD_LOGIC _VECTOR（7 downto 0）；

ei：IN STD_LOGIC；

yout：OUT STD_LOGIC _VECTOR（2 downto 0）；

eo，gs：OUT STD_LOGIC）；

END priorityencoder；

ARCHITECTURE cod74148 OF priorityencoder IS BEGIN

PROCESS（ei，din）

BEGIN

IF（ei＝′1′）THEN

yout＜＝"111"；

eo＜＝′1′；

gs＜＝′1′；

ELSE

IF(din(7)＝′0′ ) THEN

yout＜＝"000"；

eo＜＝′1′；

gs＜＝′0′；

ELSIF(din(6)＝′0′ ) THEN

yout ＜＝"001"；

eo＜＝′1′；

gs＜＝′0′；

ELSIF(din(5)＝′0′ ) THEN

yout＜＝"010"；

eo＜＝′1′；

gs＜＝′0′；

ELSIF(din(4)＝′0′ ) THEN

yout＜＝"011"；

eo＜＝′1′；

gs＜＝′0′；

ELSIF(din(3)＝′0′ ) THEN

yout＜＝"100"；

eo＜＝′1′；

gs＜＝′0′；

ELSIF(din(2)＝′0′ ) THEN

yout＜＝"101"；

eo＜＝′1′；

gs＜＝′0′；

ELSIF(din(1)＝′0′ ) THEN

yout＜＝"110"；

eo＜＝′1′；

gs＜＝′0′；

ELSIF(din(0)＝′0′ ) THEN

yout＜＝"111"；

eo＜＝′1′；

gs＜＝′0′；

ELSIF(din＝"11111111") THEN

yout＜＝"111"；

eo＜＝′0′；

gs＜＝′1′；

END IF；

END IF；

END PROCESS；

END cod74148；

16.用VHDL设计BCD码至二进制码转换器。

解：源代码：

library ieee;

use ieee.std_logic_1164.all;

entity bcdtobi is

port(

bcdcode : IN STD_LOGIC_VECTOR(7 DOWNTO 0);

start: in std_logic;

qbit : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)

);

end;

architecture behavioral of bcdtobi is

begin

process(start)

begin

if start='0' then

case bcdcode(7 downto 0) is

when "00000000"=>qbit(3 downto 0)<="0000";

when "00000001"=>qbit(3 downto 0)<="0001";

when "00000010"=>qbit(3 downto 0)<="0010";

when "00000011"=>qbit(3 downto 0)<="0011";

when "00000100"=>qbit(3 downto 0)<="0100";

when "00000101"=>qbit(3 downto 0)<="0101";

when "00000110"=>qbit(3 downto 0)<="0110";

when "00000111"=>qbit(3 downto 0)<="0111";

when "00001000"=>qbit(3 downto 0)<="1000";

when "00001001"=>qbit(3 downto 0)<="1001";

when "00010000"=>qbit(3 downto 0)<="1010";

when "00010001"=>qbit(3 downto 0)<="1011";

when "00010010"=>qbit(3 downto 0)<="1100";

when "00010011"=>qbit(3 downto 0)<="1101";

when "00010100"=>qbit(3 downto 0)<="1110";

when "00010101"=>qbit(3 downto 0)<="1111";

when others=>qbit(3 downto 0)<="0000";

end case;

else

qbit(3 downto 0)<="0000";

end if;

end process;

end behavioral;

17.用VHDL设计4位寄存器

解：异步复位

源代码：

LIBRARY IEEE；

USE IEEE.STD_LOGIC_1164.ALL；

ENTITY register_4 IS

PORT（clk，r：IN STD_LOGIC；

din：IN STD_LOGIC _VECTOR（3 downto 0）；

qout：OUT STD_LOGIC _VECTOR（3 downto 0））；

END register_4；

ARCHITECTURE rge_arc OF register_4 IS

SIGNAL q_temp：STD_LOGIC _VECTOR（3 downto 0）；

BEGIN

PROCESS（clk，r）

BEGIN

IF（r＝′1′）THEN

q_temp＜＝"0000"；

ELSIF(clk′event AND clk＝′1′ ) THEN

q_temp＜＝din；

END IF；

qout＜＝q_temp；

END PROCESS；

END rge_arc；

18.用VHDL设计4位双向移位寄存器

解：s1、s0控制工作方式，dsl为左移数据输入，dsr为右移数据输入。

源代码：

LIBRARY IEEE；

USE IEEE.STD_LOGIC_1164.ALL；

ENTITY shiftreg IS

PORT（clk，r，dsr，dsl：IN STD_LOGIC；

s1，s0：IN STD_LOGIC；--function select

din：IN STD_LOGIC _VECTOR（3 downto 0）；--data in

qout：OUT STD_LOGIC _VECTOR（3 downto 0））；--data out END shiftreg；

ARCHITECTURE ls74194 OF shiftreg IS

SIGNAL iq：STD_LOGIC _VECTOR（3 downto 0）；

SIGNAL s：STD_LOGIC _VECTOR（1 downto 0）；

BEGIN

s＜＝s1 & s0；

PROCESS（clk，r）

BEGIN

IF（r＝′0′）THEN

iq＜＝"0000"；

ELSIF(clk′event AND clk＝′1′ ) THEN

CASE s IS

WHEN "00"＝＞null；

WHEN "01"＝＞iq＜＝dsr & din（3 downto 1）；--right

WHEN "10"＝＞iq＜＝din（2 downto 0）& dsl；--left

WHEN "11"＝＞iq＜＝din；--load

WHEN others＝＞null；

END CASE；

END IF；

qout＜＝iq；

END PROCESS；

END ls74194；

19.用VHDL设计8421码十进制加法计数器

解：异步清零，同步置数

源代码：

LIBRARY IEEE；

USE IEEE.STD_LOGIC_1164.ALL；

USE IEEE.STD_LOGIC_ARITH.ALL；

USE IEEE.STD_LOGIC_UNSIGNED.ALL；

ENTITY count10 IS

PORT（clk，clr，load：IN STD_LOGIC；

din：IN STD_LOGIC _VECTOR（3 downto 0）；

co：OUT STD_LOGIC；

qout：OUT STD_LOGIC _VECTOR（3 downto 0））；

END count10；

ARCHITECTURE count10_arch OF count10 IS

SIGNAL iq：STD_LOGIC _VECTOR（3 downto 0）；

BEGIN

PROCESS（clr，clk，load）

BEGIN

IF（clr＝′0′）THEN

i q＜＝"0000"；

ELSIF(clk′event AND clk＝′1′ ) THEN

IF（load＝′0′）THEN

iq＜＝din；

ELSIF（iq＝9）THEN

iq＜＝"0000"；

ELSE

iq＜＝iq+1；

END IF；

END IF；

qout＜＝iq；

END PROCESS；

co＜＝′1′ WHEN iq＝"1001" ELSE

′0′；

END count10_arch；

20．用VHDL设计可逆格雷码计数器

解：源代码：

LIBRARY IEEE；

USE IEEE.STD_LOGIC_1164.ALL；

ENTITY gray_count IS

PORT（clk，y：IN STD_LOGIC；

qout：OUT STD_LOGIC _VECTOR（2 downto 0））；END gray_count；

ARCHITECTURE arch_gray OF gray_count IS

SIGNAL iq：STD_LOGIC _VECTOR（2 downto 0）；BEGIN

PROCESS（clk）

BEGIN

IF (clk′event AND clk＝′1′ ) THEN

IF（y＝′1′）THEN

CASE iq IS

WHEN "000"＝＞iq＜＝"001"；

WHEN "001"＝＞iq＜＝"011"；

WHEN "011"＝＞iq＜＝"010"；

WHEN "010"＝＞iq＜＝"110"；

WHEN "110"＝＞iq＜＝"111"；

WHEN "111"＝＞iq＜＝"101"；

WHEN "101"＝＞iq＜＝"100"；

WHEN others＝＞iq＜＝"000"；

END CASE；

END IF；

IF（y＝′0′）THEN

CASE iq IS

WHEN "000"＝＞iq＜＝"100"；

WHEN "100"＝＞iq＜＝"101"；

WHEN "101"＝＞iq＜＝"111"；

WHEN "111"＝＞iq＜＝"110"；

WHEN "110"＝＞iq＜＝"010"；

WHEN "010"＝＞iq＜＝"011"；

WHEN "011"＝＞iq＜＝"001"；

WHEN others＝＞iq＜＝"000"；

END CASE；

END IF；

END IF；

qout＜＝iq；

END PROCESS；

END arch_gray；

21. 用VHDL设计有限状态机

解：源代码：

LIBRARY IEEE；

USE IEEE.STD_LOGIC_1164.ALL；

ENTITY asm IS

PORT（clk，k，reset：IN STD_LOGIC；

qout：OUT STD_LOGIC _VECTOR（1 downto 0））；END asm；

ARCHITECTURE asm_arch OF asm IS

TYPE asm_st IS (s0,s1,s2,s3)；

SIGNAL current_state，next_state：asm_st；

BEGIN

reg：PROCESS（clk，reset）

BEGIN

IF (reset＝′1′ ) THEN

current_state＜＝s0；

ELSIF(clk′event AND clk＝′1′ ) THEN

current_state＜＝next_state；

END IF；

END PROCESS；

com：PROCESS（current_state，k）

BEGIN

CASE current_state IS

WHEN s0＝＞qout＜＝"00"；

IF (k＝′0′ ) THEN

next_state＜＝s1；

ELSE

next_state＜＝s0；

END IF；

WHEN s1＝＞qout＜＝"01"；

IF (k＝′0′ ) THEN

next_state＜＝s1；

ELSE

next_state＜＝s2；

END IF；

WHEN s2＝＞qout＜＝"10"；

IF (k＝′0′ ) THEN

next_state＜＝s3；

ELSE

next_state＜＝s2；

END IF；

WHEN s3＝＞qout＜＝"11"；

IF (k＝′0′ ) THEN

next_state＜＝s3；

ELSE

next_state＜＝s0；

END IF；

WHEN others＝＞next_state＜＝s0；

END CASE；

END PROCESS；

END asm_arch；

数字逻辑第五章课后习题答案

数字逻辑第五章课后习题答案 5-1、解：(1) 列出电路的激励函数和输出函数表达式： 1111J K CP CP ==??=? 22321,1J Q K CP Q ?==??=?? 323331 ,1 J Q Q K CP Q ?==?? =?? Q 1n+1)； Q 2n+1); Q 3 n+1) (2) (4) 功能描述：由状态图可知，此电路为一带自启动能力的六进制计数器。 1 2 3 4 5 6 7 8 CP Q 1 Q 2 Q 3 时间图

5-2、解：表5.29所示为最小化状态表，根据状态分配原则，无“列”相邻（行相邻在脉冲异步时序电路中不适用。），在“输出”相邻中，应给AD、AC分配相邻代码。取A为逻辑0，如下卡诺图所示，状态赋值为：A=00，B=11；C=01；D=10。于是，二进制状态表 如下，根据D触发器的激励表可画出CP2、D2、CP1、D1、Z的卡诺图， 二进制状态表 状态编码 D触发器的激励表

5-3、解： 原始状态图 5-4、解：（1）写出电路的激励函数和输出函数表达式： Y 2=x 2+x 12x 1(2)作状态流程表： （3）作时间图：

设输入状态x2x1的变化序列为00 01 11 10 00 10 11 01.初始总态为（x2x1,y2y1）=(00,00). 从本题的状态流程表推演出总响应序列为 总态响应序列表 x2 x1 y2 y1 Z 时间图 （4）电路功能：当输入状态x2x1的变化序列为01 11 10 00时，电路输出高电平1，其余情况输出低电平0.因此，该电平异步时序电路为01 11 10 00序列检测器。 5-5、解： 时间图如下

数字逻辑考题及答案解析

数字逻辑试题1答案 一、填空：（每空1分，共20分） 1、（20.57）8 =（ 10.BC ）16 2、(63.25) 10= ( 111111.01 )2 3、（FF ）16= ( 255 )10 4、[X]原=1.1101，真值X= -0.1101，[X]补 = 1.0011。 5、[X]反=0.1111，[X]补= 0.1111。 6、-9/16的补码为1.0111，反码为1.0110 。 7、已知葛莱码1000，其二进制码为1111， 已知十进制数为92，余三码为1100 0101 8、时序逻辑电路的输出不仅取决于当时的输入，还取决于电路的状态 。 9、逻辑代数的基本运算有三种，它们是_与_ 、_或__、_非_ 。 10、1⊕⊕=B A F ，其最小项之和形式为_ 。AB B A F += 11、RS 触发器的状态方程为_n n Q R S Q +=+1_，约束条件为0=SR 。 12、已知B A F ⊕=1、B A B A F +=2，则两式之间的逻辑关系相等。 13、将触发器的CP 时钟端不连接在一起的时序逻辑电路称之为_异_步时序逻辑电路 。 二、简答题（20分） 1、列出设计同步时序逻辑电路的步骤。（5分） 答：（1）、由实际问题列状态图 （2）、状态化简、编码 （3）、状态转换真值表、驱动表求驱动方程、输出方程 （4）、画逻辑图 （5）、检查自起动 2、化简)(B A B A ABC B A F +++=（5分） 答：0=F 3、分析以下电路，其中RCO 为进位输出。（5分） 答：7进制计数器。

4、下图为PLD 电路，在正确的位置添 * ， 设计出B A F ⊕=函数。（5分） 5分 注：答案之一。 三、分析题（30分） 1、分析以下电路，说明电路功能。（10分） 解： ∑∑==) 7,4,2,1()7,6,5,3(m Y m X 2分 A B Ci X Y 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 8分

数字逻辑课后习题答案(科学出版社_第五版)

第一章开关理论基础1.将下列十进制数化为二进制数和八进制数 十进制二进制八进制 49 110001 61 53 110101 65 127 1111111 177 635 1001111011 1173 7.493 111.1111 7.74 79.43 10011001.0110111 231.334 2.将下列二进制数转换成十进制数和八进制数 二进制十进制八进制 1010 10 12 111101 61 75 1011100 92 134 0.10011 0.59375 0.46 101111 47 57 01101 13 15 3.将下列十进制数转换成8421BCD码 1997=0001 1001 1001 0111 65.312=0110 0101.0011 0001 0010 3.1416=0011.0001 0100 0001 0110 0.9475=0.1001 0100 0111 0101 4.列出真值表，写出X的真值表达式 A B C X 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0

1 0 1 1 1 1 0 1 1 1 1 1 X=A BC+A B C+AB C+ABC 5.求下列函数的值 当A,B,C为0,1,0时：A B+BC=1 (A+B+C)(A+B+C)=1 (A B+A C)B=1 当A,B,C为1,1,0时：A B+BC=0 (A+B+C)(A+B+C)=1 (A B+A C)B=1 当A,B,C为1,0,1时：A B+BC=0 (A+B+C)(A+B+C)=1 (A B+A C)B=0 6.用真值表证明下列恒等式 (1) (A⊕B)⊕C=A⊕(B⊕C) A B C (A⊕B)⊕C A⊕(B⊕C) 0 0 0 0 0 0 0 1 1 1 0 1 0 1 1 0 1 1 0 0 1 0 0 1 1 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 所以由真值表得证。 （2）A⊕B⊕C=A⊕B⊕C

数字逻辑课后题讲解

第二章 组合逻辑 下图所示为两种十进制数代码转换器，输入为余三码，输出为什么代码？ 解： 这是一个余三码 至8421 BCD 码转换的电路 已知输入信号A,B,C,D 的波形如下图所示，选择适当的集成逻辑门电路，设计产生输出 F 波形的组合电路（输入无反变量） 解： 列出真值表如下： W= AB+ACD X = BC+BD+BCD Y = CD+CD Z = D )(D C A C B A D C B D B B A F 或+++=

9. 用红、黄、绿三个指示灯表示三台设备的工作情况：绿灯亮表示全部正常；红灯亮表示有一台不正常；黄灯亮表示有两台不正常；红、黄灯全亮表示三台都不正常。列出控制电路真值表，并选出合适的集成电路来实现。 解： 设：三台设备分别为 A 、B 、C ： “1”表示有故障，“0”表示无故障；红、黄、绿灯分别为Y1、Y2、Y3：“1”表示灯亮；“0”表示灯灭。据题意列出真值表如下： 于是得： 13.用一片4:16线译码器将8421BCD 码转换成余三码，写出表达式 解: C B A C B A Y C B A BC Y C B A Y ++==⊕+=⊕⊕=3) (21 )8,6,4,2,0(),,,()8,7,4,3,0(),,,()9,4,3,2,1(),,,()9,8,7,6,5(),,,(∑=∑=∑=∑=D C B A Z D C B A Y D C B A X D C B A W

设计二进制码/格雷码转换器 解：真值表 B 12A 2B 4：16线译码器 Y 6 Y 8 Y 2Y 4Y 3 Y 7Y 2Y 6

数字逻辑电路(王秀敏主编)课后习题答案第二章

第1章 概述 检 测 题 一、填空题 1. 在时间和数值上都是连续变化的信号是_______信号；在时间和数值上是离散和量化 的信号是_______信号。 2. 表示逻辑函数常用的方法有４种，它们是_______，________，________，_______。 3. 正逻辑体制高电平用逻辑_____表示，低电平用逻辑_____表示。 4. 任何进位计数制，数值的表示都包含两个基本的要素：_______和_______。 5. 102816(9 6.75)( )( )( )=== 二、请完成下列题的进制转换 １．210(1011001)( )= 810(736.4)( )= 1610(34)( )F C = ２．112(30)( )= 102(16.6875)( ) = ３．28(1011101)( )= 28(1010010.11010)( )= ４．82(127.65)( )= 162(9.16)( ) A = ５．216(1110101100)( )= 216(1111.001)( ) =

三、选择题 １．在下列各数中，最小的数是（ ） (a) 2(101001) (b) 8(52) (c) 16(2)B (d) 10(96) 2． 8421(100110000110)( )BCD 余3BCD (Ａ)100110001001 (B)100110001000 (Ｃ)110010000110 (Ｄ）101100001100 四、简述题 １．为什么在数字系统中通常采用二进制/ 2．何为进位计数制? 何为码制? 何为正、负逻辑? 3．算术运算、逻辑运算和关系运算的区别? 检测题答案 一、填空题 1. 答案：模拟，数字 2. 答案：真值表，逻辑函数式，逻辑图，卡诺图。 3. 答案：１，０；０，１ 4. 答案：基数，位数 5. 答案：1100000.11，140.6，60.0 二、请完成下列题的进制转换 1. 89； 478.5； 8012 2. 11110； 10000.1011 3. 135； 122.62 4. 1010111.110101； 10011010.00010110 5. 3AC ； F.2 三、选择题 １．答案：Ａ 2． 答案：Ａ 四、简述题 答案：略

数字逻辑习题及答案.

数字逻辑习题及答案 一. 填空题 1．一个触发器有Q和Q两个互补的输出引脚，通常所说的触发器的输出端是指 Q ，所谓置位就是将输出端置成 1 电平，复位就是将输出端置成 0 电平。 2．我们可以用逻辑函数来表示逻辑关系，任何一个逻辑关系都可以表示为逻辑函数的与或表达式，也可表示为逻辑函数的或与表达式。 3．计数器和定时器的内部结构是一样的，当对不规则的事件脉冲计数时，称为计数器，当对周期性的规则脉冲计数时，称为定时器。 4．当我们在计算机键盘上按一个标为“3”的按键时，键盘向主机送出一个ASCII码，这个ASCII码的值为 33H 。 5．在5V供电的数字系统里，所谓的高电平并不是一定是5V，而是有一个电压范围，我们把这个电压范围称为高电平噪声容限；同样所谓的低电平并不是一定是0V，而也是有一个电压范围，我们把这个电压范围称为低电平噪声容限。 二. 选择题 1．在数字系统里，当某一线路作为总线使用，那么接到该总线的所有输出设备（或器件）必须具有 b 结构，否则会产生数据冲突。 a. 集电极开路； b. 三态门； c. 灌电流； d. 拉电流2．TTL集成电路采用的是 b 控制，其功率损耗比较大；而MOS 集成电路采用的是 a 控制，其功率损耗比较小。 a. 电压； b.电流； c. 灌电流； d. 拉电流 3．欲将二进制代码翻译成输出信号选用 b ，欲将输入信号编成二进制代码选用 a ，欲将数字系统中多条传输线上的不同数字信号按需要选择一个送到公共数据线上选用 c ，

欲实现两个相同位二进制数和低位进位数的相加运算选用 e 。 a. 编码器； b. 译码器； c. 多路选择器； d. 数值比较器； e. 加法器； f. 触发器； ｇ. 计数器； h. 寄存器 4． 卡诺图上变量的取值顺序是采用 b 的形式，以便能够用几何 上的相邻关系表示逻辑上的相邻。 a. 二进制码； b. 循环码； c. ASCII 码； d. 十进制码 5． 根据最小项与最大项的性质，任意两个不同的最小项之积为 0 ，任意两个不同的最大项之和为 1 。 a. 不确定； b. 0 ； c. 1 三. 简答题 1．分别写出（或画出）JK 、D 、T 和T ’四个触发器的特征方程、真 值表和状态转换图。 2．请分别完成下面逻辑函数的化简。 1). )DE C B A (*)E D )(C B A (F ++++++= 答：原式)DE C B A (*)]E D ()C B A ([+++++++= )DE )C B A ((*))DE )C B A ((++++++=)) C B A ()C B A ((DE DE )C B A ()C B A (+++++++++++= DE = 2). )EH D B A )(B A )(C A )(C B A (F +++++++= 答：原式的对偶式为： ) H E (ABD AB AC C AB 'F ++++= ))H E (BD B C C B (A ++++=)] H E (BD B B C [A ++++==A A )'A ()''F (===∴原式 3．请分别说明A/D 与D/A 转换器的作用，说明它们的主要技术指标， 并进一步说明在什么情况下必须在A/D 转换器前加采样·保持电路。 答：A/D 与D/A 转换器分别能够将模拟量转换成数字量与数字量转换 成模拟量，通过这样的转换电路，能够将模拟系统和数字系统联

数字逻辑(第六版 白中英)课后习题

第四章习题答案1.设计4个寄存器堆。 解： 寄存器组 2. 设计具有4个寄存器的队列。 解： 输入数据输出数据 3．设计具有4个寄存器的堆栈 解：可用具有左移、右移的移位寄存器构成堆栈。

栈顶 SR 1 SR 2 SR 3 输入数据 输出数据 压入弹出 4．SRAM 、DRAM 的区别 解：DRAM 表示动态随机存取存储器，其基本存储单元是一个晶体管和一个电容器，是一种以电荷形式进行存储的半导体存储器，充满电荷的电容器代表逻辑“1”，“空”的电容器代表逻辑“0”。数据存储在电容器中，电容存储的电荷一般是会慢慢泄漏的，因此内存需要不时地刷新。电容需要电流进行充电，而电流充电的过程也是需要一定时间的，一般是0.2-0.18微秒（由于内存工作环境所限制，不可能无限制的提高电流的强度），在这个充电的过程中内存是不能被访问的。DRAM 拥有更高的密度，常常用于PC 中的主存储器。 SRAM 是静态的，存储单元由4个晶体管和两个电阻器构成，只要供电它就会保持一个值，没有刷新周期，因此SRAM 比DRAM 要快。SRAM 常常用于高速缓冲存储器，因为它有更高的速率； 5. 为什么DRAM 采用行选通和列选通 解：DRAM 存储器读/写周期时，在行选通信号RAS 有效下输入行地址，在列选通信号CAS 有效下输入列地址。如果是读周期，此位组内容被读出；如果是写周期，将总线上数据写入此位组。由于DRAM 需要不断刷新，最常用的是“只有行地址有效”的方法，按照这种方法，刷新时，是在RAS 有效下输入刷新地址，存储体的列地址无效，一次选中存储体中的一行进行刷新。每当一个行地址信号RAS 有效选中某一行时，该行的所有存储体单元进行刷新。 6. 用ROM 实现二进制码到余3码转换 解： 真值表如下： 8421码 余三码 B 3B 2 B 1 G 3G 2G

数字逻辑课后习题答案

习题五 5.1 分析图5.35所示的脉冲异步时序电路。 解：各触发器的激励方程和时钟方程为: 1K J 11==；1K ,Q J 232==；1K ,Q Q J 3323== CP CP 1=；132Q CP CP == ∴各触发器的状态方程为： 11n 1Q Q =+ （CP 的下降沿触发）； 321n 2 Q Q Q =+ （Q 1的下降沿触发）； 3 21 n 3Q Q Q =+ （Q 1的下降沿触发） 该电路是一能自启动的六进制计数器。 5.2 已知某脉冲异步时序电路的状态表如表5.29所示，试用D 触发器 和适当的逻辑门实现该状态表描述的逻辑功能。 解：表5.29所示为最小化状态表。根据状态分配原则，无“列”相邻 （行相邻在脉冲异步时序电路中不适用。），在“输出” 相邻中，应 给AD 、AC 分配相邻代码。取A 为逻辑0，如下卡诺图所示，状态赋 值为：A=00，B=11；C=01；D=10。于是，二进制状态表如下，根据 D 触发器的激励表可画出CP 2、D 2、CP 1、D 1、Z 的卡诺图，得到激励函数和输出函数，以及画出所设计的脉冲异步时序电路。

得激励方程和输出方程： 22x CP =； 32212x x Q x D ++=； 3221x x Q CP +=； 31211x Q x Q D +=； )Q Q (x Q x Q x Z 2 132313+=+=。 5.3 设计一个脉冲异步时序电路，该电路有三个输入端x 1、x 2和x 3，一个输出端Z 。仅当输入序列x 1-x 2-x 3出现时，输出Z 产输出脉冲，并且与输入序列的最后一个脉冲重叠。试作出该电路的原始状态图和状态表。 解：

数字逻辑试题及答案

期数字逻辑试题A 一、填空题（共15分，每空1分） 1、分别写出逻辑函数的五种表示方法（）、（）、（）、（）、（）。２、数字逻辑电路的两大种类分别是（）电路，（）电路。 ３、( )和( )是衡量A/D转换器D/A转换器性能优劣的主要指标。 ４、消除竞争冒险的4种方法分别是（）、（）、（）、（）。 ５、５５５定时器电路提供了一个复位电平为（）和置位电平为（）。 二、选择题（共10分，每题５分） １、将（１７5）10十进制数转换为二进制数下列选择结果中正确的是（）。 A、二进制数（１１０１０１１１）2 B、二进制数（１０１１００１１）2 C、二进制数（１００１１０１０）2 D、二进制数（１０１０１１1 1）2 ２、运用摩根定理变换Y=X Q Z 的表达式，下列选择中正确的是（）。 A、Y=( X + Q + Z ) B、Y=(X + Q +Z) C、Y=(X + Q + Z) D、Y=( X + Q + Z ) 三、综合题（共２０分，每题１０分） １、对如图电路分别写出E = 0 或E = 1 时，函数F 的逻辑表达式。 ２、用图形法化简函数为最简与或式 F(A,B,C,D)=∑M(0,1,2,3,6,8)+∑D(10,11,12,13,14,15) 四、组合逻辑电路分析、设计题（共２5分，1题１０分,2题15分） １、写出下图电路（电路由四个或非门组成）输出信号的逻辑表达式，并说明其功能。 F

２、用集成译码器74LS138实现下列组合逻辑函数 Z1=AB+AB+BC Z2=AB+BC+CA 3０分，每题15分） １、一个时序逻辑电路如下图所示（由两个D触发器组成），请画出其状态图。 CP ２、用JK触发器设计一个同步、上升沿触发的四进制计数器。状态图如下 /0 /0 /0 /1

数字逻辑习题参考解答

第6章习题参考解答 6-3 画出74x27三输入或非门的德摩根等效符号。 解：图形如下 6-10 在图X6.9电路中采用74AHCT00替换74LS00，利用表6-2的信息，确定从输入端到输出端的最大时间延迟。 解：该图中从输入到输出需要经过6个NAND2； 每个NAND2（74AHCT00）的最大时间延迟为9 ns； 所以从输入端到输出端的最大时间延迟为：54 ns。 6-31 BUT门的可能定义是：“如果A1和B1为1，但A2或B2为0，则Y1为1；Y2的定义是对称的。”写出真值表并找出BUT门输出的最小“积之和”表达式。画出用反相门电路实现该表达式的逻辑图，假设只有未取反的输入可用。你可以从74x00、04、10、20、30组件中选用门电路。 解：真值表如下 A1 B1 A2 B2 Y1 Y2 A1 B1 A2 B2 Y1 Y2 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 1 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 1 1 0 1 1 0 1 1 0 1 1 0 0 0 0 1 1 0 0 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 1 0 0 0 1 1 1 0 1 0

0 1 1 1 0 1 1 1 1 1 0 0 利用卡诺图进行化简，可以得到最小积之和表达式为 Y1=A1·B1·A2’+A1·B1·B2’ Y2=A1’·A2·B2+B1’·A2·B2Y 2 采用74x04得到各反相器 采用74x10得到3输入与非 采用74x00得到2输入与非 实现的逻辑图如下： 6-32 做出练习题6-31定义的BUT 门的CMOS 门级设计，可以采用各种反相门逻辑的组合（不一定是二级“积之和”），要求使用的晶体管数目最少，写出输出表达式并画出逻辑图。 解：CMOS 反相门的晶体管用量为基本单元输入端数量的2倍； 对6-31的函数式进行变换： ()()()()'2211'2'211'211'2111B A B A B A B A B B A A B A Y ???=+??=??+??= ()()()()'1122'1'122'122'1222B A B A B A B A B B A A B A Y ???=+??=??+??= 利用圈-圈逻辑设计，可以得到下列结构： ()()()'''22'111B A B A Y ?+?= ()()()'''11'222B A B A Y ?+?=

数字逻辑第六版白中英课后习题答案

第四章习题答案 1.设计4个寄存器堆。 解： 2. 设计具有4个寄存器的队列。 解： 3．设计具有4个寄存器的堆栈 解：可用具有左移、右移的移位寄存器构成堆栈。 4．SRAM、DRAM的区别 解：DRAM表示动态随机存取存储器，其基本存储单元是一个晶体管和一个电容器，是一种以电荷形式进行存储的半导体存储器，充满电荷的电容器代表逻辑“1”，“空”的电容器代表逻辑“0”。数据存储在电容器中，电容存储的电荷一般是会慢慢泄漏的，因此内存需要不时地刷新。电容需要电流进行充电，而电流充电的过程也是需要一定时间的，一般是0.2-0.18微秒（由于内存工作环境所限制，不可能无限制的提高电流的强度），在这个充电的过程中内存是不能被访问的。DRAM拥有更高的密度，常常用于PC中的主存储器。 SRAM是静态的，存储单元由4个晶体管和两个电阻器构成，只要供电它就会保持一个值，没有刷新周期，因此SRAM 比DRAM要快。SRAM常常用于高速缓冲存储器，因为它有更高的速率； 5. 为什么DRAM采用行选通和列选通 解：DRAM存储器读/写周期时，在行选通信号RAS有效下输入行地址，在列选通信号CAS有效下输入列地址。如果是读周期，此位组内容被读出；如果是写周期，将总线上数据写入此位组。由于DRAM需要不断刷新，最常用的是“只有行地址有效”的方法，按照这种方法，刷新时，是在RAS有效下输入刷新地址，存储体的列地址无效，一次选中存储体中的一行进行刷新。每当一个行地址信号RAS有效选中某一行时，该行的所有存储体单元进行刷新。 6. 用ROM实现二进制码到余3码转换 解：真值表如下： 8421码余三码 B B2B1B0G G2G1G0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 10 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 最小项表达式为： G=∑)9,8,7,6,5(G2=∑)9,4,3,2,1(G1=∑)8,7,4,3,0(G0=∑)8,6,4,2,0( 33 3

数字逻辑课本习题答案

习题五 1. 简述时序逻辑电路与组合逻辑电路的主要区别。 解答 组合逻辑电路:若逻辑电路在任何时刻产生的稳定输出值仅仅取决于该时刻各输入值的组合，而与过去的输入值无关，则称为组合逻辑电路。组合电路具有如下特征： ①由逻辑门电路组成，不包含任何记忆元件； ②信号是单向传输的，不存在任何反馈回路。 时序逻辑电路:若逻辑电路在任何时刻产生的稳定输出信号不仅与电路该时刻的输入信号有关，还与电路过去的输入信号有关，则称为时序逻辑电路。时序逻辑电路具有如下特征： ○1电路由组合电路和存储电路组成，具有对过去输入进行记忆的功能； ○2电路中包含反馈回路，通过反馈使电路功能与“时序”相关； ○3电路的输出由电路当时的输入和状态(过去的输入)共同决定。 2. 作出与表1所示状态表对应的状态图。 表1 状态表 现态y2 y1 次态y2 ( n+1)y1(n+1) /输出Z x2x1=00x2x1=01x2x1=11x2x1=10 A B C D B/0 B/0 C/0 A/0 B/0 C/1 B/0 A/1 A/1 A/0 D/0 C/0 B/0 D/1 A/0 C/0

解答 根据表1所示状态表可作出对应的状态图如图1所示。 图1 3. 已知状态图如图2所示，输入序列为x=，设初始状态为A，求状态和输出响应序列。 图2 解答 状态响应序列：A A B C B B C B 输出响应序列：0 0 0 0 1 0 0 1

4. 分析图3所示逻辑电路。假定电路初始状态为“00”，说明该电路逻辑 功能 。 图 3 解答 ○1 根据电路图可写出输出函数和激励函数表达式为 x K x,J ,x K ,xy J y xy Z 111121 2===== ○2 根据输出函数、激励函数表达式和JK 触发器功能表可作出状态表如表2所示， 状态图如图4所示。 表2 图4 现态 y 2 y 1 次态 y 2( n+1)y 1(n+1)/输出Z x=0 x=1 00 01 10 11 00/0 00/0 00/0 00/0 01/0 11/0 11/0 11/1

2013数字逻辑期末试卷试题及答案

一、填空题 (20分，每空2分) 1. （2010）D =（ ）B = （ ）H = （ ）8421BCD 2. 仓库门上装了两把暗锁，A 、B 两位保管员各管一把锁的钥匙，必须二人同时开锁才能进库。这种逻辑关系为 。 3. 逻辑函数式F=AB+AC 的对偶式为 ，最小项表达式为∑=m F ( )。 2.逻辑函数D AC CD A C AB D C ABD ABC F ''''''+++++=的最简与或式是 。 4. 从结构上看，时序逻辑电路的基本单元是 。 5. JK 触发器特征方程为 。 二、选择题 (20分，每题2分) 1. 计算机键盘上有101个键，若用二进制代码进行编码，至少应为（ ）位。 A) 6 B) 7 C) 8 D) 51 2. 在函数F=AB+CD 的真值表中，F=1的状态有（ ）个。 A) 2 B) 4 C) 6 D) 7 4. 图1所示逻辑电路为( )。 A) “与非”门 B) “与”门 C)“或”门 D) “或非”门 图1 +U CC +U CC -U BB R R K R C R B A B C F

5. 在下列逻辑部件中，属于组合逻辑电路的是（）。 A) 计数器B) 数据选择器C) 寄存器D) 触发器 6. 已知某触发器的时钟CP，异步置0端为R D，异步置1端为S D，控制输入端V i和输出Q的波形如图2所示，根据波形可判断这个触发器是（）。 图2 A) 上升沿D触发器B) 下降沿D触发器 C) 下降沿T触发器D) 上升沿T触发器 7. 寄存器要存放n位二进制数码时，需要( )个触发器。 A) n B) n log C) n2D) n/2 2 8. 下面哪种不是施密特触发器的应用：( ) A) 稳定频率脉冲输出B) 波形变换C) 脉冲整形D) 脉冲鉴幅 9. 下列哪个不能用555电路构成：( ) A)施密特触发器B)单稳态触发器C)多谐振荡器D)晶体振荡器 三、简答题(15分) 1．用公式法化简逻辑函数：Y＝A'BC +(A+B')C (7分)

广工EDA数字逻辑课后习题问题详解

习题答案 第1章 一、单选题 （1）B （2）C （3）B （4）C （5）D （6）B （7）C （8）D （9）C （10）C （11）D （12）D （13）A （14）D 二、判断题 （1）√ （2）√ （3）× （4）× （5）× （6）× （7）√ （8）× 三、填空题 （1）10000111.101、207.5、87.A （2）185.75 （3）1001 0100 （4）B A ?、B A +、B A B A +、AB B A + （5）C B A ABC C AB ++ （6）C A AD ? （7）B A B A + （8）2n （9）1 （10）1 四、综合题 （1） ① B A B A AD B B A AD DE B B A AD C A A C DE C B B D C A A C B DE C B B BD C A A Y +=++=++=++++=+++++=+++++=)1()()()()(

② B A B A B A D D B A B A A D B D B A B A B B A D B A D B A B A B A AB Y +=+++=++++=+++++=+++++=)1)(())(())()(())(( ③ D B C B A D C D B C B DE B B A C A D B D C C B DE B C B C A D BC A D B D C C B DE B A C B A AC DE B A D BC A C B A D C D B C B AC Y ++=+++++=+++++++=+++++++=+++++++=)1()1()()()( （2） ① BCD C B D B A B A D C B A Y ++++= 函数卡诺图如下： 化简结果为：BD D A D C Y ++= ② F(A,B,C,D)=Σm(0,2,4,5,6,7,8,10,12,14) 函数卡诺图如下： 化简结果为：D B A D C B A F +=),,,( ③ F(A,B,C,D)=Σm(1,2,6,7,10,11)+Σd(3,4,5,13,15)

数字逻辑题目及答案

1．表示任意两位无符号十进制数至少需要（）二进制数。 A．6 B．7 C．8 D．9 2．余3码对应的2421码为（）。 A． B. C. D. 3．下列四个数中与十进制数（72）10相等的是( ) A．（）2 B.（）2 C.（）2 D.（）2 4．某集成电路芯片，查手册知其最大输出低电平UOLmax=0.5V，最大输入低电平UILmax=0.8V，最小输出高电平UOHmin=2.7V，最小输入高电平UIHmin=2.0V，则其高电平噪声容限UNH=( ) A．0.3V B.0.6V C.0.7V D.1.2V 5．标准或-与式是由（）构成的逻辑表达式。 A．与项相或 B. 最小项相或 C. 最大项相与 D.或项相与 6、对于TTL或非门多余输入端的处理，不可以（）。 A、接电源 B、通过0.5kΩ电阻接地 C、接地 D、与有用输入端并联 7．下列四种类型的逻辑门中，可以用（）实现三种基本逻辑运算。 A. 与门 B. 或门 C. 非门 D. 与非门 8．以下电路中可以实现线与功能的有（）。 A.与非门 B.三态输出门 C.传输门 D.漏极开路门 9．要使JK触发器在时钟作用下的次态与现态相反，JK端取值应为（）。

A．JK=00 B. JK=01 C. JK=10 D. JK=11 10．设计一个四位二进制码的奇偶校验器，需要（）个异或门。A．2 B. 3 C. 4 D. 5 11．相邻两组编码只有一位不同的编码是( ) A．2421BCD码 B.8421BCD码 C.余3码 D.循环码 12．下列电路中，不属于时序逻辑电路的是( ) A．计数器 B.全加器 C.寄存器 D.RAM 13．一个4位移位寄存器，现态为0111，经右移1位后其次态为( ) A．0011或1011 B.1101或1110 C.1011或1110 D.0011或1111 14．为了将正弦信号转换成与之频率相同的脉冲信号，可采用( ) A．多谐振荡器 B.移位寄存器 C.单稳态触发器 D.施密特触发器 15．一个6位地址码、8位输出的ROM，其存储矩阵的容量为( )bit. A．64×8 B.48 C.256 D.8 16．某8位DAC，当输入全为1时，输出电压为5.10V，当输入D=（）2时，输出电压为( ) A．5.10V B.2.56V C.1.28V D.都不是 17．PROM是一种__________可编程逻辑器件。( ) A．与阵列可编程、或阵列固定的

数字逻辑习题答案(毛法尧)第二版

毛法尧第二版 习题一 1.1 把下列不同进制数写成按权展开式: ⑴(4517.239)10= 4×103+5×102+1×101+7×100+2×10-1+3×10-2+9×10-3 ⑵(10110.0101)2=1×24+0×23+1×22+1×21+0×20+0×2-1+1×2-2+0×2-3+1×2-4 ⑶(325.744)8=3×82+2×81+5×80+7×8-1+4×8-2+4×8-3 ⑷(785.4AF)16=7×162+8×161+5×160+4×16-1+A×16-2+F×16-3 1.2 完成下列二进制表达式的运算: 1.3 将下列二进制数转换成十进制数、八进制数和十六进制数： ⑴(1110101)2=(165)8=(75)16=7×16+5=(117)10 ⑵(0.110101)2=(0.65)8=(0.D4)16=13×16-1+4×16-2=(0.828125)10 ⑶(10111.01)2=(27.2)8=(17.4)16=1×16+7+4×16-1=(23.25)10 1.4 将下列十进制数转换成二进制数、八进制数和十六进制数,精确到小数点后5位： ⑴(29)10=(1D)16=(11101)2=(35)8 ⑵(0.207)10=(0.34FDF)16=(0.001101)2=(0.15176)8 ⑶(33.333)10=(21.553F7)16=(100001.010101)2=(41.25237)8

1.5 如何判断一个二进制正整数B=b6b5b4b3b2b1b0能否被(4)10整除? 解: 一个二进制正整数被(2)10除时,小数点向左移动一位, 被(4)10除时,小数点向左移动两位,能被整除时,应无余数,故当b1=0和b0=0时, 二进制正整数B=b6b5b4b3b2b1b0能否被(4)10整除. 1.6 写出下列各数的原码、反码和补码： ⑴0.1011 [0.1011]原=0.1011; [0.1011]反=0.1011; [0.1011]补=0.1011 ⑵0.0000 [0.000]原=0.0000; [0.0000]反=0.0000; [0.0000]补=0.0000 ⑶-10110 [-10110]原=110110; [-10110]反=101001; [-10110]补=101010 1.7 已知[N]补=1.0110,求[N]原,[N]反和N. 解:由[N]补=1.0110得: [N]反=[N]补-1=1.0101, [N]原=1.1010,N=-0.1010 1.8 用原码、反码和补码完成如下运算： ⑴0000101-0011010 [0000101-0011010]原=10010101； ∴0000101-0011010=-0010101。 [0000101-0011010]反=[0000101]反+[-0011010]反=00000101+11100101=11101010 ∴0000101-0011010=-0010101 [0000101-0011010]补=[0000101]补+[-0011010]补=00000101+11100110=11101011 ∴0000101-0011010=-0010101 ⑵0.010110-0.100110 [0.010110-0.100110]原=1.010000；

《数字逻辑与电路》复习题及答案

《数字逻辑与电路》复习题 第一章数字逻辑基础（数制与编码） 一、选择题 1．以下代码中为无权码的为CD。 A. 8421BCD码 B. 5421BCD码 C.余三码 D.格雷码 2．以下代码中为恒权码的为AB 。 A.8421BCD码 B. 5421BCD码 C. 余三码 D. 格雷码 3．一位十六进制数可以用 C 位二进制数来表示。 A. １ B. ２ C. ４ D. 16 4．十进制数25用8421BCD码表示为 B 。 A.10 101 B.0010 0101 C.100101 D.10101 5．在一个8位的存储单元中，能够存储的最大无符号整数是CD 。 A.（256）10 B.（127）10 C.（FF）16 D.（255）10 6．与十进制数（53.5）10等值的数或代码为ABCD 。 A. (0101 0011.0101)8421BCD B.(35.8)16 C.(110101.1)2 D.(65.4)8 7．与八进制数(47.3)8等值的数为：A B。 A.(100111.011)2 B.(27.6)16 C.(27.3 )16 D. (100111.11)2 8.常用的BC D码有C D 。 A.奇偶校验码 B.格雷码 C.8421码 D.余三码 二、判断题（正确打√，错误的打×） 1. 方波的占空比为0.5。（√） 2. 8421码1001比0001大。（×） 3. 数字电路中用“1”和“0”分别表示两种状态,二者无大小之分。（√） 4．格雷码具有任何相邻码只有一位码元不同的特性。（√） 5．八进制数（17）8比十进制数（17）10小。（√） 6．当传送十进制数5时，在8421奇校验码的校验位上值应为1。（√） 7．十进制数（9）10比十六进制数（9）16小。（×） 8．当8421奇校验码在传送十进制数（8）10时，在校验位上出现了1时，表明在传送过程中出现了错误。（√） 三、填空题

湖大数字逻辑期末试卷(A卷)试题及答案

数字逻辑(A) 2010 — 2011 学年第一学期 课程名称：___数字逻辑________ 学生姓名：___________________ 学号：___________________ 专业：____软件工程_______ 年级/班级：__________________ 课程性质：公共必修、公共选修、专业必修、专业选修 一二三四五六七八总分阅卷人签名 一、填空题(20分，每空2分) 1. （2010）D =（）B = （）H = （）8421BCD 答案：（111 1101 1010）B= （7DA）H = （0010 0000 0001 0000）8421BCD 2. 仓库门上装了两把暗锁，A、B两位保管员各管一把锁的钥匙，必须二人同时开锁才能进库。这种逻辑关系为。 答案：与逻辑 3. 逻辑函数式F=AB+AC的对偶式为，最小项表达式为 ∑ F( )。 =m 答案：) F D+ + A =∑ (C B )( A F(5，6，7) =m 2.逻辑函数D ' '+ ' + ' + =的最简与或式 ' + + CD C A AC AB D ABC F' ABD C 是。 答案：'D A+ 4. 从结构上看，时序逻辑电路的基本单元是。 答案：触发器 5. JK触发器特征方程为。 答案：Q '+ K JQ' 6.A/D转换的一般步骤为：取样，保持，，编码。 答案：量化 二、选择题(20分，每题2分)

1. 计算机键盘上有101个键，若用二进制代码进行编码，至少应为（ ）位。 A) 6 B) 7 C) 8 D) 51 答案：B 2. 在函数F=AB+CD 的真值表中，F=1的状态有（ ）个。 A) 2 B) 4 C) 6 D) 7 答案：D 3. 为实现“线与”逻辑功能，应选用（ ）。 A) 与非门 B) 与门 C) 集电极开路（OC ）门 D) 三态门 答案：C 4. 图1所示逻辑电路为( )。 A) “与非”门 B) “与”门 C)“或”门 D) “或非”门 图1 答案：A 5. 在下列逻辑部件中，属于组合逻辑电路的是（ ）。 A) 计数器 B) 数据选择器 C) 寄存器 D) 触发器 答案：B 6. 已知某触发器的时钟CP ，异步置0端为R D ，异步置1端为S D ，控制输入端V i 和输出Q 的波形如图2所示，根据波形可判断这个触发器是（ ）。 +U CC +U CC -U BB R R K R C R B A B C F

数字逻辑(第二版)毛法尧课后题答案(1-6章)

习题一 1.1 把下列不同进制数写成按权展开式: ⑴(4517.239)10= 4×103+5×102+1×101+7×100+2×10-1+3×10-2+9×10-3 ⑵(10110.0101)2=1×24+0×23+1×22+1×21+0×20+0×2-1+1×2-2+0×2-3+1×2-4 ⑶(325.744)8=3×82+2×81+5×80+7×8-1+4×8-2+4×8-3 ⑷(785.4AF)16=7×162+8×161+5×160+4×16-1+A×16-2+F×16-3 1.2 完成下列二进制表达式的运算: 1.3 将下列二进制数转换成十进制数、八进制数和十六进制数： ⑴(1110101)2=(165)8=(75)16=7×16+5=(117)10 ⑵(0.110101)2=(0.65)8=(0.D4)16=13×16-1+4×16-2=(0.828125)10 ⑶(10111.01)2=(27.2)8=(17.4)16=1×16+7+4×16-1=(23.25)10 1.4 将下列十进制数转换成二进制数、八进制数和十六进制数,精确到小数点后5位： ⑴(29)10=(1D)16=(11101)2=(35)8 ⑵(0.207)10=(0.34FDF)16=(0.001101)2=(0.15176)8 ⑶(33.333)10=(21.553F7)16=(100001.010101)2=(41.25237)8

1.5 如何判断一个二进制正整数B=b6b5b4b3b2b1b0能否被(4)10整除? 解: 一个二进制正整数被(2)10除时,小数点向左移动一位, 被(4)10除时,小数点向左移动两位,能被整除时,应无余数,故当b1=0和b0=0时, 二进制正整数B=b6b5b4b3b2b1b0能否被(4)10整除. 1.6 写出下列各数的原码、反码和补码： ⑴0.1011 [0.1011]原=0.1011; [0.1011]反=0.1011; [0.1011]补=0.1011 ⑵0.0000 [0.000]原=0.0000; [0.0000]反=0.0000; [0.0000]补=0.0000 ⑶-10110 [-10110]原=110110; [-10110]反=101001; [-10110]补=101010 1.7 已知[N]补=1.0110,求[N]原,[N]反和N. 解:由[N]补=1.0110得: [N]反=[N]补-1=1.0101, [N]原=1.1010,N=-0.1010 1.8 用原码、反码和补码完成如下运算： ⑴0000101-0011010 [0000101-0011010]原=10010101； ∴0000101-0011010=-0010101。 [0000101-0011010]反=[0000101]反+[-0011010]反=00000101+11100101=11101010 ∴0000101-0011010=-0010101 [0000101-0011010]补=[0000101]补+[-0011010]补=00000101+11100110=11101011 ∴0000101-0011010=-0010101 ⑵0.010110-0.100110 [0.010110-0.100110]原=1.010000； ∴0.010110-0.100110=-0.010000。 [0.010110-0.100110]反=[0.010110]反+[-0.100110]反=0.010110+1.011001=1.101111