CMOS数字集成电路设计_八位加法器实验报告

CMOS数字集成电路设计课程设计报告

学院：******

专业：******

班级：******

姓名：Wang Ke qin

指导老师：******

学号：******

日期：2012-5-30

目录

一、设计要求 (1)

二、设计思路 (1)

三、电路设计与验证 (2)

(一)1位全加器的电路设计与验证 (2)

1)原理图设计 (2)

2)生成符号图 (2)

3)建立测试激励源 (2)

4)测试电路 (3)

5)波形仿真 (4)

(二)4位全加器的电路设计与验证 (4)

1)原理图设计 (4)

2)生成符号图 (5)

3)建立测试激励源 (5)

4)测试电路 (6)

5)波形仿真 (6)

(三)8位全加器的电路设计与验证 (7)

1)原理图设计 (7)

2)生成符号图 (7)

3)测试激励源 (8)

4)测试电路 (8)

5)波形仿真 (9)

6)电路参数 (11)

四、版图设计与验证 (13)

(一)1位全加器的版图设计与验证 (13)

1)1位全加器的版图设计 (13)

2)1位全加器的DRC规则验证 (14)

3)1位全加器的LVS验证 (14)

4)错误及解决办法 (14)

(二)4位全加器的版图设计与验证 (15)

1)4位全加器的版图设计 (15)

2)4位全加器的DRC规则验证 (16)

3)4位全加器的LVS验证 (16)

4)错误及解决办法 (16)

(三)8位全加器的版图设计与验证 (17)

1)8位全加器的版图设计 (17)

2)8位全加器的DRC规则验证 (17)

3)8位全加器的LVS验证 (18)

4)错误及解决办法 (18)

五、设计总结 (18)

一、设计要求

本次设计要求实现一个8位的加法器，通过从前端到后端的设计过程，了解数字集成电路设计流程，熟悉Linux系统及其相关软件icfb的使用，加深对数字集成电路前端设计的认识。

二、设计思路

基本单元选用复杂cmos电路实现的一位全加器，采用pmos与nmos网络完全对偶的mirror型，将四个1位全加器级联成一个4位加法器，再将两个4位全加器级联成一个8位全加器。

Figure2-11位加法器级联图

如图所示，四个1位加法器级联成一个4位加法器的级联图。这种电路的好处是将每前一级的Cin与后一级的Cout直接级联，连接比较方便，电路比较好设计。版图设计也相对较简单，画出一位全加器的版图，多位全加器的版图就迎刃而解。由于采用直接级联，前一级的输出延时要累加到后一级的输入进位中，最后会导致级联越多，延时越多。为了提高性能，可以采用曼彻斯特进位链或是进位旁路。由于是初次接触icfb，对版图还不是太了解，本次试验采用最简单的直接级联形式。

三、电路设计与验证

(一)1位全加器的电路设计与验证

1)原理图设计

Figure3-1 1位全加器的原理图（镜像型）

如图所示，为采用镜像型1位全加器的原理图。其中A、B为两个输入信号也即两个一位加数，Cin为前一位的进位输入信号，Co为当前的进位输出信号，So为和输出信号。

2)生成符号图

Figure3-2 1位全加器的符号图

如图所示，为检查并保存1位全加器原理图后生成的符号图，左侧为输入信号A、B、Cin，右侧为输出信号，Co和So。

3)建立测试激励源

为了验证原理图是否满足逻辑要求，新建一个关于激励源的cell view，建立functional文件，编辑测试激励源的verilog文件，遍历真值表，并生成相应的符号。

Figure3-31位全加器的测试激励

如图所示，为用verilog编写的1位全加器的测试激励。初始状态三个输入信号都设为1，之后给A、B、Cin赋值三个不同频率的脉冲信号，能遍历三个输入中，全0、全1、两个1、一个1的所有情况。

4)测试电路

Figure3-4 1位全加器的测试电路（模拟）

Figure3-51位全加器的测试电路（数模混合）

如图,、所示，为1位全加器的测试电路，为加模拟信号激励，为加数字信号激励。从中比较可以看出，当输入信号较多时，才用数目混合测试要比采用模拟激励测试要方便，电路会简单些。所以在接下来的4位全加器和8位全加器测试电路中，均采用数模混合方式。

5)波形仿真

Figure3-6 1位全加器的仿真波形a

Figure3-71位全加器的仿真波形b

如图,、所示,为1位全加器的仿真波形图。从图中可以看出，仿真波形结果与真值表相符合，从图中可以看出1位全加器的延时为.

(二)4位全加器的电路设计与验证

1)原理图设计

Figure3-84位加法器的原理图

如图所示，为4位加法器的原理图设计。4位加法器采用4个1位加

法器直接串联，前一级的输出直接连到下一级的输入。左侧为四位输入信号A[3:0]、B[3:0]和进位输入Cin，右侧为四位输出信号D[3:0]和进位输出Co.

2)生成符号图

Figure3-94位加法器的符号图

如图所示，为检查并保存4位全加器原理图后生成的符号图，左侧为输入信号A[3:0]、B[3:0]、Cin，右侧为输出信号，Co和D[3:0]。

3)建立测试激励源

为验证原理图是否满足逻辑要求，新建一个关于激励源的cell view，建立functional文件，编辑测试激励源的verilog文件，遍历真值表，并生成相应的符号。

Figure3-104位全加器的测试激励

如图所示，为用verilog编写的4位全加器的测试激励。初始状态进位输入设为0，a[3:0]设为1001，b[3:0]设为0111；之后分别给每一位加数不同周期的脉冲信号，使得激励信号能够遍历所有的情况。

4)测试电路

Figure3-114位全加器的测试电路（数模混合）

如图所示，为4为全加器测试电路，采用数目混合形式。从图中可以看出，采用数模混合测试方法，电路比较简单，不需要每个输入信号都给一个模拟脉冲，简洁、方便。

5)波形仿真

Figure3-124位全加器的仿真波形

如图所示，为4为全加器的仿真波形图，从图中可以看出，仿真波形结果与4位全加器真值表相符合。其中，关键路径上的延时为，延时较大，这与每

一级输出都加入一个反相器有很大关系。

(三)8位全加器的电路设计与验证

1)原理图设计

Figure3-134位加法器的原理图

如图所示，为8位加法器的原理图设计。8位加法器采用2个4位加法器串联，前一级的输出直接连到下一级的输入。其中A[7:0]、B[7:0]分别为八位输入信号，Cin为进位输入信号，D[7:0]为输出信号，Co为进位输出信号。

2)生成符号图

Figure3-148位加法器的符号图

如图所示，为检查并保存8位全加器原理图后生成的符号图，左侧为两个八位的输入信号A[7:0]、B[7:0]和进位输入信号Cin，右侧为A[7:0]与B[7:0]的和输出信号D[7:0]和进位输出信号Co。

3)测试激励源

为了验证原理图是否满足逻辑要求，新建一个关于激励源的cell view，建立functional文件，编辑测试激励源的verilog文件，遍历真值表，并生成相应的符号。

Figure3-158位全加器的测试激励

如图所示，为用verilog编写的8位全加器的测试激励。初始状态进位输入设为0，a[7:0]设为，b[7:0]设为；之后分别给每一位加数不同周期的脉冲信号，进位输入Cin设置为周期脉冲信号，使得激励信号能够遍历所有的情况。

4)测试电路

Figure3-168位全加器的测试电路（数模混合）

如图所示，为8位全加器测试电路，采用数模混合形式。从图中可以看

出，采用数模混合测试方法，电路比较简单，不需要每个输入信号都给一个模拟脉冲。当输入信号数目比较大时，采用数模混合方式更加有效。

5)波形仿真

Figure3-178位加法器的仿真波形a

Figure3-188位加法器的仿真波形b

Figure3-198位加法器的仿真波形c

如图、、所示，为8位全加器的仿真波形，电路关键路径为从Cin到Co 的路径，延时为。

Figure3-20关键路径上的最大延时波形

如图所示，为Cin到Co路径上的最大延时波形图。当A[7:0]=8’hff，B[7:0]=8’h00，Cin=1时候，测出Cin和Co的状态转换时间差即为关键路径上的最大延时。从图中可以看出，关键路径上的最大延时为=。

Figure3-21关键路径的上升时间波形

如图所示，为关键路径上的上升时间波形图，从图中可以看出，上升时间为。

Figure3-22关键路径的下降时间波形

如图所示，为关键路径上的下降时间波形图，从图中可以看出，下降时间为。下降时间比上升时间小的原因可能是pmos比nmos管速度慢。

6)电路参数

************************************************************************

* auCdl Netlist:

*

* Library Name: wangkeqin2

* Top Cell Name: 8_full_adder

* View Name: schematic

* Netlisted on: May 25 04:46:15 2012

************************************************************************

*.EQUATION

*.SCALE METER

*.MEGA

*.GLOBAL gnd!

+ vdd!

*.PIN gnd!

*+ vdd!

************************************************************************

* Library Name: wangkeqin2

* Cell Name: 1_full_adder

* View Name: schematic

************************************************************************

.SUBCKT 1_full_adder A B Cin Co So

*.PININFO Co:O So:O A:B B:B Cin:B

Mpmos_3p315 So net90 vdd! vdd! pmos_3p3 W=2u L= M=

Mpmos_3p314 net90 B net13 vdd! pmos_3p3 W=3u L= M=

Mpmos_3p313 net13 A net17 vdd! pmos_3p3 W=3u L= M=

Mpmos_3p312 net17 Cin vdd! vdd! pmos_3p3 W=3u L= M=

Mpmos_3p311 net90 net114 net34 vdd! pmos_3p3 W=4u L= M=

Mpmos_3p310 net34 Cin vdd! vdd! pmos_3p3 W=4u L= M=

Mpmos_3p39 net34 B vdd! vdd! pmos_3p3 W=4u L= M=

Mpmos_3p38 net34 A vdd! vdd! pmos_3p3 W=4u L= M=

Mpmos_3p37 net114 Cin net41 vdd! pmos_3p3 W=4u L= M=

Mpmos_3p30 net41 A vdd! vdd! pmos_3p3 W=4u L= M=

Mpmos_3p31 net41 B vdd! vdd! pmos_3p3 W=4u L= M=

Mpmos_3p36 net114 A net53 vdd! pmos_3p3 W=4u L= M=

Mpmos_3p35 net53 B vdd! vdd! pmos_3p3 W=4u L= M=

Mpmos_3p34 Co net114 vdd! vdd! pmos_3p3 W=2u L= M=

Mnmos_3p315 So net90 gnd! gnd! nmos_3p3 W=1u L= M=

Mnmos_3p314 net66 Cin gnd! gnd! nmos_3p3 W= L= M=

Mnmos_3p313 net70 B net66 gnd! nmos_3p3 W= L= M=

Mnmos_3p312 net90 A net70 gnd! nmos_3p3 W= L= M=

Mnmos_3p311 net86 Cin gnd! gnd! nmos_3p3 W=2u L= M=

Mnmos_3p310 net86 B gnd! gnd! nmos_3p3 W=2u L= M=

Mnmos_3p39 net86 A gnd! gnd! nmos_3p3 W=2u L= M=

Mnmos_3p38 net90 net114 net86 gnd! nmos_3p3 W=2u L= M=

Mnmos_3p37 Co net114 gnd! gnd! nmos_3p3 W=1u L= M=

Mnmos_3p36 net98 B gnd! gnd! nmos_3p3 W=2u L= M=

Mnmos_3p35 net114 A net98 gnd! nmos_3p3 W=2u L= M=

Mnmos_3p32 net110 B gnd! gnd! nmos_3p3 W=2u L= M=

Mnmos_3p31 net110 A gnd! gnd! nmos_3p3 W=2u L= M=

Mnmos_3p30 net114 Cin net110 gnd! nmos_3p3 W=2u L= M=

.ENDS

************************************************************************

* Library Name: wangkeqin2

* Cell Name: 4_full_adder

* View Name: schematic

************************************************************************

.SUBCKT 4_full_adder A0 A1 A2 A3 B0 B1 B2 B3 Cin Co D0 D1 D2 D3

*.PININFO A0:I A1:I A2:I A3:I B0:I B1:I B2:I B3:I Cin:I Co:O D0:O D1:O D2:O *.PININFO D3:O

XI3 A0 B0 Cin net6 D0 / 1_full_adder

XI2 A1 B1 net6 net11 D1 / 1_full_adder

XI1 A2 B2 net11 net16 D2 / 1_full_adder

XI0 A3 B3 net16 Co D3 / 1_full_adder

.ENDS

************************************************************************

* Library Name: wangkeqin2

* Cell Name: 8_full_adder

* View Name: schematic

************************************************************************

.SUBCKT 8_full_adder A0 A1 A2 A3 A4 A5 A6 A7 B0 B1 B2 B3 B4 B5 B6 B7 Cin Co D0 + D1 D2 D3 D4 D5 D6 D7

*.PININFO A0:I A1:I A2:I A3:I A4:I A5:I A6:I A7:I B0:I B1:I B2:I B3:I B4:I *.PININFO B5:I B6:I B7:I Cin:I Co:O D0:O D1:O D2:O D3:O D4:O D5:O D6:O D7:O

XI1 A0 A1 A2 A3 B0 B1 B2 B3 Cin net51 D0 D1 D2 D3 / 4_full_adder

XI0 A4 A5 A6 A7 B4 B5 B6 B7 net51 Co D4 D5 D6 D7 / 4_full_adder

.ENDS

四、版图设计与验证

(一)1位全加器的版图设计与验证

1)1位全加器的版图设计

Figure4-1 1位全加器的版图

如图所示，为1位全加器的版图设计，版图设计也采用nmos和pmos完全对称的镜像网路设计，上部分为pmos下部分为nmos。pmos放一起，nmos放一起，尽量减少版图面积，和缩短布线长度。从图中可以看出版图面积约为*=，面积比较小。

2)1位全加器的DRC规则验证

Figure4-2 1位全加器版图的DRC验证

D RC验证是为了检验设计的版图是否满足设计规则检查。如图所示，为1位全加器版图的DRC验证结果。从图中可以看出，最后DRC的结果又5个错误，都是金属密度的错误。这些错误在集成电路前端设计阶段可以忽略，在后端设计中可以通过填充虚拟金属或是dummyfill来弥补。

3)1位全加器的LVS验证

Figure4-3 1位全加器的LVS验证结果

LVS检查是为了验证所画的版图和原理图是否匹配。如图所示，为1位全加器的LVS验证结果，从图中可以看出，1位全加器的版图和原理图匹配，满足LVS验证。

4)错误及解决办法

1)NWELL间距过小

解决办法：将所有的pmos管都用一块大的NMELL区包住。

2)LVS没通过但显示0个错误提示

可能是由于vdd和gnd标签没有打，或是标签没有用相应的金属层标签来标注。

解决办法：加上vdd!和gnd！用相应的金属标示层标记vdd!与gnd!后即通过lvs，

3)Lvs时cmos管模型不匹配

出现28个管子模式不匹配的问题，是由于从原理图中提取的netlist 网表中的mos管类型为PM或是NM，而版图中为pmos_3p3和nmos_3p3。

解决办法：修改网表。在lvs工作路径下用vi编辑器打开相应的网表文件。通过指令“： %s / NM / nmos_3p3 /”将网表中的所有的NM全部替换为nmos_3p3，再用命令“： %s / PM / pmos_3p3 /”将网表中所有的PM都替换成pmos_3p3。之后按Esc键退出编辑模式，再通过命令“：wq”保存并退出vi编辑模式。在LVS的输入设置选项中把“从原理图输出网表”选项去掉，再进行LVS即通过检查。

(二)4位全加器的版图设计与验证

1)4位全加器的版图设计

Figure4-4 4位全加器的版图

如图为4位全加器的版图设，直接调用一位全加器的版图单元，将4个一位全加器级联成一个4位全加器。从图中可以看出，4位全加器的面积约为*= um2。

2)4位全加器的DRC规则验证

Figure4-5 4位全加器的DRC验证结果

如图所示，为4位全加器的DRC验证结果，从图中可以看出4位全加器的设计满足DRC规则验证。

3)4位全加器的LVS验证

Figure4-6 4位全加器的LVS验证结果

如图所示，为4位全加器的LVS验证结果，从图中可以看出，4位全加器的设计原理图和版图对应，满足LVS验证。

4)错误及解决办法

1)DRC时显示0个error

原因是由于四个1位全加器的vdd及gnd没有全接在一起。

解决办法：把四个vdd和gnd用金属1连在一起就可以解决问题。

2)Lvs时A2，B2，A3，B3连接上的栅极连线都没有与原理图对应上

解决办法：四个1位全加器串联时，打标签时候把A2、A3、B2、B3写反了，改正过来即可解决问题。

(三)8位全加器的版图设计与验证

1)8位全加器的版图设计

Figure4-7 8位全加器的版图

如图所示，为8位全加器的版图设计。调用两个4位全加器版图级联，生成一个8位全加器。为了方便连接，将下面的一个4位全加器的版图翻转180度，使上面4位全加器的输出接到下面的输入。从图中可以看出，8位全加器的版图面积约为*= um2。

2)8位全加器的DRC规则验证

Figure4-8 8位全加器的DRC验证结果

如图所示，为8位全加器的DRC验证结果，从图中可以看出8位全加器的设计满足DRC规则验证。

3)8位全加器的LVS验证

Figure4-9 8位全加器的LVS验证结果

如图所示，为8位全加器的LVS验证结果，从图中可以看出，8位全加器的设计原理图和版图对应，满足LVS验证。

4)错误及解决办法

LVS时，missing net Net30

解决办法：由于8位全加器的版图是由两个四位全加器级联而成，为了连接方便把下面的4位全加器翻转了180度，gnd放在中间，最小间隔,两个gnd忘记用金属1连接了。连接起来再run LVS即可解决问题。

五、设计总结

实验里我们通过一个8位加法器的设计熟悉了cadence软件icfb的使用和集成电路前端设计的整体流程。第一次画8位全加器，由于没有经验，管子排列相当凌乱，面积比较大，布线杂乱无章，虽然第一次功能实现了，但非常不科学。之后又从新画了一遍，第二次采用镜像行的MOS管，借鉴第一次的经验，第二次画图就比较快，而且占用面积也较小，功能仿真也比较好。

完成这次设计，花费的时间挺多的，经常在实验室一画就是一天，遇到了很多问题，也请教了老师和好多同学。完成了8位全加器的设计还真的挺有收获的，由于第一次做这样门级的电路还是有很多不完善的地方：比如对电源和地的处理；没有每隔3-4级加一个缓冲级的buffer，导致延时较大；而且由于时间的问题没有做进位旁路和曼彻斯特进位链使得电路实际上就是八级1位加法器直接相连，最后的延迟时间达到了，以后有机会会重新完善电路的设计。

实验一四位串行进位加法器的设计实验报告

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USE ieee.std_logic_1164.ALL; ENTITY fadder IS PORT ( a, b,cin : IN STD_LOGIC; s, co : OUT STD_LOGIC ); END fadder; ARCHITECTURE arc1 OF fadder IS BEGIN s<=a xor b xor cin; co<=((a xor b)and cin)or(a and b); END arc1; 顶层文件： LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY adder4 IS PORT ( c0: IN STD_LOGIC; a,b : IN STD_LOGIC_VECTOR(3 DOWNTO 0); s : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);

4位全加器实验报告

四位全加器 11微电子黄跃21 【实验目的】 采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】

表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。 四位全加器 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目： 打开modelsim软件，进入集成开发环境，点击File→New project建立一

个工程项目adder_4bit。 建立文本编辑文件： 点击File→New在该项目下新建Verilog源程序文件 并且输入源程序。 (2)编译和仿真工程项目： 在verilog主页面下，选择Compile— Compile All或点击工具栏上的按钮启动编译，直到project出现status栏全勾，即可进行仿真。 选择simulate - start simulate或点击工具栏上的按钮开始仿真，在跳出来的 start simulate框中选择work-test_adder_4bit测试模块，同时撤销Enable Optimisim前的勾，之后选择ok。 在sim-default框内右击选择test_adder_4bit，选择Add Wave,然后选择simulate-run-runall,观察波形，得出结论，仿真结束。 四位全加器 1、原理图设计 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【仿真和测试结果】 下图为四位全加器的仿真图：

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加法器实验报告文档2篇 Adder experiment report document 编订：JinTai College

加法器实验报告文档2篇 小泰温馨提示：实验报告是把实验的目的、方法、过程、结果等记录下来，经过整理，写成的书面汇报。本文档根据实验报告内容要求展开说明，具有实践指导意义，便于学习和使用，本文下载后内容可随意修改调整及打印。 本文简要目录如下：【下载该文档后使用Word打开，按住键盘Ctrl键且鼠标单击目录内容即可跳转到对应篇章】 1、篇章1：加法器实验报告文档 2、篇章2：加法器的基本原理实验报告文档 篇章1:加法器实验报告文档 【实验名称】 【目的与要求】 1.掌握1位全加器的设计 2.学会1位加法器的扩展【实验内容】 1.设计1位全加器

2.将1位全加器扩展为4位全加器 3.使4位的全加器能做加减法运算 【操作步骤】 1.1位全加器的设计 （1）写出1位全加器的真值表 （2）根据真值表写出表达式并化简 （3）画出逻辑电路 （4）用quartusII进行功能仿真，检验逻辑电路是否正确，将仿真波形截图并粘贴于此 （5）如果电路设计正确，将该电路进行封装以用于下一个环节 2.将1位全加器扩展为4位全加器 （1）用1位全加器扩展为4位的全加器，画出电路图 （2）分别用两个4位补码的正数和负数验证加法器的正确性（注意这两 个数之和必须在4位补码的数的范围内，这两个数包括符号在内共4位），用quartusII进行功能仿真并对仿真结果进行截图。

3.将4位的全加器改进为可进行4位加法和减法的运算器 （1）在4位加法器的基础上，对电路进行修改，使该电路不仅能进行加 法运算而且还能进行减法运算。画出该电路 （2）分别用两个4位补码的正数和负数验证该电路的正确性（注意两个 数之和必须在4位补码的数的范围内），用quartusII 进行功能仿真并对仿真结果进行截图。 【附录】 篇章2:加法器的基本原理实验报告文档【按住Ctrl键点此返回目录】 一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理

4位全加器实验报告.doc

四位全加器 11微电子黄跃1117426021 【实验目的】 采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】 全加器 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全 加器的方框图。图5全加器原理图。被加数A i 、加数B i 从低位向本位进位C i-1 作 为电路的输入，全加和S i 与向高位的进位C i 作为电路的输出。能实现全加运算 功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。 信号输入端信号输出端 A i B i C i S i C i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1

表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。 四位全加器 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目： 打开modelsim软件，进入集成开发环境，点击File→New project建立一

计组-加法器实验报告

半加器、全加器、串行进位加法器以及超前进位加法器 一、实验原理 1.一位半加器 A和B异或产生和Sum，与产生进位C 2.一位全加器 将一位半加器集成封装为halfadder元件，使用两个半加器构成一位的全加器 3.4位串行进位加法器 将一位全加器集成封装为Fulladder元件，使用四个构成串行进位加法器

4.超前进位加法器（4位） ⑴AddBlock 产生并行进位链中的ti(即Cthis)和di（即Cpass），以及本位结果Sum ⑵进位链（Cmaker） 四位一组并行进位链，假设与或非门的级延迟时间为1.5ty，与非门的延迟时间为1ty，在di和ti产生之后，只需2.5ty就可产生所有全部进位

⑶超前进位加法器 将以上二者结合起来即可完成，A和B各位作为各个AddBlock的输入，低一位的进位Ci-1作为本位AddBlock的C-1的输入。各个AddBlock输出的C_this和C_pass作为对应的Cmaker的thisi和passi的输入。

二、实验器材 QuartusII仿真软件，实验箱 三、实验结果 1.串行进位加法器结果 2.超前进位加法器结果

四、实验结果分析 1.实验仿真结果显示串行加法器比超前进位加法器快，部分原因应该是电路结构优化 不到位。另外由于计算的位数比较少，超前进位加法链结构较复杂，所以优势没体现出来，反倒运作的更慢一点。当位数增加的时候，超前进位加法器会比串行的更快。 2.波形稳定之前出现上下波动，应该与“竞争冒险”出现的情况类似，门的延迟和路径 的不同导致了信号变化时到达的时间有先有后，因此在最终结果形成前出现了脉冲尖峰和低谷；另外也可能部分原因由于电路结构优化的不到位所致

cmos模拟集成电路设计实验报告

北京邮电大学 实验报告 实验题目：cmos模拟集成电路实验 姓名：何明枢 班级：2013211207 班内序号：19 学号：2013211007 指导老师：韩可 日期：2016 年 1 月16 日星期六

目录 实验一:共源级放大器性能分析 (1) 一、实验目的 (1) 二、实验内容 (1) 三、实验结果 (1) 四、实验结果分析 (3) 实验二:差分放大器设计 (4) 一、实验目的 (4) 二、实验要求 (4) 三、实验原理 (4) 四、实验结果 (5) 五、思考题 (6) 实验三：电流源负载差分放大器设计 (7) 一、实验目的 (7) 二、实验内容 (7) 三、差分放大器的设计方法 (7) 四、实验原理 (7) 五、实验结果 (9) 六、实验分析 (10) 实验五：共源共栅电流镜设计 (11) 一、实验目的 (11) 二、实验题目及要求 (11) 三、实验内容 (11) 四、实验原理 (11) 五、实验结果 (14) 六、电路工作状态分析 (15) 实验六：两级运算放大器设计 (17) 一、实验目的 (17) 二、实验要求 (17) 三、实验内容 (17) 四、实验原理 (21) 五、实验结果 (23) 六、思考题 (24) 七、实验结果分析 (24) 实验总结与体会 (26) 一、实验中遇到的的问题 (26) 二、实验体会 (26) 三、对课程的一些建议 (27)

实验一:共源级放大器性能分析 一、实验目的 1、掌握synopsys软件启动和电路原理图（schematic）设计输入方法； 2、掌握使用synopsys电路仿真软件custom designer对原理图进行电路特性仿真； 3、输入共源级放大器电路并对其进行DC、AC分析，绘制曲线； 4、深入理解共源级放大器的工作原理以及mos管参数的改变对放大器性能的影响 二、实验内容 1、启动synopsys，建立库及Cellview文件。 2、输入共源级放大器电路图。 3、设置仿真环境。 4、仿真并查看仿真结果，绘制曲线。 三、实验结果 1、实验电路图

八位加法器设计实验报告

实验四：8位加法器设计实验 1.实验目的：熟悉利用quartus原理图输入方法设计简单组合电路，掌握层次化设计方法。 2.实验原理：一个八位加法器可以由八个全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 3.实验任务：完成半加器，全加器，八位加法器设计，使用例化语句，并将其设计成一个原件符号入库，做好程序设计，编译，程序仿真。 1）编译成功的半加器程序： module h_adder(a,b,so,co); input a,b; output so,co; assign so=a^b; assign co=a&b; endmodule 2）编译成功的全加器程序： module f_adder(ain,bin,cin,cout,sum); output cout,sum;input ain,bin,cin; wire net1,net2,net3; h_adder u1(ain,bin,net1,net2); h_adder u2(.a(net1),.so(sum),.b(cin),.co(net3));

or u3(cout,net2,net3); endmodule 3）编译成功的八位加法器程序： module f_adder8(ain,bin,cin,cout,sum); output [7:0]sum; output cout;input [7:0]ain,bin;input cin; wire cout0, cout1, cout2 ,cout3, cout4,cout5,cout6; f_adder u0(.ain(ain[0]),.bin(bin[0]),.cin(cin),.sum(sum[0]) ,.cout(cout0)); f_adder u1(.ain(ain[1]),.bin(bin[1]),.cin(cout0),.sum(sum[1 ]),.cout(cout1)); f_adder u2(.ain(ain[2]),.bin(bin[2]),.cin(cout1),.sum(sum[2 ]),.cout(cout2)); f_adder u3(.ain(ain[3]),.bin(bin[3]),.cin(cout2),.sum(sum[3 ]),.cout(cout3)); f_adder u4(.ain(ain[4]),.bin(bin[4]),.cin(cout3),.sum(sum[4

FPGA一位全加器设计实验报告

题目：1位全加器的设计 一．实验目的 1.熟悉QUARTUSII软件的使用； 2.熟悉实验硬件平台的使用； 3.掌握利用层次结构描述法设计电路。 二．实验原理 由于一位全加器可由两个一位半加器与一个或门构成，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实 验箱上SW0,SW1,SW2键作为输入，并将输 入的信号连接到红色LED管 LEDR0,LEDR1,LEDR2上便于观察，sum,cout 信号采用绿色发光二极管LEDG0,LEDG1来 显示。 三．实验步骤 1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6； 2.新建Verilog语言文件，输入如下半加器Verilog语言源程序； module half_adder(a,b,s,co); input a,b; output s,co; wire s,co; assign co=a & b; assign s=a ^ b; Endmodule 3.保存半加器程序为，进行功能仿真、时序仿真，验证设计的正确性。 其初始值、功能仿真波形和时序仿真波形分别如下所示

4.选择菜单File→Create/Update→Create Symbol Files for current file，创建半加器模块； 5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。并将输入ain,bin,cin连接到FPGA的输出端，便于观察。完成后另保存full_adder。 电路图如下 6.对设计进行全编译，锁定引脚，然后分别进行功能与时序仿真，验证全加器的逻辑功能。其初始值、功能仿真波形和时序仿真波形分别如下所示

CMOS数字集成电路设计_八位加法器实验报告

CMOS数字集成电路设计课程设计报告 学院：****** 专业：****** 班级：****** 姓名：Wang Ke qin 指导老师：****** 学号：****** 日期：2012-5-30

目录 一、设计要求 (1) 二、设计思路 (1) 三、电路设计与验证 (2) (一)1位全加器的电路设计与验证 (2) 1)原理图设计 (2) 2)生成符号图 (2) 3)建立测试激励源 (2) 4)测试电路 (3) 5)波形仿真 (4) (二)4位全加器的电路设计与验证 (4) 1)原理图设计 (4) 2)生成符号图 (5) 3)建立测试激励源 (5) 4)测试电路 (6) 5)波形仿真 (6) (三)8位全加器的电路设计与验证 (7) 1)原理图设计 (7) 2)生成符号图 (7) 3)测试激励源 (8) 4)测试电路 (8) 5)波形仿真 (9) 6)电路参数 (11) 四、版图设计与验证 (13) (一)1位全加器的版图设计与验证 (13) 1)1位全加器的版图设计 (13) 2)1位全加器的DRC规则验证 (14) 3)1位全加器的LVS验证 (14) 4)错误及解决办法 (14) (二)4位全加器的版图设计与验证 (15) 1)4位全加器的版图设计 (15) 2)4位全加器的DRC规则验证 (16) 3)4位全加器的LVS验证 (16) 4)错误及解决办法 (16) (三)8位全加器的版图设计与验证 (17) 1)8位全加器的版图设计 (17) 2)8位全加器的DRC规则验证 (17) 3)8位全加器的LVS验证 (18) 4)错误及解决办法 (18) 五、设计总结 (18)

数字集成电路设计实验报告

哈尔滨理工大学数字集成电路设计实验报告 学院：应用科学学院 专业班级：电科12 - 1班 学号：32 姓名：周龙 指导教师：刘倩 2015年5月20日

实验一、反相器版图设计 1.实验目的 1）、熟悉mos晶体管版图结构及绘制步骤； 2）、熟悉反相器版图结构及版图仿真； 2. 实验内容 1）绘制PMOS布局图； 2）绘制NMOS布局图； 3）绘制反相器布局图并仿真； 3. 实验步骤 1、绘制PMOS布局图： (1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层； (4) 绘制Poly图层； (5) 绘制Active Contact图层；(6) 绘制Metal1图层； (7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察； 2、绘制NMOS布局图： (1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览； 3、绘制反相器布局图： (1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd 与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice 模拟； 4. 实验结果 nmos版图

加法器实验报告标准范本

编号：QC/RE-KA5914 加法器实验报告标准范本 The new situation in operation, especially the emergency, makes the information open and transparent by reporting the details, and then forms a closer cooperative relationship. （工作汇报示范文本） 编订：________________________ 审批：________________________ 工作单位：________________________

加法器实验报告标准范本 使用指南：本报告文件适合在为规范管理，让所有人员增强自身的执行力，避免自身发展与集体的工 作规划相违背，按固定模式形成日常报告进行上交最终实现及时更新进度，快速掌握所需了解情况的 效果。文件可用word任意修改，可根据自己的情况编辑。 篇一：加法器实验报告 实验__一__ 【实验名称】 1位加法器 【目的与要求】 1. 掌握1位全加器的设计 2. 学会1位加法器的扩展 【实验内容】 1. 设计1位全加器 2. 将1位全加器扩展为4位全加器 3. 使4位的全加器能做加减法运算 【操作步骤】

1. 1位全加器的设计 （1）写出1位全加器的真值表 （2）根据真值表写出表达式并化简 （3）画出逻辑电路 （4）用quartusII进行功能仿真，检验逻辑电路是否正确，将仿真波形截图并粘贴于此 （5）如果电路设计正确，将该电路进行封装以用于下一个环节2. 将1位全加器扩展为4位全加器 （1）用1位全加器扩展为4位的全加器，画出电路图 （2）分别用两个4位补码的正数和负数验证加法器的正确性（注意这两 个数之和必须在4位补码的数的范围

福州大学集成电路版图设计实验报告

福州大学物信学院 《集成电路版图设计》 实验报告 姓名：席高照 学号：111000833 系别：物理与信息工程 专业：微电子学 年级：2010 指导老师：江浩

一、实验目的 1.掌握版图设计的基本理论。 2.掌握版图设计的常用技巧。 3.掌握定制集成电路的设计方法和流程。 4.熟悉Cadence Virtuoso Layout Edit软件的应用 5.学会用Cadence软件设计版图、版图的验证以及后仿真 6.熟悉Cadence软件和版图设计流程，减少版图设计过程中出现的错误。 二、实验要求 1.根据所提供的反相器电路和CMOS放大器的电路依据版图设计的规则绘制电路的版图，同时注意CMOS查分放大器电路的对称性以及电流密度（通过该电路的电流可能会达到5mA） 2.所设计的版图要通过DRC、LVS检测 三、有关于版图设计的基础知识 首先，设计版图的基础便是电路的基本原理，以及电路的工作特性，硅加工工艺的基础、以及通用版图的设计流程，之后要根据不同的工艺对应不同的设计规则，一般来说通用的版图设计流程为①制定版图规划记住要制定可能会被遗忘的特殊要求清单②设计实现考虑特殊要求及如何布线创建组元并对其进行布局③版图验证执行基于计算机的检查和目视检查，进行校正工作④最终步骤工程核查以及版图核查版图参数提取与后仿真 完成这些之后需要特别注意的是寄生参数噪声以及布局等的影响，具体是电路而定，在下面的实验步骤中会体现到这一点。 四、实验步骤 I.反相器部分： 反相器原理图：

反相器的基本原理：CMOS反相器由PMOS和NMOS构成，当输入高电平时，NMOS导通，输出低电平，当输入低电平时，PMOS导通，输出高电平。 注意事项： （1）画成插齿形状，增大了宽长比，可以提高电路速度 （2）尽可能使版图面积最小。面积越小，速度越高，功耗越小。 （3）尽可能减少寄生电容和寄生电阻。尽可能增加接触孔的数目可以减小接触电阻。（4）尽可能减少串扰，电荷分享。做好信号隔离。 反相器的版图： 原理图电路设计： 整体版图：

数字ic设计实验报告

数字集成电路设计 实验报告 实验名称二输入与非门的设计 一．实验目的 a)学习掌握版图设计过程中所需要的仿真软件

b)初步熟悉使用Linux系统 二．实验设备与软件 PC机，RedHat,Candence 三．实验过程 Ⅰ电路原理图设计 1.打开虚拟机VMware Workstation，进入Linux操作系统RedHat。 2.数据准备，将相应的数据文件拷贝至工作环境下，准备开始实验。 3.创建设计库，在设计库里建立一个schematic view，命名为，然后进入电路 图的编辑界面。 4.电路设计 设计一个二输入与非门，插入元器件，选择PDK库（xxxx35dg_XxXx）中的nmos_3p3、 pmos_3p3等器件。形成如下电路图，然后check and save，如下图。 图1.二输入与非门的电路图 5.制作二输入与非门的外观symbol Design->Create Cellview -> From Cellview，在弹出的界面，按ok后出现symbol Generation options，选择端口排放顺序和外观，然后按ok出现symbol编辑界面。按照需 要编辑成想要的符号外观，如下图。保存退出。

图2.与非门外观 6.建立仿真电路图 方法和前面的“建立schemtic view”的方法一样，但在调用单元时除了调用analogL 库中的电压源、（正弦）信号源等之外，将之前完成的二输入与非门调用到电路图中，如下图。 图3.仿真电路图 然后设置激励源电压输出信号为高电平为3.5v，低电平为0的方波信号。 7.启动仿真环境 在ADE中设置仿真器、仿真数据存放路径和工艺库，设置好后选择好要检测的信号在电路中的节点，添加到输出栏中，运行仿真得到仿真结果图。

加法器实验报告.doc

加法器实验报告 篇一：加法器实验报告 实验 _＿一＿＿ 【实验名称】 1位加法器 【目的与要求】 1. 掌握1位全加器的设计 2. 学会1位加法器的扩展 【实验内容】 1. 设计1位全加器 2. 将1位全加器扩展为4位全加器 3. 使4位的全加器能做加减法运算 【操作步骤】 1. 1位全加器的设计 （1）写出1位全加器的真值表 （2）根据真值表写出表达式并化简 （3）画出逻辑电路 （4）用quartusII进行功能仿真，检验逻辑电路是否正确，将仿真波形截图并粘贴于此 （5）如果电路设计正确，将该电路进行封装以用于下一个环节 2. 将1位全加器扩展为4位全加器 （1）用1位全加器扩展为4位的全加器，画出电路图

（2）分别用两个4位补码的正数和负数验证加法器的正确性（注意这两 个数之和必须在4位补码的数的范围内，这两个数包括符号在内共4位），用quartusII进行功能仿真并对仿真结果进行截图。 3. 将4位的全加器改进为可进行4位加法和减法的运算器 （1）在4位加法器的基础上，对电路进行修改，使该电路不仅能进行加 法运算而且还能进行减法运算。画出该电路 （2）分别用两个4位补码的正数和负数验证该电路的正确性（注意两个 数之和必须在4位补码的数的范围内），用quartusII进行功能仿真并对仿真结果进行截图。 【附录】 篇二：加法器的基本原理实验报告 一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理 3、熟悉EDA工具Quartus II和Modelsim的使用，能够熟练运用Vrilog HDL语言在Quartus II下进行工程开发、调试

北邮_模拟集成电路设计_期末实验报告

模拟CMOS集成电路课程 实验报告 姓名：杨珊 指导老师：韩可 学院：电子工程班级：2013211204 学号：2013210926

实验一:共源级放大器性能分析 一、实验目的 1、掌握synopsys软件启动和电路原理图（schematic）设计输入方法； 2、掌握使用synopsys电路仿真软件custom designer对原理图进行电路特性仿真； 3、输入共源级放大器电路并对其进行DC、AC分析，绘制曲线； 4、深入理解共源级放大器的工作原理以及mos管参数的改变对放大器性能的影响 二、实验要求 1、启动synopsys，建立库及Cellview文件。 2、输入共源级放大器电路图。 3、设置仿真环境。 4、仿真并查看仿真结果，绘制曲线。 三、实验结果 1、电路图

当R=1K, 当R=10K,

四、实验结果分析 器件参数： NMOS管的宽长比为10，栅源之间所接电容1pF。 实验结果： 当Rd=1K时，gm=2735.7u,Av=2.73. 当Rd=10k时，gm=173.50u,Av=1.73. 由此可知，当R增大时，放大器的性能下降。 实验二:差分放大器设计 一、实验目的 1.掌握差分放大器的设计方法； 2.掌握差分放大器的调试与性能指标的测试方法。 二、实验要求 1.确定放大电路； 2.确定静态工作点Q； 3.确定电路其他参数。

4.电压放大倍数大于20dB ，尽量增大GBW ，设计差分放大器； 5.对所设计电路调试； 6.对电路性能指标进行测试仿真，并对测量结果进行验算和误差分析。 三、实验原理 平衡态下的小信号差动电压增益A β1= β2= β=μn C OX (W/L) 四、实验结果 定时，随着R 的增加，增益也减少。但是由于带宽的限制，我们不能无限地增大W/L.为保证带宽,选取W/L=30，R=30K 的情况下的数值，保证了带宽约为300MHZ ，可以符合系统的功能特性,实验结果见下图。 V D D A ==

四位全加器实验报告

《四位全加器》实验报告 题目:___ ____ 学号:___ _____姓名:____ _______ 教师:____ ____

1、实验内容 四位全加器的设计与实现。 2、实验目的与要求 利用MAX+plusII实现四位全加器并且验证实验内容。 3、实验环境 MAX+plus II 10.1 4、设计思路分析（包括需求分析、整体设计思路、概要设计） 一个4位全加器可以由4个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 半加器描述： 根据半加器真值表可以画出半加器的电路图。 a b so Co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 5、详细设计 A) 半加器设计: 1）新建一个设计文件，使用原理图设计方法设计。 2）将所需元件全部调入原理图编辑窗，所需元件依次为：input 2个；output 2个；and2 1个;xnor 1个;not 1个。 3）依照下图连接好各元件

4）保存为h-adder将当前设计文件设置成工程文件。 5）编译 B) 一位全加器的实现: 1)一位全加器可以由两个半加器和一个或门连接而成，因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL描述。. 2)依照以下原理图连接好全加器: 其中有两个原件(h-adder)为刚刚设计好的半加器.其他原件为:input 3个, output 2个, or2 1个. 3)保存为f-adder设置成工程文件并选择目标器件为EPF10K20TC144.4 4)编译 C) 四位全加器的实现 1) 4位全加器可以看做四个1位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个1位全加器级联实现4位全加器。 2) 依照以下原理图连接好全加器。、

专用集成电路实验报告

专用集成电路实验报告

实验一开发平台软件安装与认知实验 实验性质：验证性实验级别：必做 开课单位：信息与通信工程学院通信工程系学时：2 学时 一、实验目的： 1、了解 Xilinx ISE 9.2/Quartus II 软件的功能。 2、掌握 Xilinx ISE 9.2/Quartus II 的 VHDL 输入方法。 3、掌握 Xilinx ISE 9.2/Quartus II 的原理图文件输入和元件库的调用方法。 4、掌握 Xilinx ISE 9.2/Quartus II 软件元件的生成方法和调用方法。 5、掌握 Xilinx ISE 9.2/Quartus II 编译、功能仿真和时序仿真。 6、掌握 Xilinx ISE 9.2/Quartus II 原理图设计、管脚分配、综合与实现、数据流下载方法。 7、了解所编电路器件资源的消耗情况。 二、实验器材： 计算机、Quartus II 软件或 xilinx ISE 三、实验内容： 1、本实验以三线八线译码器（LS74138）为例，在 Xilinx ISE 9.2 软件平台上完成设计电路的 VHDL 文本输入、语法检查、编译、仿真、管脚分配和编程下载等操作。下载芯片选择 Xilinx 公司的CoolRunner II 系列XC2C256-7PQ208 作为目标仿真芯片。 2、用 1 中所设计的的三线八线译码器（LS74138）生成一个 LS74138 元件，在 Xilinx ISE 9.2 软 件原理图设计平台上完成 LS74138 元件的调用，用原理图的方法设计三线八线译码器（LS74138），实现编译，仿真，管脚分配和编程下载等操作。 四、实验源程序： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; -- Uncomment the following lines to use the declarations that are -- provided for instantiating Xilinx primitive components. --library UNISIM; --use UNISIM.VComponents.all; entity ls74138 is Port ( g1 : in std_logic; g2 : in std_logic; inp : in std_logic_vector(2 downto 0);

四位全加器

《计算机组成原理》 实验报告 题目:四位全加器的设计与实现 1、实验内容 四位全加器的设计与实现。 2、实验目的与要求 利用MAX+plusII实现四位全加器并且验证实验内容。

3、实验环境 MAX+plus II 10.1 4、设计思路分析（包括需求分析、整体设计思路、概要设计） 一个4位全加器可以由4个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 半加器描述： 5、详细设计 A) 半加器设计: 1）新建一个设计文件，使用原理图设计方法设计。 2）将所需元件全部调入原理图编辑窗，所需元件依次为：input 2个；output 2个；and2 1个;xnor 1个;not 1个。 3）依照下图连接好各元件 4）保存为h-adder将当前设计文件设置成工程文件。 5）编译

B) 一位全加器的实现: 1)一位全加器可以由两个半加器和一个或门连接而成，因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL描述。. 2)依照以下原理图连接好全加器: 其中有两个原件(h-adder)为刚刚设计好的半加器.其他原件为:input 3个, output 2个, or2 1个. 3)保存为f-adder设置成工程文件并选择目标器件为EPF10K20TC144.4 4)编译 C) 四位全加器的实现 1) 4位全加器可以看做四个1位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个1位全加器级联实现4位全加器。 2) 依照以下原理图连接好全加器。、

其中有四个元件为一位全加器（f-adder），其余为九个input元件；五个output 元件。、 4）编译通过。 6、实验结果与分析 1）建立波形图进行半加器、一位全加器和四位全加器的波形观察, 2）设定仿真时间为60.0us。 3）运行仿真器得到下面波形图: 半加器：

集成电路设计课程实验报告

VLSI设计课程实验报告 一、第一题 1、实验要求 从L-Edit的spr/examplel/lightslb.tdb库中研究一个六管电路，将其还原成CMOS电路结构并说明逻辑功能。 我们选择三输入的或非门作为讨论对象。 2、三输入的或非门的版图 图1 三输入或非门的版图

3、版图的分析 如图1，从左到右上面的三个MOS管分别标记为M1、M2和M3，下面的三个为M4、M5和M6。其中粉红色的三个长方形为栅极，分别连接输入信号A、B和C。黑色的接触孔连接第一层金属和MOS管有源区，白色的接触孔连接第一层金属和第二层金属。观察下面的三个MOS管，M4源极接地，漏极接OUT；M5和M4公用一个漏极，M5源极接地；M6和M5公用一个源极，漏极接OUT，即M4、M5和M6并联。同理，可分析出M1、M2和M3串联到电源。所以，版图为3输入的或非门。 在Ledit下执行Tools/Extract命令，即可将版图提取为网表文件，可知六个晶体管的L=2um，W=28um，PMOS管的衬底都接电源，NMOS管的衬底都接地。4、三输入或非门电路图 图2 三输入或非门的电路图

二、第二题 1、实验要求 基于CSMC0.6um dpdm CMOS工艺规则以及SPICE参数，画出一个CMOS 反向器，要求P管的沟道宽度是N管的3倍，并在输入激励的tr为500ps，tf为300ps时，用T-SPICE进行模拟，并分别给出负载Cl为0.01pf和1pf时的反向器延时tr和tf。 2、电路图 图3 反相器的电路图 参数设置： NMOS L=0.6u W=3u AD=5.7p PD=9.8u AS=5.7p PS=9.8u PMOS L=0.6u W=9u AD=17.1p PD=21.8u AS=30.06p PS=25.4u 电源电压为5V，输入信号的高低电平分别为 5V，0V 3、绘制的版图

EDA VHDL 4位全加器实验报告解析

姓名：车琳班级：通信1101班 学号：0121109320130 实验一用原理图输入法设计4位全加器 一、实验目的 1）熟悉利用Quartus II 的原理图输入方法设计简单组合电路； 2）掌握层次化设计的方法； 3）通过一个4位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 二、实验内容 1）完成半加器、全加器和4位全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设计成一个硬件符号入库。键1、键2、键3（PIO0/1/2）分别接ain、bin、cin；发光管D2、D1（PIO9/8）分别接sum和cout。 2）建立一个更高的层次的原理图设计，利用以上获得的1位全加器构成的4位全加器，并完成编译、综合、适配、仿真和硬件测试。建议选择电路模式1：键2、键1输入4位加数：键4、键3输入4位被加数：数码6和数码5显示加和：D8显示进位cout。 三、实验仪器 1）计算机及操作系统； 2）QuartusII软件； 3）编程电缆。

四、实验原理 一个4位全加器可以由4个一位全加器 构成，加法器间的进位可以串行方式实现， 即将低位加法器的进位输出 cout 与相邻的 高位加法器的最低进位输入信号 cin 相接。 一个1位全加器可以参考教材介绍的方 法来完成。1位全加器示意图如图1所示。 其中，其中CI 为输入进位位，CO 为输出进位位，输入A 和B 分别为加数和被加数。S 为输出和，其功能可用布尔代数式表示为： i i i i o i i i ABC ABC ABC ABC C ABC C B A C B A C B A S +++=+++= 五、实验步骤 1、完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设计成一个硬件符号入库。键1、键 2、键3（PIO0/1/2）分别接ain 、bin 、cin ；发光管D2、D1（PIO9/8）分别接sum 和cout 。 2、建立一个更高层次的原理图设计，利用以上获得的1位全加器构成4位全加器，并完成编译、综合、适配、仿真、和硬件测试。建议选择电路模式1（附图F-2）：键2、键1输入4位加数：键4、键3输入4位被加数：数码6和数码5显示加和：D8显示进位cout 。 1、一位全加器设计输入 1）创建文件。采用File\new 菜单，创建图形文件。 2）添加元件。采用菜单symbol\enter symbol ，在弹出的对话框中选中相应的库与元件，添加元件，构成一位全加器并保存。 2、一位全加器元件的创建 1）对上述文件编译综合仿真。 2）生成元件。 3）采用菜单FILE\CREATE SYMBOL 生成一位全加器元件。