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第十二章时序逻辑电路

一、填空题

1．计数器工作时，对出现的个数进行计数。

2．构成一个2n进制计数器，共需要个触发器。

3.用以存放的电路称为寄存器。

4.数码寄存器一般分为、和三种，其功能是用来存放二进制数码。

5.寄存器存放数码的方式有和两种，从寄存器取出数码的方式有

和两种。

6.寄存器中，一个触发器可以存放二进制代码，要存放N位二进制代码，就要有

个触发器。

7.8位移位寄存器，串行输入时经个CP脉冲后，8位数码全部移入寄存器中。

8.计数器按CP控制方式的不同可以分为计数器和计数器，按进制的不同，可以分为计数器、计数器和计数器，按计数过程中数字的增减可以分为计数器、计数器和计数器。

9.6位二进制加法计数器所累计的输入脉冲数最大为。

10.在异步二进制计数器中，要求从0开始计数，计到十进制数12，需要个触发器。

11.8421BCD码的二-十进制计数器当计数状态是时，再输入一个计数脉冲，计数状态为0000，然后向高位发出信号。

12．利用各种不同的集成计数器构成N进制计数器的方法有多种，通常采用

法，如果要得到计数容量较大的计数器，就必须采用法。

13.某计数器的状态变化为000-001-010-011-000，则该计数器的功能是进制

法计数器。

14.74LS160是一块同步十进制加法计数器集成电路，它采用清0，置数。当CTt、CTp均为0时，实现功能。

15.如图所示电路的状态方程Q n+1=___________。

16. 某计数器的输出波形如图所示，该计数器是___________进制计数器。

二、选择题

1．时序逻辑电路在结构上（）。

A．必须有组合逻辑电路 B．必须有存储电路

C．必有存储电路和组合逻辑电路 D．以上均正确

2．时序逻辑电路的输出是（）。

A．只与输入有关

B．只与电路当前状态有关

C．与输入和电路当前状态均有关

D．与输入和电路当前状态均无关

3．同步时序逻辑电路和异步时序逻辑电路的区别在于异步时序逻辑电路（）。A．没有触发器 B．没有统一的时钟脉冲控制

C．没有稳定状态 D．输出只与内部状态有关

4．从0开始计数的N 进制增量计数器，最后一个计数状态为（）。 A ．N B ．N+1 C ．N-1 D ．2N

5．由 n 个触发器构成的计数器，最多计数个数为（）。 A ．n 个 B ．2n 个 C ．n 2个 D ．2n 个 6．图示各逻辑电路中，为一位二进制计数器的是（）。

7．若构成一个十二进制计数器，所用触发器至少（）。 A ．12个 B ．3个 C ．4个 D ．6个

8．4个触发器构成的8421BCD 码计数器，其无关状态的个数为（）。 A ．6个 B ．8个 C ．10个 D ．不定

9．异步计数器如图示，若触发器当前状态Q 3 Q 2 Q 1为110，则在时钟作用下，计数器的下一状态为（）。

A ．101

B ．111

C ．010

D ．000

10．下列器件中，具有串行—并行数据转换功能的是（）。

A ．译码器

B ．数据比较器

C ．移位寄存器

D ．计数器

11．异步计数器如图示，若触发器当前状态Q 3 Q 2 Q 1为011，则在时钟作用下，计数器的下一状态为（）。

A ．100

B ．110

C ．010

D ． 000

12．由4位二进制计数器74LS161构成的任意进制计数器电路如图示，计数时的最小状

态是（）。

A ．0000

B ．1111

C ．0001

D ．0110

13．由4位二进制计数器74LS161构成的任意进制计数器电路如图示，计数器的有效状态数为（）。

A ．16

B ．8

C ．10

D ．12

14．电路如图所示， 74LS191具有异步置数的逻辑功能的加减计数器，其功能表如下所示。已知电路的当前状态Q 3 Q 2 Q 1 Q 0为1100，请问在时钟作用下，电路的下一状态Q 3 Q 2 Q 1 Q 0为（）。

A ． 1100

B ． 1011

C ． 1101 D.0000

1R _

15．下列功能的触发器中，（）不能构成移位寄存器。 A ．SR 触发器 B ．JK 触发器 C ．D 触发器 D.T 触发器 16．如图所示电路的功能为（）。

A ．并行寄存器 B.移位寄存器 C ．计数器 D ．序列信号发生器

17．4位移位寄存器，现态Q 0Q 1Q 2Q 3为1100，经左移1位后其次态为（）。 A ．0011或1011 B.1000或1001 C ．1011或1110 D ．0011或1111

18．现欲将一个数据串延时4个CP 的时间，则最简单的办法采用（）。 A ．4位并行寄存器 B ．4位移位寄存器 C ． 4进制计数器 D ．4位加法器

19．一个四位串行数据，输入四位移位寄存器，时钟脉冲频率为1kHz ，经过（）可转换为4位并行数据输出。 A ．8ms B.4ms C ．8μs D ．4μs

20．由3级触发器构成的环形和扭环形计数器的计数模值依次为（）。 A ．8和8 B ．6和3 C ．6和8 D.3和6

三、判断题

1.时序逻辑电路由组合逻辑电路和存储器组成。（）

2.时序电路中存在反馈，组合电路中不存在反馈。（） 3．计数模为2n 的扭环计数器所需的触发器为n 个。（）

4.移位寄存器就是数码寄存器，它们没有区别。（）

5.时序逻辑电路在结构方面的特点是由具有控制作用的逻辑门电路和具有记忆作用的触发器两部分组成。（）

6.计数器和寄存器都是时序逻辑电路。（）

7.构成计数器电路的器件必须具有记忆功能。（）

8.同步RS 触发器只有在CP 脉冲信号到来后，才依据R 、S 信号的变化来改变输出的状态。（）

9.时钟脉冲的主要作用是使触发器的输出状态稳定。（） 10.移位寄存器每输入一个时钟脉冲，电路中只有一个触发器翻转。（） 11.同步计数器的计数速度比异步计数器快。（） 12.一个六进制计数器至少要三个触发器才能构成。（）

四、综合题

1．试画出如图所示时序电路在一系列CP 信号作用下，Q 0、Q 1、Q 2的输出电压波形。设触发器的初始状态为Q =0。

Q 0

Q 1

Q 2

2．有一简单时序逻辑电路如图所示，试写出当C = 0和C =1时，电路的状态方程Q n +1，并说出各自实现的功能。

3．由JK 触发器和D 触发器构成的电路如图所示，各输入端波形如图（b ），当各个触发器的初态为0时，试画出Q 0和Q 1端的波形，并说明此电路的功能。

A Q 0Q 1

（a ）（b ）

4．时序电路如图（a ）所示。给定

CP 和A 的波形如图（b ）所示，画出Q 1、Q 2、Q 3的波形，假设初始状态为0。

（a ）

A CP Q 1Q 2Q 3

（b ）

5．分析图示电路，要求：

（1）写出JK触发器的状态方程；

（2）用X、Y、Q n作变量，写出P和Q n+1的函数表达式；

（3）列出真值表，说明电路完成何种逻辑功能。

6．试分析如图同步时序逻辑电路，并写出分析过程。

7.分析如图所示的计数器电路，说明这是多少进制的计数器。十进制计数器74160的功能表见表。

8.分析如图所示的计数器电路，画出电路的状态转换图，说明这是多少进制的计数器。十六进制计数器74LS161的功能表如表所示。

9. 试用4位同步二进制计数器74LS161接成十三进制计数器，标出输入、输出端。可以附加必要的门电路。

10. 试分析如图所示的计数器在M=1和M=0时各为几进制。74LS160的功能表同上题。

11.如图所示电路是可变进制计数器。试分析当控制变量A为1和0时电路各为几进制计数器。

第十三章几种常用的时序逻辑电路

第十三章几种常用的时序逻辑电路一、填空题 1.与组合逻辑电路不同，时序逻辑电路的特点是：任何时刻的输出信号不仅与____________有关，还与____________有关，是______（a.有记忆性b.无记忆性）逻辑电路。 2.触发器是数字电路中______（a.有记忆 b.非记忆）的基本逻辑单元。 3.在外加输入信号作用下，触发器可从一种稳定状态转换为另一种稳定状态，信号终止，稳态_________（a.不能保持下去 b. 仍能保持下去）。 4. JK触发器是________（a.CP为1有效b.CP边沿有效）。 +=+是_______触发器的特性方程。 5.1n n n Q JQ KQ 6.1n n +=+是________触发器的特性方程，其约束条件为Q S RQ ___________。 +=+是_____触发器的特征方程。 7.1n n n Q TQ TQ 8.在T触发器中，若使T=____，则每输入一个CP，触发器状态就翻转一次，这种具有翻转功能的触发器称为'T触发器，它的特征方程是________________。 9.我们可以用JK触发器转换成其他逻辑功能触发器，令 __________________，即转换成T触发器；令_______________，即转换为'T触发器；令________________，即转换成D触发器。10.我们可以用D触发器转换成其他逻辑功能触发器，令 __________________，即转换成T触发器；令_______________，即转换为'T触发器。 11.寄存器存放数据的方式有____________和___________；取出数据的方式有____________和___________。 12.寄存器分为_________寄存器和__________寄存器。 13.双拍工作方式的数码寄存器工作时需_____________。

东南大学数字电路实验第4章_时序逻辑电路

东南大学电工电子实验中心实验报告课程名称：数字逻辑电路设计实践第 4 次实验实验名称：基本时序逻辑电路院（系）：信息科学与工程学院专业：信息工程姓名：学号：实验室: 实验组别：同组人员：无实验时间：评定成绩：审阅教师：

时序逻辑电路一、实验目的 1.掌握时序逻辑电路的一般设计过程； 2.掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求； 3.掌握时序逻辑电路的基本调试方法； 4.熟练使用示波器和逻辑分析仪观察波形图，并会使用逻辑分析仪做状态分析。二、实验原理 1.时序逻辑电路的特点（与组合电路的区别）： ——具有记忆功能，任一时刻的输出信号不仅取决于当时的输出信号，而且还取决于电路原来的值，或者说还与以前的输入有关。 2.时序逻辑电路的基本单元——触发器（本实验中只用到D触发器）触发器实现状态机（流水灯中用到） 3.时序电路中的时钟 1)同步和异步（一般都是同步，但实现一些任意模的计数器时要异步控制时钟端） 2)时钟产生电路（电容的充放电）：在内容3中的32768Hz的方波信号需要自己通过电路产生，就是用到此原理。 4.常用时序功能块 1)计数器（74161） a)任意进制的同步计数器：异步清零；同步置零；同步置数；级联 b)序列发生器 ——通过与组合逻辑电路配合实现（计数器不必考虑自启动） 2)移位寄存器（74194） a)计数器（一定注意能否自启动） b)序列发生器（还是要注意分析能否自启动）三、实验内容 1.广告流水灯 a.实验要求用触发器、组合函数器件和门电路设计一个广告流水灯，该流水等由8个LED组成，工作时始终为1暗7亮，且这一个暗灯循环右移。 ①写出设计过程，画出设计的逻辑电路图，按图搭接电路。 ②将单脉冲加到系统时钟端，静态验证实验电路。 ③将TTL连续脉冲信号加到系统时钟端，用示波器和逻辑分析仪观察并记录时钟脉冲 CLK、触发器的输出端Q2、Q1、Q0和8个LED上的波形。 b．实验数据 ①设计电路。 1）问题分析流水灯的1暗7亮对应8个状态，故可采用3个触发器实现；而且题目要求输出8个信号控制8个灯的亮暗，故可以把3个触发器的输出加到3-8译码器的控制端，对应的8个译码器输出端信号控制8个灯的亮暗。

时序逻辑电路试题

第五章时序电路一、选择题 1．同步计数器和异步计数器比较，同步计数器的显著优点是。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟C P控制。 2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。 3．下列逻辑电路中为时序逻辑电路的是。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 4.N个触发器可以构成最大计数长度（进制数）为的计数器。》 5.N个触发器可以构成能寄存位二进制数码的寄存器。 +1 6．五个D触发器构成环形计数器，其计数长度为。 7．同步时序电路和异步时序电路比较，其差异在于后者。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 8．一位8421B C D码计数器至少需要个触发器。 [ 9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用级触发器。 10．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。 11．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。 12．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z的脉冲，欲构成此分频器至少需要个触发器。

13．某移位寄存器的时钟脉冲频率为100K H Z ，欲将存放在该寄存器中的数左移8 位，完成该操作需要时间。 μS μS μS [ 14.若用J K 触发器来实现特性方程为AB Q A Q n 1n +=+，则J K 端的方程为。 =A B ，K =B A + =A B ，K =B A =B A +，K =A B =B A ，K =A B 15．要产生10个顺序脉冲，若用四位双向移位寄存器CT74LS194来实现，需要片。 16．若要设计一个脉冲序列为10的序列脉冲发生器，应选用个触发器。二、判断题（正确打√，错误的打×） 1．同步时序电路由组合电路和存储器两部分组成。（） 2．组合电路不含有记忆功能的器件。（） ~ 3．时序电路不含有记忆功能的器件。（） 4．同步时序电路具有统一的时钟CP 控制。（） 5．异步时序电路的各级触发器类型不同。（） 6．环形计数器在每个时钟脉冲CP 作用时，仅有一位触发器发生状态更新。（） 7．环形计数器如果不作自启动修改，则总有孤立状态存在。（） 8．计数器的模是指构成计数器的触发器的个数。（） 9．计数器的模是指对输入的计数脉冲的个数。（） 10．D 触发器的特征方程Q n +1=D ，而与Q n 无关，所以，D 触发器不是时序电路。（） 11．在同步时序电路的设计中，若最简状态表中的状态数为2N ，而又是用N 级触发器来实现其电路，则不需检查电路的自启动性。（） 12．把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。（） < 13．同步二进制计数器的电路比异步二进制计数器复杂，所以实际应用中较少使用同步二进制计数器。（） 14．利用反馈归零法获得N 进制计数器时，若为异步置零方式，则状态S N 只是短暂的过渡状态，不能稳定而是立刻变为0状态。（）

第六章时序逻辑电路(阎)

第六章时序逻辑电路

6.1 概述一、时序逻辑电路的特点 1.功能上：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。例：串行加法器，两个多位数从低位到高位逐位相加 2. 电路结构上 ①一定包含存储电路 ②存储器状态和输入变量共同决定输出.

二、时序电路的一般结构形式与功能描述方法

可以用三个方程组来描述：?????===),...,,,...,,(... ),...,,,,....,,() ,(21211212111l j l i q q q x x f y q q q x x x f y Q X F Y 输出方程?????===),...,,,,...,,(...),...,,,,...,,(),(21211212111l i k l i q q q x x x g z q q q x x x g z Q X F Y 驱动方程?????===+++) ,...,,,,...,,(...),...,,,,...,,() ,(2121121211111n l n n i l n l n l n n i n n n q q q z z z h q q q q z z z h q Q Z H Q 状态方程

三、时序电路的分类 1、同步时序电路与异步时序电路同步：存储电路中所有触发器的时钟使用统一的cp, 触发器状态变化发生在同一时刻。异步：没有统一的cp,触发器状态的变化有先有后。 2、Mealy 型和Moore 型 Mealy 型：Moore 型：仅取决于电路状态有关、与) Q (F Y Q X ) Q ,X (F Y ==

数字电路答案第四章时序逻辑电路1

第四章时序逻辑电路本章介绍各种触发器的结构组成、工作原理、逻辑功能以及各种特性。触发器是由基本门电路组成的具有反馈连接、且输出状态不仅和输入状态有关，而且和输出原状态有关、具有记忆性的电路。本章还介绍时序逻辑电路的基本概念、组成结构，各种时序电路的分析和设计方法。本章的学习将为深入学习具有特定功能的中规模时序电路奠定良好的基础。第一节基本知识、重点与难点一、基本知识（一）触发器的基本概念 1. 触发器特点触发器与组合逻辑电路不同，触发器的输出不仅与输入信号有关，而且还与触发器原来的状态有关。触发器具有记忆功能，是构成时序电路的基本单元电路。触发器具有两个稳定的状态0和1。在不同的输入信号作用下，触发器可以置成0，也可以置成1。当输入信号消失后，触发器能保持其状态不变。 2. 触发器控制信号触发器的外部控制信号分为三类：（1）置位信号、复位信号：置位信号和复位信号有高有效或低有效、同步或异步之分。置位信号D S 和复位信号D R 是低有效的异步信号，当信号有效时，触发器置1或清零，D S 和D R 不能同时有效。（2）时钟脉冲信号：时钟脉冲信号为触发器的控制端，决定触发器的状态何时转换。（3）外部激励信号：外部激励信号在CP 脉冲作用下控制触发器的状态转换。 3. 触发器类型触发器有不同的分类方法，按触发方式分类，有：电位触发方式、主从触发方式和边沿触发方式。按逻辑功能分类，有：RS 触发器、D 触发器、JK 触发器和T 触发器等。 4. 触发器逻辑功能描述方法触发器的逻辑功能是指触发器的次态与现态以及输入信号之间的逻辑关系。描述触发器的逻辑功能常用方法有：（1）状态转换表与激励表（2）特征方程（3）状态转换图（4）时序图（二）触发器的基本类型 1. 基本RS 触发器基本RS 触发器没有同步触发脉冲，输入信号直接控制输出端的状态。只要输入变化，输出立即变化。基本RS 触发器的特征方程为：?????=++=+1 D D D D 1S R Q R S Q n n

第五章时序逻辑电路

第五章触发器本章教学目的、要求： 1. 掌握各种触发器的逻辑功能和工作原理。 2. 熟悉各种触发器的电路结构及动作特点。 3. 了解不同功能触发器之间的相互转换。重点：触发器的逻辑功能和动作特点。难点：触发器的不同电路结构及各自的动作特点。第一节概述触发器:(Flip-Flop)能存储一位二进制信号的基本单元。用FF 表示。特点： 1．具有两个能自行保持的稳定状态，用来表示逻辑状态的0和1，或二进制数的0和1。 2．根据不同的输入信号可以置成 1 或 0 状态。根据电路结构不同分为：基本RS 触发器、同步RS 触发器、主从触发器、边沿触发器。按逻辑功能分：RSFF 、DFF 、JKFF 、TFF 等。 3．根据存储数据的原理不同分为：静态触发器和动态触发器。第二节 SR 锁存器一、电路结构与工作原理 1.电路结构和工作原理：触发器的1状态：0,1='=Q Q 触发器的0状态：1,0='=Q Q ① 当R'D =0， S' D =1时，无论触发器原来处于什么状态，其次态一定为0，即Q =0，Q' =1，称触发器处于置0(复位)状态。 ② 当R'D =1，S'D =0时，无论触发器原来处于什么状态，其次态一定为1，即Q =1，Q'=0， S R 图形符号 Q Q ' D 'S D 'R 置位端或置1 复位端或 Q Q ' D 'S D 'R 电路结构

称触发器处于置1(置位)状态。 ③ 当R'D =1，S'D =1时，触发器状态不变，即Q *=Q ，称触发器处于保持(记忆)状态。 ④ 当R'D =0，S'D =0时，两个与非门输出均为1(高电平)，此时破坏了触发器的互补输出关系，而且当R'D 、S'D 同时从0变化为1时，由于门的延迟时间不一致，使触发器的次态不确定，即Q *=?，这种情况是不允许的。因此规定输入信号R'D 、S'D 不能同时为0，它们应遵循R'D + S'D =1的约束条件。从以上分析可见，基本RS 触发器具有置0、置1和保持的逻辑功能，通常称S'D 为置1端或置位(SET)端，R'D 称为置0或复位(RESET)端，因此该触发器又称为置位—复位(SetReset)触发器或R D S D 触发器，其逻辑符号如上图所示。因为它是以R'D 和S'D 为低电平时被清0和置1的，所以称R'D 、S'D 低电平有效，且在图中输入端加有小圆圈。 2．逻辑功能的描述 ①特性表用与非门构成的基本RSFF 也可用右表描述。只需将表中的R'D 和S'D 看作是该触发器输入信号 ②特性方程： ③状态转换图：(简称状态图) *='+=D D D D R S Q R S Q R = 0 R = ×S =0S =× R =0 R = 1S = 0 置1 置0 不允许保持

第6章-时序逻辑电路.

6 时序逻辑电路 6.1.1 已知一时序电路的状态表如表题6.1.1所示，A为输入信号，试作出相应的状态图。解：由状态图的概念及已知的状态表，可画出对应的状态图，如图题解6.1.1所示。 6.1.2已知状态表如表题6.1.2所示，输入为X1X0，试作出相应的状态图。解：根据表题6.1.2所示的状态表，作出对应的状态图如图题解6.1.2所示。

6.1.3已知状态图如图题6.1.3所示，试列出它的状态表。解：按图题6.1.3列出的状态表如表题解6.1.3所示。 6.1.5 图题6.1.5所示是某时序电路的状态图，设电路的初始状态为01，当序列A=100110（自左至右输入）时，求该电路输出Z的序列。解：由图题6.1.5所示的状态图可知，当初态为01，输入信号的序列A=100110时，该时序电路将按图题解6.1.5所示的顺序改变状态，因而对应的输出序列为Z=011010。

6.1.6已知某时序电路的状态表如表题6.1.6所示，输入A，试画出它的状态图。如果电路的初始状态在b，输入信号A一次是0、1、0、1、1、1、1，试求出其相应的输出。解：根据表题6.1.6所示的状态表，可直接画出与其对应的状态图，如图题解6.1.6（a）当从初态b开始，依次输入0、1、0、1、1、1、1信号时，该时序电路将按图题解6.1.6（b）所示的顺序改变状态，因而其对应的输出为1、0、1、0、1、0、1。 6.2 同步时序逻辑电路的分析 6.2.1 试分析图题6.2.1（a）所示时序电路，画出其状态表和状态图。设电路的初始状态为0，试画出6.2.1（b）所示波形作用下，Q和Z的波形图。

第十三章时序逻辑电路

第十三章时序逻辑电路第十四章脉冲的产生和整形电路盐城技师学院一、填空题（每格1分，共20分） 1、时序电路是由和组成。 2、时序逻辑电路在逻辑功能方面的特点是电路的输出状态不仅与有关，而且与有关。 3、一个十进制为37，则对应的二进制数为，对应的8421BCD码为。 4、一个四位8421BCD码十进制加法计数器，若初始状态为0000，输入第七个脉冲后，计数器的状态为，输入第十个脉冲后，计数器的状态为。 5、一个七段数码管显示器，输入为高电平时数码管发光，则当 abcdefg=1011011时，显示的十进制数为。 6、施密特触发器是一个有的反相器，是一个稳态触发器，具有特性。 7、多谐荡器没有，电路不停地在两个之间转换，而这个转换的快慢主要取决于的速度。 8、单稳态触发器在脉冲电路中广泛应用于电路的、等方面。 9、施密特触发器的主要用途有、和。二、判断题（每题2分。共16分）（）1、移位寄存器可以并行输出，也可以串输出。

（）2、多谐振荡器输出的们号是正弦波。（）3、有8个触发器的二进制异步计数器能表达到56种状态。（）4、编码是译码的逆过程。（）5、数码寄存器不但具有寄存器数码的功能，而且还有数码移位的功能。 ( ) 6、单稳态触发器电路的最大工作频率由外加觖发脉冲的频率决定。（）７、由三个触发器组成的二进制加法计数器，计数器最大的模是10。（）８、构成计数器电路的器件必须具有记忆功能。三、选择题（每题4分，共32分） 1、一个十进制计数器，至少需要几个触发器构成？（） A、2个 B、3个 C、4个 D、5个 2、一个八进制计数器，最多能记忆（）个脉冲，第（）个脉冲到来后，向高位进一。 A、7 B、8 C、9 D、10 3、一个512位移位寄存器用作廷迟线，如果时钟频率是4MHZ，则数据通过该廷迟线的时间为（） A、128us B、127.75us C、256us D、125us 4、下列电路中不属于时序电路的是（） A、计数器 B、数码寄存器 C、译码器 D、触发器 5、施密特触发器常用于对脉冲波形的（） A、延时和定时 B、计数与寄存 C、整形与变换

第八章时序逻辑电路学习资料

第八章时序逻辑电路

第八章时序逻辑电路第一节寄存器一、单项选择题 1.N个触发器可以构成能寄存位二进制数码的寄存器。（） A.N-1 B.N C.N+1 D.2N 2.存储8位二进制信息要个触发器。 A.2 B.3 C.4 D.8 3.8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。 A.1 B.2 C.4 D.8 4.有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0，在4个移位脉冲CP作用下，四位数据的移位过程是（） A.1011-0110-1100-1000-0000 B.1011-0101-0010-0001-0000 C.1011-1100-1101-1110-1111 D.1011-1010-1001-1000-0111 5.由三级触发器构成环形计数器的计数摸值为（ ) A.8 B.6 C.3 D.16 6.如图8-7所示电路的功能为（）A.并行输入寄存器 B.移位寄存器 C.计数器 D.序列信号发生器 7.由四位移位寄存器构成的顺序脉冲发生器可产生个顺序脉冲。（） A.2 B.4 C.8 D.16 8.现欲将一个数据串延时4个CP的时间，则最简单的办法采用（） A.4位并行寄存器 B.4位移位寄存器 C.4进制计数器 D.4位加法器二、判断题 1.时序电路中不含有记忆功能的器件。（ ) 2.移位寄存器74LS194可串行输入并行输出，但不能串行输入串行输出。（）仅供学习与交流，如有侵权请联系网站删除谢谢2

3.时序逻辑电路在某一时刻的输出状态与该时刻之前的输入信号无关。（ ) 4.时序电路一定不要组合电路。（）三、多项选择题 1.寄存器按照功能不同可分为（） A.数据寄存器 B.移位寄存器 C.暂存器 D.计数器 2.数码寄存器的特点是（） A.存储时间短 B.速度快 C.可做高速缓冲器 D.一旦停电后存储数码全部消失 3.移位寄存器按移位方式可分为（） A.左移移位寄存器 B.右移移位寄存器 C.双向移位寄存器 D.集成移位寄存器第二节计数器一、填空题1.触发器有个稳定状态，它可以记录位二进制码，存储8位二进制信息需要个触发器。 2.按进位体制的不同，计数器可分为计数器和计数器等；按计数过程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。 3.要构成五进制计数器，至少需要个触发器。 4.设集成十进制（默认为8421码）加法计数器的初态为Q3Q2Q1Q0=1001，则经过5个CP 脉冲以后计数器的状态为 . 5.在各种寄存器中，存放N位二进制数码需要个触发器。二、单项选择题 1.按各触发器的CP所决定的状态转换区分，计数器可分为计数器。（） A.加法、减法和可逆 B.同步和异步 C.二、十和N进制 D.以上均不正确 2.将一个D触发器处于技术状态时，下列做法正确的是（） A.D端接固定高电平 B.D端悬空 C.D端与Q端相联 D.D与Q非端相联仅供学习与交流，如有侵权请联系网站删除谢谢3

第12章时序逻辑电路

27逻辑电路图及A ，B ，C 的波形如图所示，试画出Q 的波形（设 Q 的初始状态为“0”）。 Q Q J & A B C Q B A C K C 28逻辑电路图及C 脉冲的波形如图所示，试画出触发器输出Q 0，Q 1的波形（设 Q 0，Q 1的初始状态均为“0”）。 Q 0 Q 0 Q 1 J Q 0 Q 1 Q 1 o ? C ? C t C K D C C Q Q O O t t O t 29已知逻辑电路畋及A ，B ，D 和C 脉冲的波形如图所示，试写出 J ，K 的逻辑式，并列出Q 的状态表。 Q Q ≥1 & & 1 ? ? C D B A D C B A J C K

30已知逻辑电路图及 C 1和C o 的波形 , 试画出输出 Q 0，Q 1 的波形（设Q 0， Q 1的初始状态均为 “0”）。 C Q 0 Q 0 R D K J S D Q 1 Q 1 R D C J S D Q 0 Q 1 C O o C 1 C O C 1 Q 0Q 1 K C O C 1 Q 0 Q 1 31已知逻辑电路图及C 脉冲的波形，试写出各触发器 J ，K 及D 的逻辑式，并列出 Q 0，Q 1，Q 2，Q 3的状态表（设Q 0，Q 1，Q 2，Q 3初始状态均为 “0”）。 Q 2 Q 2 J 2 K 2 D Q 0 Q 0 J 0 K 0 Q 1 Q 1 Q 0 Q 1 Q 2 Q 3 Q 3 J 3 K 3 Q 3 ? ? ? ? ? C C C 32已知逻辑电路图和 C 脉冲的波形，试画出输出 Q 0 及Q 1的波形图（设Q 0，Q 1初始状态均为“1”）。

第5章时序逻辑电路思考题与习题题解

思考题与习题题解 5-1填空题（1）组合逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与电路原来所处的状态无关；时序逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与信号作用前电路原来所处的状态有关。（2）构成一异步n2进制加法计数器需要 n 个触发器，一般将每个触发器接成计数或T’型触发器。计数脉冲输入端相连，高位触发器的 CP 端与邻低位Q端相连。（3）一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过 4 个时钟脉冲CP后可串行输出4位数码。（4）要组成模15计数器，至少需要采用 4 个触发器。 5-2 判断题（1）异步时序电路的各级触发器类型不同。（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。（×）（3）具有 N 个独立的状态，计满 N 个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。（√）（4）计数器的模是指构成计数器的触发器的个数。（×） 5-3 单项选择题（1）下列电路中，不属于组合逻辑电路的是（D）。 A.编码器 B.译码器 C. 数据选择器 D. 计数器（2）同步时序电路和异步时序电路比较，其差异在于后者( B )。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关（3）在下列逻辑电路中，不是组合逻辑电路的有( D )。 A.译码器 B.编码器 C.全加器 D.寄存器（4）某移位寄存器的时钟脉冲频率为100KHz，欲将存放在该寄存器中的数左移8位，完成该操作需要（B）时间。 A.10μS B.80μS C.100μS D.800ms （5）用二进制异步计数器从0做加法，计到十进制数178，则最少需要（ C ）个触发器。 A.6 B.7 C.8 D.10 （6）某数字钟需要一个分频器将32768Hz的脉冲转换为1HZ的脉冲，欲构成此分频器至少需要（B）个触发器。 A.10 B.15 C.32 D.32768 （7）一位8421BCD码计数器至少需要（B）个触发器。 A.3 B.4 C.5 D.10

第13章触发器及时序逻辑电路习题汇总

第十三章触发器和时序逻辑电路 13.1重点内容提要时序逻辑电路由组合逻辑电路和具有记忆作用的触发器构成。时序逻辑电路的特点是：其输出不仅仅取决于电路的当前输入，而且还与电路的原来状态有关。 1．双稳态触发器双稳态触发器的特点： 1）.有两个互补的输出端Q 和Q。 2）．有两个稳定状态。“1”状态和“0” 状态。通常将Q = 1和Q= 0 称为“1”状态，而把Q = 0和Q = 1称为“0” 状态。 3）．当输入信号不发生变化时，触发器状态稳定不变。 4）．在一定输入信号作用下，触发器可以从一个稳定状态转移到另一个稳定状态。按其逻辑功能，触发器可分为：RS触发器，JK触发器、D触发器、T触发器和T’触发器。各时钟控制触发器的逻辑符号和逻辑功能见表13.1.1：把一种已有的触发器通过加入转换逻辑电路，可以转换成为另一种功能的触发器。 2．同步时序逻辑电路的分析

同步时序逻辑电路的分析步骤如下： 1．由给定的逻辑电路图写出下列各逻辑方程式：（1）各触发器的特性方程。（2）各触发器的驱动方程。（3）时序电路的输出方程。 2．将驱动方程代入相应触发器的特性方程，求得电路的状态方程（或次态方程）。 3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态转换图或时序图。 4．根据电路的状态转换图说明该时序逻辑电路的逻辑功能。 3．典型的时序逻辑电路在数字系统中，最典型的时序逻辑电路是寄存器和计数器。 1）寄存器寄存器是用来存储数据或运算结果的一种常用逻辑部件。寄存器的主要组成部分是在双稳态触发器基础上加上一些逻辑门构成。按功能分，寄存器分为数码寄存器和移位寄存器。移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。通常有左移寄存器、右移寄存器、双向移位寄存器和循环移位寄存器。移位寄存器可实现数据的串行、并行转换，数据的运算和数据的处理等。 2）计数器计数器是一种对输入脉冲数目进行计数的时序逻辑电路，被计数的脉冲信号称为计数脉冲。计数器除计数外，还可以实现定时、分频等，在计算机及数字系统中应用极广。计数器种类很多，通常有如下不同的分类方法。（1）按逻辑功能可分为加法计数器、减法计数器和可逆计数器。（2）按计数进制可分为二进制计数器、十进制计数器和任意进制计数器等。（3）按工作方式可分为同步计数器和异步计数器。集成电路74161型四位同步二进制计数器图13.1.1为74161型四位同步二进制可预置计数器的外引线排列图及其逻辑符号，其中D R 是异步 (a ) 外引线排列图 (b ) 逻辑符号图13.1.1 74161型四位同步二进制计数器清零端，LD 是预置数控制端，0123A A A A 是预置数据输入端，EP 和ET 是计数控制端，Q 3Q 2Q 1Q 0是计数输出端，RCO 是进位输出端。74161型四位同步二进制计数器具有以下功能： ① 异步清零。D R =0时，计数器输出被直接清零，与其他输入端的状态无关。 ② 同步并行预置数。在D R =1条件下，当LD =0且有时钟脉冲CP 的上升沿作用时，3A 、2A 、1A 、0A 输入端的数据3d 、2d 、1d 、0d 将分别被3Q 、2Q 、1Q 、0Q 所接收。 ③ 保持。在D R LD ==1条件下，当=?EP ET 0，不管有无CP 脉冲作用，计数器都将保持原有状态

第9章时序逻辑电路部分习题解答

第9章时序逻辑电路习题解答 9.1 d R端和d S端的输入信号如题9.1图所示，设基本RS触发器的初始状态分别为1和0两种情况，试画出Q端的输出波形。题9.1图 9.2 同步RS触发器的CP、R、S端的状态波形如题9.2图所示。设初始状态为0和1两种情况，试画出Q端的状态波形。题9.2图 9.3 设主从型JK触发器的初始状态为0，J、K、CP端的输入波形如题9.3图所示。试画出Q端的输出波形（下降沿触发翻转）。解： 9.4 设主从型JK触发器的初始状态为0，J、K、CP端输入波形如题9.4图所示。试画出Q端的输出波形（下降沿触发翻转）。如初始状态为1态，Q端的波形又如何？解：

第9章时序逻辑电路225 9.5 设维持阻塞型D触发器的初始状态为0，D端和CP端的输入波形如题9.5图所示，试画出Q端的输出波形（上升沿触发翻转）。如初始状态为1态，Q端的波形又如何？题9.3图题9.4图题9.5图 9.6 根据CP时钟脉冲，画出题9.6图所示各触发器Q端的波形。（1）设初始状态为0；（2）设初始状态为1。（各输入端悬空时相当于“1”）题9.6图

第9章时序逻辑电路 226 9.7 题9.7图所示的逻辑电路中，有J和K两个输入端，试分析其逻辑功能，并说明它是何种触发器。题9.7图 9.8 根据题9.8图所示的逻辑图和相应的CP、d R、D的波形，试画出Q1和Q2端的输出波形。设初始状态Q1=Q2=0。题9.8图

第9章时序逻辑电路 227 9.9 试用4个D 触发器组成一个四位右移移位寄存器。设原存数码为“1101”，待存数码为“1001”。试列出移位寄存器的状态变化表。 9.10 在题9.10图所示的逻辑电路中，试画出Q 1和Q 2端的输出波形，时钟脉冲是一连续的方波脉冲。如果时钟脉冲频率是4000Hz ，那么 Q 1和Q 2波形的频率各为多少？设初始状态Q 1=Q 2=0。 9.11 题9.11图是用主从JK 触发器组成的8421码异步十进制计数器，试分析其计数功能。题9.11图题9.10图

实验三时序逻辑电路

实验三时序逻辑电路学习目标： 1、掌握时序逻辑电路的一般设计过程 2、掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求 3、掌握时序逻辑电路的基本调试方法 4、熟练使用示波器和逻辑分析仪观察波形图实验内容： 1、广告流水灯（第9 周课内验收）用触发器、组合函数器件和门电路设计一个广告流水灯，该流水灯由8 个LED 组成，工作时始终为1 暗7 亮，且这一个暗灯循环右移。 (1) 写出设计过程，画出设计的逻辑电路图，按图搭接电路 (2) 将单脉冲加到系统时钟端，静态验证实验电路 (3) 将TTL 连续脉冲信号加到系统时钟端，用示波器观察并记录时钟脉冲CP、触发器的输出端Q2、Q1、Q0 和8 个LED 上的波形。 2、序列发生器（第10 周课内实物验收计数器方案）分别用MSI 计数器和移位寄存器设计一个具有自启动功能的01011 序列信号发生器 (1) 写出设计过程，画出电路逻辑图 (2) 搭接电路，并用单脉冲静态验证实验结果 (3) 加入TTL 连续脉冲，用示波器观察观察并记录时钟脉冲CLK、序列输出端的波形。 3、4 位并行输入-串行输出曼切斯特编码电路（第10周课内验收，基础要求占70%，扩展要求占30%）在电信与数据存储中, 曼彻斯特编码（Manchester coding），又称自同步码、相位编码（phase encoding，PE），它能够用信号的变化来保持发送设备和接收设备之间的同步，在以太网中，被物理层使用来编码一个同步位流的时钟和数据。曼彻斯特编码用电压的变化来分辨0 和1，从高电平到低电平的跳变代表0，而从低电平到高电平的跳变代表1。信号的保持不会超过一个比特位的时间间隔。即使是0 或1 的序列，信号也将在每个时间间隔的中间发生跳变。这种跳变将允许接收设备的时钟与发送设备的时钟保持一致，图3.1 为曼切斯特编码的例子。设计一个电路，它能自动加载4 位并行数据，并将这4位数据逐个串行输出（高位在前），每个串行输出位都被编码成曼切斯特码，当4 位数据全部传输完成后，重新加载新数据，继续传输，如图3.2 所示。

第5章--时序逻辑电路习题解答

5-1 分析图5.77所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。 CLK Z 图5.77 题 5-1图解：从给定的电路图写出驱动方程为： 0012 10 21()n n n n n D Q Q Q D Q D Q ?=??=?? =?? e 将驱动方程代入D 触发器的特征方程D Q n =+1 ，得到状态方程为： 10012110 12 1()n n n n n n n n Q Q Q Q Q Q Q Q +++?=??=??=??e 由电路图可知，输出方程为 2 n Z Q = 根据状态方程和输出方程，画出的状态转换图如图题解5-1(a ）所示，时序图如图题解5-1(b ）所示。题解5-1(a ）状态转换图

1 Q 2/Q Z Q 题解5-1(b ）时序图综上分析可知，该电路是一个四进制计数器。 5-2 分析图5.78所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入变量。 Y A 图5.78 题 5-2图解：首先从电路图写出驱动方程为： () 0110101()n n n n n D AQ D A Q Q A Q Q ?=? ?==+?? 将上式代入触发器的特征方程后得到状态方程 () 1011 10101()n n n n n n n Q AQ Q A Q Q A Q Q ++?=? ?==+?? 电路的输出方程为： 01n n Y AQ Q = 根据状态方程和输出方程，画出的状态转换图如图题解5-2所示

Y A 题解5-2 状态转换图综上分析可知该电路的逻辑功能为：当输入为0时，无论电路初态为何，次态均为状态“00”，即均复位；当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。 5-3 已知同步时序电路如图5.79(a)所示，其输入波形如图5.79 (b)所示。试写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。 X (a) 电路图 1234CLK 5678 X (b)输入波形图5.79 题 5-3图解：电路的驱动方程、状态方程和输出方程分别为： 0010110001101101 1, ,n n n n n n n n n n J X K X J XQ K X Q X Q XQ X Q XQ Q XQ XQ XQ Y XQ ++?==??==???=+=?? ?=+=+?= 根据状态方程和输出方程，可分别做出11 10,n n Q Q ++和Y 的卡诺图，如表5-1所示。由此做出的状态转换图如图题解5-3（a)所示，画出的时序图如图题解5-3（b ）所示。

数字逻辑与数字电路电子体库第五章时序逻辑电路

时序逻辑电路一、分析图所示的时序电路。A 为输入逻辑变量。（1）写出电路的驱动方程、状态方程、输出方程；（2）列出电路的状态转换表，并画出完整的状态转换图；（3）说明电路的功能。二、分析如图所示的时序电路。（1）写出电路的驱动方程、状态方程、输出方程；（2）列出电路的状态转换表，并画出状态转换图；（3）检查电路能否自启动，说明电路实现的功能。 CLK 三、分析如图所示的时序电路。（1）写出电路的驱动方程、状态方程；（2）列出电路的状态转换表，并画出状态转换图；

（3）说明电路能否自启动。 CLK 11J 1K C1 1J 1K C1 Q1 Q0 FF0FF1 1J 1K C1 FF2 Q2 四、试写出下图所示时序电路的驱动方程、状态方程和输出方程，画出电路的状态转换图并分析电路的逻辑功能。五、分析下图电路的逻辑功能，要求： 1、写出驱动方程、状态方程、输出方程； 2、写出状态转换图（或转换表）； 3、分析此电路功能，并判断能否自启动。

六、分析下图电路的逻辑功能，要求： 1、写出驱动方程、状态方程、输出方程； 2、写出状态转换图（或转换表）； 3、分析此电路功能，并判断能否自启动。七、分析如图所示时序逻辑电路的逻辑功能，画出电路的状态转换图，说明电路是否具有自启动特性。八、试用一片十进制计数器74160接成八进制计数器（允许附加必要的门电路），并作简要说明。74160的引脚图如下所示。 D R 74160 EP ET CLK C LD Q 1Q 2Q 3 Q 0D 0D 1D 2 D 3R D 九、试用一片4位同步二进制计数器74LS161接成十一进制计数器（允许附加必要的门电

第6章时序逻辑电路课后答案

第六章时序逻辑电路【题6.3】分析图P6.3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。图 P6.3 【解】驱动方程 J-] =K 1=Q 3 *」2=心二 Q i 输出方程：Y -Q 3 将驱动方程带入 JK 触发器的特性方程后得到状态方程为： Q 1 = Q 3Q*I + Q 3Q 〔 = Q D 'Q 2 = Q 〔Q 2 + Q 〔Q 2 = Q 2 一 n+1 — Q 3 - Q 3Q 2 Q i 电路能自启动。状态转换图如图 A6.3 和输出方程，画出电路的状态转换图。 A 为输入逻辑变量。【题6.5】分析图P6.5时序电路的逻辑功能, 写出电路的驱动方程、状态方程 J 3 = Q 1Q 2 ；K 3 = Q

图P6.5 【解】口=AQ2 驱动方程： D2=AQQ =AQ +Q2) 输出方程：Y 将驱动方程带入JK触发器的特性方程后得到状态方程为 Q n+1=A&2 n+1 Q；=A(Q i Q2) 电路的状态转换图如图A6.5 图A6.5 【题6.6】分析图P6.6时序电路的逻辑功能，画出电路的状态转换图，检查电路能否自启动，说明电路能否自启动。说明电路实现的功能。A为输入变量。

【解】驱动方程输出方程：丫二AQQ2-A QQ2 将驱动方程带入JK触发器的特性方程后得到状态方程为： Q n+1 = Q r n+1 - - Q2二A 二Q r二Q2 电路状态转换图如图A6.6。A = 0时作二进制加法计数，A = 1时作二进制减法计数。图A6.6 【题6.7】分析图P6.7时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。

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1 第十三章触发器和时序逻辑电路 13.1重点内容提要时序逻辑电路由组合逻辑电路和具有记忆作用的触发器构成。时序逻辑电路的特点是：其输出不仅仅取决于电路的当前输入，而且还与电路的原来状态有关。 1．双稳态触发器双稳态触发器的特点： 1）.有两个互补的输出端 Q 和Q 。 2）．有两个稳定状态。“1”状态和“0” 状态。通常将 Q = 1和Q = 0 称为“1”状态，而把Q = 0和Q = 1称为“0” 状态。 3）．当输入信号不发生变化时，触发器状态稳定不变。 4）．在一定输入信号作用下，触发器可以从一个稳定状态转移到另一个稳定状态。按其逻辑功能，触发器可分为：RS 触发器，JK 触发器、D 触发器、T 触发器和T ’触发器。各时钟控制触发器的逻辑符号和逻辑功能见表13.1.1：名称逻辑符号次态方程 RS 触发器 Q R S Q n +=+1 =?S R 0 （约束方程） JK 触发器 1n n n Q JQ KQ +=+ D 触发器 D Q n =+1 T 触发器 1n n Q T Q +=⊕ T ’ 触发器 1n n Q Q += 把一种已有的触发器通过加入转换逻辑电路，可以转换成为另一种功能的触发器。 2．同步时序逻辑电路的分析

精选同步时序逻辑电路的分析步骤如下： 1．由给定的逻辑电路图写出下列各逻辑方程式：（1）各触发器的特性方程。（2）各触发器的驱动方程。（3）时序电路的输出方程。 2．将驱动方程代入相应触发器的特性方程，求得电路的状态方程（或次态方程）。 3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态转换图或时序图。 4．根据电路的状态转换图说明该时序逻辑电路的逻辑功能。 3．典型的时序逻辑电路在数字系统中，最典型的时序逻辑电路是寄存器和计数器。 1）寄存器寄存器是用来存储数据或运算结果的一种常用逻辑部件。寄存器的主要组成部分是在双稳态触发器基础上加上一些逻辑门构成。按功能分，寄存器分为数码寄存器和移位寄存器。移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。通常有左移寄存器、右移寄存器、双向移位寄存器和循环移位寄存器。移位寄存器可实现数据的串行、并行转换，数据的运算和数据的处理等。 2）计数器计数器是一种对输入脉冲数目进行计数的时序逻辑电路，被计数的脉冲信号称为计数脉冲。计数器除计数外，还可以实现定时、分频等，在计算机及数字系统中应用极广。计数器种类很多，通常有如下不同的分类方法。（1）按逻辑功能可分为加法计数器、减法计数器和可逆计数器。（2）按计数进制可分为二进制计数器、十进制计数器和任意进制计数器等。（3）按工作方式可分为同步计数器和异步计数器。集成电路74161型四位同步二进制计数器图13.1.1为74161型四位同步二进制可预置计数器的外引线排列图及其逻辑符号，其中D R 是异步 (a ) 外引线排列图 (b ) 逻辑符号图13.1.1 74161型四位同步二进制计数器清零端，LD 是预置数控制端，0123A A A A 是预置数据输入端，EP 和ET 是计数控制端，Q 3Q 2Q 1Q 0是计数输出端，RCO 是进位输出端。74161型四位同步二进制计数器具有以下功能： ① 异步清零。D R =0时，计数器输出被直接清零，与其他输入端的状态无关。 ② 同步并行预置数。在D R =1条件下，当LD =0且有时钟脉冲CP 的上升沿作用时，3A 、2A 、1A 、0A 输入端的数据3d 、2d 、1d 、0d 将分别被3Q 、2Q 、1Q 、0Q 所接收。 ③ 保持。在D R LD ==1条件下，当=?EP ET 0，不管有无CP 脉冲作用，计数器都将保持原有状态

第十二章 时序逻辑电路

第十三章 几种常用的时序逻辑电路

东南大学 数字电路实验 第4章_时序逻辑电路

时序逻辑电路试题

第六章 时序逻辑电路(阎)

数字电路答案第四章 时序逻辑电路1