专升本《集成电路与数字系统设计工程》
一、 (共59题,共150分)
1. 关于PROM 和PLA 的结构,下列叙述不正确的是() (2分) A.PROM 的与阵列固定不可编程 B.PROM 的或阵列可编程
C.PLA 的与、或阵列均可编程
D.PROM 的与、或阵列均不可编程 标准答案:D
2. 一个多输入与非门,输出为0的条件是() (2分) A.只要有一个输入为1,其余输入无关 B.只要有一个输入为0,其余输入无关 C.全部输入均为1 D.全部输入均为0 标准答案:C
3. 下列四种类型的逻辑门中,可以用()实现三种基本运算买的商品数。 (2分) A.与门 B.与非门 C.或门 D.非门 标准答案:B
4. 设计一个四位二进制码的奇偶位发生器(假定采用偶检验码),需要()个异或门。 (2分) A.2 B.3 C.4 D.5 标准答案:B
5. 寻址容量为的RAM 需要()根地址线。 (2分) A.4 B.8 C.14 D.16 标准答案:C
6. 对于如图所示波形,其反映的逻辑关系是()。 (2分) A.与关系 B.异或关系 C.同或关系 D.无法判断 标准答案:
7. 已知逻辑表达式,与它功能相等的函数表达式() (2分)
A.F=AB
B.F=AB+C
C.
D. 标准答案:B
8. 一只四输入端与非门,使其输出为1的输入变量取值组合有( )种。 (2分) A.15 B.8 C.7 D.1 标准答案:A
9. 时序电路输出状态( )。 (2分) A.仅与该时刻输入信号的状态有关 B.仅与时序电路的原状态有关 C.与A 、B 皆有关
D.与A 、B 、C 皆有关 标准答案:D
10. 对于标准的1P2M CMOS 工艺,不能实现的器件是()。 (2分) A.PMOS B.纵向BJT C.PIP 电容 D.NMOS 标准答案:C
11. 下列公式中哪一个是错误的?()。 (2分) A.0+A=A?? B.A+A=A?
C.?????
D.A+BC=(A+B)(A+C) 标准答案:C
12. 如果将异或门当作反相器使用,各输入端应如何连接?( ) (2分) A.异或门的一个输入端当作反相器的输入端,另一个输入端都接高电平 B.异或门的一个输入端当作反相器的输入端,另一个输入端都接低电平 C.异或门的一个输入端当作反相器的输出端,另一个输入端都接高电平 D.异或门的一个输入端当作反相器的输出端,另一个输入端都接低电平 标准答案:A
13. 数字系统中,采用()可以将减法运算转化为加法运算。 (2分) A.原码 B.ASCII 码 C.补码 D.BCD 码 标准答案:C
14. 欲使J-K 触发器在CP 脉冲作用下的次态与现态相反,JK 的取值应为( ) (2分) A.00 B.01 C.10 D.11 标准答案:D
15. 设计一个20进制同步计数器,至少需要( )个触发器 (2分) A.4 B.5 C.6 D.20 标准答案:B
16. 能够直接将输出端相连实现“线与”的逻辑门是( ) (2分) A.与门 B.或门 C.OC 门 D.与或非门 标准答案:C
17. 电平异步时序逻辑电路,不允许两个或两个以上输入信号( ) (2分) A.同时为1 B.同时为0 C.同时改变 D.同时出现 标准答案:C
18. 用PLA 进行逻辑设计时,应将逻辑函数表达式变换成( )。 (2分) A.与非与非式 B.异或表达式 C.最简与或式 D.最简或与式 标准答案:D
19. 组合逻辑电路的竞争险象是由( )引起的。 (2分) A.电路有多个输出 B.电路中使用多种门电路 C.电路中存在延迟 D.电路不是最简 标准答案:C
20. 在一个给定的数字波形中,其周期为脉冲宽度的两倍,则占空比为( )。 (2分) A.100% B.200% C.50% D.150%
标准答案:C
21. 摩尔定律(恒电场缩小)的好处有()(2分)
A.提高集成度
B.提高了驱动电流
C.提高器件的特征频率
D.提高了MOS开关速度
标准答案:A,C,D
22. TTL元器件制造领头公司()(2分)
A.Fairchild
B.Microsoft
C.National
D.Texas Instruments
标准答案:A,C,D
23. 半导体工艺中互连线的技术参数主要是()(2分)
A.PN结
B.电容
C.电阻
D.电感
标准答案:B,C,D
24. 数字逻辑电路都可以用可以由()构成(2分)
A.倒向器
B.与非门
C.或与非门
D.或非门
标准答案:B,D
25. 主要半导体制造工艺的工序有()。(2分)
A.薄膜生长
B.刻蚀
C.光刻
D.离子注入
标准答案:A,B,C,D
26. 在标准CMOS集成电路工艺中,N阱电位接。(2分)
A.VSS
B.VDD
C.SUB
D.GND
标准答案:B
27. 对于标准CMOS工艺中的数字电路,一般情况下MOS晶体管的W/L 。(2分)
A.PMOS管大于NMOS管
B.PMOS管小于NMOS管
C.PMOS管等于NMOS管
D.不确定
标准答案:A
28. 用标准二输入与非门实现非门的功能,可以将其一输入接到()(2分)
A.VDD
B.GND
C.悬空
D.不确定
标准答案:A
29. 对于CMOS或非门,增加PMOS管的W/L值,其高电平噪声容限会()(2分)
A.减小
B.增大
C.不变化
D.不确定
标准答案:A
30. 下面是挥发性器件的()(2分)
A.ROM
B.RAM
C.FLASH
D.EEPROM
标准答案:B
31. 6最基本的CMOS-SRAM单元是由()个MOS管构成的(2分)
A.4
B.5
C.6
D.8
标准答案:
32. 工作在5V电压下的数字逻辑电路,其逻辑高电平不得低于()(2分)
A.0.5V
B.3.0V
C.5.0V
D.4.4V
标准答案:D 33. 在PMOS器件栅氧化层下的沟道表面注入N型离子,其阈值电压会()。(2分)
A.增大
B.减小
C.不变
D.不确定
标准答案:B
34. 下面()是多子器件。(2分)
A.PNP
B.NPN
C.PN
D.MOS
标准答案:D
35. 工作在饱和区的MOS器件,其V-I特性曲线满足()(2分)
A.指数关系
B.平方关系
C.线性关系
D.对数关系
标准答案:B
36. 在CMOS门电路中,PUN网络是()组成的。(2分)
A.NMOS
B.PMOS
C.RES
D.BJT
标准答案:B
37. 减小CMOS倒相器的交越功耗的措施()(2分)
A.增大MOS器件的W/L比值
B.减小MOS器件的W/L比值
C.减小输入信号的上升时间
D.增加输入信号的下降时间
标准答案:C
38. 对于CMOS静态逻辑门,NOR门比OR门的管子数目()(2分)
A.多
B.少
C.一样多
D.不确定
标准答案:B
39. 自举NMOS静态逻辑门其优点是()(2分)
A.减小静态功耗
B.增加输出驱动能力
C.增加输出逻辑高电平
D.降低输出逻辑地电平
标准答案:C
40. 一个N输入动态CMOS逻辑门,其管子数目是()(2分)
A.N+2
B.
C.N+1
D.N
标准答案:A
41. 如图所示电路,若输入CP脉冲的频率为100KHZ,则输出Q的频率为()。
(2分)
A.500KHz
B.200KHz
C.50KHz
D.100KHz
标准答案:C
42. 下面()是时序逻辑部件(2分)
A.译码器
B.计数器
C.加法器
D.多路选择器
标准答案:B
43. 触发器是一种()器件(2分)
A.电平敏感
B.单稳态
C.双稳
D.非稳
标准答案:C
44. 下列存储器中,存储的信息在断电后将消失,属于“易失性”存储器器件的是()(2分)
A.半导体ROM
B.半导体RAM
C.磁盘存储器
D.光盘存储器
标准答案:B
45. 有10位地址和8位字长的存储器,其容量是()(2分)
A.256 X 10位
B.512 X 8位
C.1024 X 10位
D.1024 X 8位
标准答案:D
46. 双极型晶体管的发明者()(2分)
A.肖克莱
B.巴丁
C.阿塔拉
D.布拉顿
标准答案:A,B,D
47. TTL元器件制造领头公司()(2分)
A.Fairchild
B.Microsoft
C.National
D.Texas Instruments
标准答案:A,C,D
48. 下面是无源器件的有()(2分)
A.BJT
B.Poly-Ressitance
C.PIP
D.MOS
标准答案:B,C
49. 数字集成电路中的MOS主要工作在()。(2分)
A.饱和区
B.线性区
C.亚阈值区
D.截至区
标准答案:B,D
50. 数字集成电路的设计方法有()。(2分)
A.定制法
B.标准单元法
C.阵列法
D.IP复用法
标准答案:A,B,C,D
51.已知V OH=3.5V,V OL=0.45V,V IH=2.35V,V IL=0.65V,V M=1.65V,则NM H= ,NM L= 。答案:1.15V ,0.2V
52.一个MOSFET管的动态响应只取决于它充(放)电这个器件的和
引起的额外电容所需要的时间。
答案:本征寄生电容和互连线及负载
53.相比于静态CMOS逻辑,动态逻辑的主要优点是和。
答案:提高了速度和减少了面积
54.某存储器芯片的地址线有10根,数据线有16根则该芯片的字节容量是。
答案:210*2=211
55.在分析NMOSFET时,当Vgs 答案:亚阈值效应 56.伪NMOS门的一个主要缺点是。 答案:当输出为低时,通过存在于VDD和GND之间的直接电流通路会引起静态功耗。57.与阵列及或阵列都可编程的简单可编程逻辑器件是。 答案:可编程逻辑阵列PLA 58.九十年代以来,集成电路工艺发展非常迅速,已从亚微米(0.5到1微米)进入到深亚微米(小于0.5微米),进而进入到超深亚微米(小于0.25微米)。请简述其主要特点。 答案:{ a)特征尺寸越来越小 b)芯片尺寸越来越大 c)单片上的晶体管数越来越多 d)时钟速度越来越快 e)电源电压越来越低 f)布线层数越来越多 g)I/O引线越来越多 } 59.简述集成电路制造工艺中一个典型的光刻工艺操作所包括的步骤。 答案: { 集成电路制造工艺中一个典型的光刻工艺操作所包括的步骤包括:氧化、光刻胶旋涂、光刻机曝光、光刻胶显影和烘干、酸刻蚀、旋转清洗和干燥、工艺加工(离子注入、等离子刻蚀、金属沉积等)、去除光刻胶。 }