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加法器实验报告

实验三加法器的设计与仿真

一、实验目的

熟悉quartus ⅱ仿真软件的基本操作,用逻辑图和vhdl语言设计加法器并验证。

二、实验内容

1、熟悉quartus ⅱ软件的基本操作,了解各种设计输入方法(原理图设计、文本设计、

波形设计)

2、用逻辑图和vhdl语言设计全加器并进行仿真验证;

3、用设计好的全加器组成串行加法器并进行仿真验证;

4、用逻辑图设计4位先行进位全加器并进行仿真验证;

三、实验原理

1. 全加器

全加器英文名称为full-adder,是用门电路实现两个二进制数相加并求出和的组合线路,称为一位全加器。一位全加器可以处理低位进位,并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。

用途:实现一位全加操作逻辑图

真值表

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利用与或门设计的全加器,它只能做一位的加法,先预想好它的功能,写出真值表,就可以根据这些来设计电路了。

2.四位串行加法器

逻辑图

利用全加器的组合实现4位串行加法器,全加器只能对一位进行操作,将每一位的结果传给下一位,就可以实现4位的加法器。

3.74283:4位先行进位全加器(4-bit full adder)

利用74283芯片实现的4位先行进位全加器比前两者功能更完善,它可以实现进位功能,这个自己设计难度比较大,可以参照74283的功能表加深对它的理解,

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按照如下的逻辑图实现进位全加器。

逻辑框图

逻辑功能表

注:1、输入信号和输出信号采用两位对折列表,节省表格占用的空间,如:[a1/a3]对应的列取值相同,结果和值[σ1/σ3]对应的运算是σ1=a1+b1和σ3=a3+b3。请自行验证一下。

2、c2是低两位相加产生的半进位,c4是高两位相加后产生的进位输出,c0是低位级加法器向本级加法器的进位输入。

四、实验方法与步骤

实验方法:

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采用基于fpga进行数字逻辑电路设计的方法。

采用的软件工具是quartusii软件仿真平台,采用的硬件平台是altera epf10k20ti144_4的fpga试验箱。

实验步骤: ? 全加器

1、编写源代码。打开quartusⅱ软件平台,点击file中得new建立一个文件。编写的文件

名与实体名一致,点击file/save as以“.vhd”为扩展名存盘文件。vhdl设计源代码

加法器实验报告

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