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umc18 design rule

DSM NO:G-03-MIXED_MODE/RFCMOS18-1.8V/3.3V-1P6M-MMC-TLR Ver:2.9 Phase:1 Approved Date:06/05/2006
* BEGIN *
0.18 um Mixed-Mode and RFCMOS 1.8 V/3.3 V 1P6M Metal Metal Capacitor Process Topological Layout Rule
(Ver. 2.9_P. 1) Single-Poly 6-Metal (1P6M), Dual-Voltage (1.8 V/3.3 V) P-Sub, Twin-Well Mixed-Mode and RFCMOS Process
1. Contents
1. 2. 3. 4. Contents Revision History Mask Layer Definitions Layout Rules 4.1 DIFFUSION 4.2 N_WELL 4.3 T_WELL 4.4 VTPL 4.5 VTPHL 4.6 P_WELL 4.7 VTNL 4.8 VTNI 4.9 VTNHL 4.10 VTN 4.11 P4.12 N4.13 TG 4.14 POLY1 4.15 HR 4.16 N+ 4.17 P+ 4.18 SAB and Non-Salicided resistors 4.19 CONTACT 4.20 METAL1 4.21 MVIA1 4.22 METAL2 4.23 MVIA2 4.24 METAL3 4.25 MVIA3 4.26 METAL4 4.27 MVIA4 4.28 METAL5 4.29 METAL_CAP metal
Page
1 3 15 16 16 18 19 20 21 22 23 24 25 26 26 26 27 28 30 32 33 34 36 37 38 39 40 41 42 43 44 45 46
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DSM NO:G-03-MIXED_MODE/RFCMOS18-1.8V/3.3V-1P6M-MMC-TLR Ver:2.9 Phase:1 Approved Date:06/05/2006 4.30 MVIA5 49 4.31 METAL6 and Inductor (20KA option) 50 4.32 PAD_WINDOW and Scribe Line 53 4.33 PESD 53 Die Seal Ring Rules 54 Metal Stress Relief Rules 56 6.1 Metal Slot Rules 56 6.2 Die Corner Rules 57 Antenna Rules 58 Electromigration Rules 59 8.1 DC rules 59 8.2 AC rules 60 FUSE Rules Refer Spec No.G-03F-GENERATION15_ABOVE-TLR/FUSE ESD Rules Refer Spec No.G-03E-GENERATION18-TLR/ESD Latch-up Rules Refer Spec No.G-03L-GENERATION18TLR/LATCH_UP Bonding PAD Rules Refer Spec No.G-03P-GENERATION15_ABOVE-TLR/PAD LOGO Rules 61
5. 6.
7. 8.
9. 10. 11. 12. 13.
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DSM NO:G-03-MIXED_MODE/RFCMOS18-1.8V/3.3V-1P6M-MMC-TLR Ver:2.9 Phase:1 Approved Date:06/05/2006
2. Revision History:
Ver. Phase 0.1 0.2 0.3 0.4 1 Approved Date 06/28/1999 04/14/2000 05/31/2000 09/28/2000 Author / Revisor Diana Chang Jerry Lin Y K Wu Jerry Lin HR Block 4.14D. Minimum Poly to Poly spacing b-2. Poly width m 0.24 um c-1 Poly width < 0.24 um c-2 Poly width m 0.24 um 0.38 0.26 0.30 > 0.34 From To no HR Block 20 KA Metal Rule VTNL,VTNI,VTNHL,VTPL, VTPHL T_WELL added tighten rule Remark (Purpose) Original
≦ 0.24 > c-2-1. Poly overlap length ≦1.0 um 0.24 c-2-1. Poly overlap length >1.0 um 0.28
4.16E. Minimum N+ implant (inside N_WELL) to P+ DIFFUSION (inside P_WELL) 4.17E. Minimum P+ implant (inside P_WELL) to N+ DIFFUSION (inside N_WELL) spacing 4.19B. Minimum CONTACT to CONTACT spacing 4.31 METAL6 Layer 31B. METAL6 to METAL6 spacing
0.4
--
deleted
0.4
--
deleted
0.3 8KA 20KA 0.44 1.2 8KA
0.26 20KA
tighten rule
a. METAL6 width < 10 um 0.44 1.12 b. METAL6 width ≦ 10 um 0.6 1.5 80 100 -20 3 4 125 increase current density
8.2 AC Rules: 8.2.2 Bi-directional current: |J|ave = mA/um and |J|ave ≦ |J|ave = mA/CONTACT mA/Via
80 100 125 10X of the Jmax_DC 20 10 5 6 7 3 4 1.8 2.1
20 6 7
20 3 4
8.2.3 Single current pulse: |J|ave = mA/um and |J|ave ≦ |J|ave = mA/CONTACT mA/Via
10X of the Jmax_DC 20 6 7 10 5
20 6 7
-20 3 4
20 3 4
3 1.8 4 2.1 SPEC NO: G-03-MIXEDMODE/RFCMOS18-1.8 V/3.3V-1P6M-MMC-TLR Ver. 1.1
SPEC NO: G-03-MIXEDMODE18-1.8V/3.3V-1P6M-M MC-TLR 1.1 10/24/2000 Diana Chang Ver. 0.4
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DSM NO:G-03-MIXED_MODE/RFCMOS18-1.8V/3.3V-1P6M-MMC-TLR Ver:2.9 Phase:1 Approved Date:06/05/2006
Ver. Phase 1.2
Approved Date 02/06/2001
Author / Revisor Diana Chang
From -4.6 P_WELL Layer The digitized area of this layer is the same as N_WELL layer, and the digitized definition is clear. 4.3 T_WELL Layer (No. P90) 3C. Minimum N_WELL overlap T_WELL 1.5 (*) T_WELL have to be put inside the N_WELL
To Add PESD layer 4.6 P_WELL Layer The digitized area of this layer is the same as N_WELL layer, and the digitized definition is Dark. 4.3 T_WELL Layer (No. P90) 3C. Minimum N_WELL boundary to T_WELL 1.5 (*) T_WELL must be surrounded by N_WELL. The final N_WELL digitized region is generated per SPEC. NO.: G-06-MIXEDMODE/RFCMOS18-1.8V/3.3V-1P6 M-MMC-MASKTOOL.
Remark (Purpose)
2.1
1
05/10/2002
Jiann Liu
4.15 HR Layer
4.15 HR Layer 15N. P+ implant overlap SAB 15D. Minimum SAB width for HR Poly resistor 0.2 (Define HR Poly resistor length) 1.5um 15D. Minimum SAB width for HR Poly resistor 15F. Minimum HR to unrelated Poly spacing (Define HR Poly resistor length) 1.0um 5.0um 15F. Minimum HR to unrelated Poly spacing 15O. Mimimum P+ implant spacing to 2.0um unrelated poly resistor 1.0um 15O. Mimimum P+ implant spacing to unrelated poly resistor 0.4um 15P. Minimum p+ implant layer overlap HR poly 0.3um 2A.b. N_WELL width for resistor 2A.c. N_WELL width for resistor 4.2.1 N_WELL Resistor Layer is for DIFFUSION dummy pattern non-creation on resistor. N_WELL Resistor Layer can be optionally used for sizing to eliminate sheet resistance discrepancy due to N_WELL effect. 4.4.C VTNL 4.5C VTNL 4.7F.Minimum VTNL extension over Poly of related device. 4.7G.Minimum VTNL to unrelated Poly spacing. 2A.b. N_WELL resistor 2A.c. N_WELL resistor
4.2.1 N_WELL resistor layer is a drawn layer. It is used to block the dummy DIFFUSION pattern during the mask data preparation.
4.4C VTPL 4.5C VTPHL 4.7F.Minimum VTNL overlap Poly of related device 4.7G.Minimum VTNL to unrelated Poly spacing(in DIFFUSION region)
4.8F.Minimum VTNI overlap Poly of related 4.8F.Minimum VTNI extension over Poly of device related device. 4.8G.Minimum VTNI to unrelated Poly spacing. 4.8G.Minimum VTNI to unrelated Poly spacing(in DIFFUSION region) 4.9C. VTNL 4.9F.Minimum VTNHL extension over Poly of related device. 4.9G.Minimum VTNHL to unrelated Poly spacing. 4.13E.Minimum TG extension over poly of 3.3V device. 4.13F.Minimum TG to unrelated poly device. 4.9C. VTNHL 4.9F.Minimum VTNHL overlap Poly of related device 4.9G.Minimum VTNHL to unrelated Poly spacing(in DIFFUSION region) 4.13E.Minimum TG overlap poly of 3.3V device. 4.13F.Minimum TG to unrelated poly device(in DIFFUSION region).
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DSM NO:G-03-MIXED_MODE/RFCMOS18-1.8V/3.3V-1P6M-MMC-TLR Ver:2.9 Phase:1 Approved Date:06/05/2006
Ver. Phase 2.1 1
Approved Date 05/10/2002
Author / Revisor Jiann Liu
From 14L.Maximum Poly length on DIFFUSION if 14D.b-2 < 0.54 um 0.74 14M. Maximum Poly Length on DIFFUSION if 14H < 0.49 um 2.0 4.16 N+ Implant Layer (No. P98) : Align to Logic TLR 2.1
To
Remark (Purpose) * This is the revision to correct many typing errors. The major addings are HR resistor p+ overlap SAB rules and p+/n+ implant notes for T_WELL.
15 N. P+ implant overlap SAB 0.2um 16E.Minimum N+ implant (inside N_WELL) to 15O. P+ implant spacing to unrelated poly resistor 1.0um P+ DIFFUSION (inside P_WELL) spacing. This rule also apply to T_WELL N+ implant. 16N.Maximum N+ DIFFUSION to the nearest Delete P+ pick-up spacing (inside P_WELL) 20um (I/O, RAM, ROM, capacitor and diode are excepted) 4.17 P+ Implant Layer (No. P97) : 17E.Minimum P+ implant (inside P_WELL) to N+ DIFFUSION (inside N_WELL) spacing. 17N. Maximum P+ DIFFUSION to the nearest N+ pick-up spacing (inside N_WELL) 20um This rule also apply to T_WELL P+ implant Delete. (I/O, RAM, ROM, capacitor and diode are excepted) 19H.Put the CONTACTs in the DIFFUSION region as many as possible to avoid current drop by DIFFUSION resistance. 19I. CONTACT on Poly inside of DIFFUSION is not allowed. 20G. Minimum metal 1 coverage for every millimeter square area is 25 %. Note : It is strongly recommeded that metal coverage is even distributed in the whole chip; the more uniform, the better. 22G. Minimum metal 2 coverage for every millimeter square area is 25 %. Note : It is strongly recommeded that metal coverage is even distributed in the whole chip; the more uniform, the better. 24G. Minimum metal 3 coverage for every millimeter square area is 25 %. Note : It is strongly recommeded that metal coverage is even distributed in the whole chip; the more uniform, the better. 26G. Minimum metal 4 coverage for every millimeter square area is 25 %. Note : It is strongly recommeded that metal coverage is even distributed in the whole chip; the more uniform, the better. 28G. Minimum metal 5 coverage for every millimeter square area is 25 %. Note : It is strongly recommeded that metal coverage is even distributed in the whole chip; the more uniform, the better. 31G. Minimum metal 6 coverage for every millimeter square area is 25 %. Note : It is strongly recommeded that metal coverage is even distributed in the whole chip; the more uniform, the better.
Typing errors
Added Align to 0.18um Logic TLR version 2.3
Align to 0.18um Logic TLR version 2.3
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DSM NO:G-03-MIXED_MODE/RFCMOS18-1.8V/3.3V-1P6M-MMC-TLR Ver:2.9 Phase:1 Approved Date:06/05/2006
Ver. 2.1
Phase 1
Approved Date 05/10/2002
Author / Revisor Jiann Liu
From
To Metal stress relief rule exception: (no slots) 6.1A.4 MMC layer, Top Metal and Last Second Metal inside MMC area 4.29. Recommend M1 ground shielding for RF applications: The M1 ground plate has been implemented in UMC RF MiM model and pcell. The metal slot rules should be adapted for M1 shielding layer. The dummy metal block layer should be added from M2 to LSM layer. The size of dummy metal block layer should be same as M1 ground shielding. 4.29G. The minimum overlap of M1 ground plate to LSM 10um If customer does not use M1 ground plate, the P_WELL block layer and dummy metal block layer should be added. The dummy metal block layer size should be same as P_WELL-block layer. 4.29H. The minimum overlap of P_WELL block layer to LSM 10um Inductor: 20kA METAL6 or top metal. The P_WELL block layer is needed, if customer uses inductor. The dummy metal block layer should be specified from Metal-1 to 2nd last metal. 4.31H The minimum of P_WELL block layer overlap inductor 10um
Remark (Purpose)
2.2
1
11/13/2002
Hornjaan G-03-MIXEDMODE/RFCMOS18-1.8V/3.3V- G-03-MIXED_MODE/RFCMOS18-1.8V/3.3V-1P6 Lin 1P6M-MMC-TLR M-MMC-TLR 15H. Minimum P+imp layer to HR Poly 15H. Minimum P+imp layer to HR Recommand M1 ground shielding for RF applications: Recommand M1 ground shielding for RF applications:
The M1 ground plate has been implemented The M1 ground plate has been implemented in in UMC RF MiM model and pcell. The metal UMC RF MiM model and pcell. The metal slot slot rules should be adapted for M1 rules should be adapted for M1 shielding layer. shielding layer. The dummy metal block The dummy metal block layer should be added layer should be added from M2 to LSM from M2 to LSM layer. And all the metal routing layer. The size of dummy metal block layer above M1 ground shielding plate is not allowed. should be same as M1 ground shielding. The size of dummy metal block layer should be same as M1 ground shielding. If customer does not use M1 ground plate, the P_WELL block layer and dummy metal block layer should be added. The dummy metal block layer size should be same as P_WELL block layer. If customer does not use M1 ground plate, the MCAP layer for block P_WELL implant, please refer to G-06-MIXED MODE/RFCMOS18-1.8V/3.3V-1P6M-MMC-MAS KTOOL, is needed and dummy metal block layers should be added from M2 to LSM layer. And all the metal routing under MCAP is not allowed.The dummy metal block layer size should be same as MCAP layer. **Add MMC cross section picture**
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DSM NO:G-03-MIXED_MODE/RFCMOS18-1.8V/3.3V-1P6M-MMC-TLR Ver:2.9 Phase:1 Approved Date:06/05/2006
Ver. 2.2
Phase 1
Approved Date 11/13/2002
Author / Revisor
From
To 29H. The minimum overlap of MCAP (block P_WELL implant) to LSM 10um The IND layer for block P_WELL implant, please refer to G-06-MIXED MODE/RFCMOS18-1.8V/3.3V-1P6M-MMC-MAS KTOOL, is needed, if customer uses inductor. The dummy metal block layer should be added from M2 to LSM layer. And all the metal routing under IND is not allowed. The dummy metal block layer size should be same as IND layer. If customer uses metal-6 width greater than 20 um, the metal slot rules should be followed. 4.31H The minimum overlap of IND to inductor. 10um
Remark (Purpose)
Hornjaan 4.29H. The minimum overlap of P_WELL Lin block layer to LSM 10um The P_WELL block layer is needed, if customer uses inductor. The dummy metal layer should be specified from metal-1 to 2nd last metal. If customer uses metal-6 width greater than 20 um, the metal slot rules should be followed.
4.31H The minimum of P_WELL block layer overlap inductor 10um 2.3 1 11/13/2003 Shih Hsin 7.Antenna Rules Yeh 7.1.For a MOS transistor, the bulk antenna ratio is defined as the ratio of the total area of a poly plate on field oxide or each metal layer, which is connected to this transistor through CONTACT or via, to the transistor's gate area. Furthermore, the perimeter antenna ratio is defined as the ratio of the total perimeter of a poly plate on field oxide or each metal layer, which is connected to this transistor through CONTACT or via, to the transistor's gate perimeter. 7.Antenna Rules 7.1.The antenna ratio (AR) of the perimeter is defined as the ratio of the perimeter of a poly or metal layer to the active poly gate perimeter. 1A. If the protection diode is not used, the maximum antenna ratio of a. poly layer AR=200 b. single metal layer for M1~M5 AR=800 c. single metal layer for M6 AR=400 optimize antenna rule
1B. If the protection diode of single polarity (N+/P-Sub or P+/N_WELL) is used, the maximum 1A. The poly gate connected to a N+/P-sub antenna ratio of or P+/N_WELL diode through metal 1 can a. single metal layer for M1~M5 AR=10000 be ignored. If the cumulative bulk or b. single metal layer for M6 AR=5000 perimeter antenna ratio 1C. If the protection diode of dual a. for poly layer AR<100 b. for each metal layer AR<400 polarity(N+/P-Sub and P+/N_WELL) is used, the c. for poly plus all metal layers AR<400 maximum antenna ratio is unlimited. 1B. The poly gate must be connected to a N+/P-sub or P+/N_WELL diode through metal 1. If the cumulative bulk or perimeter antenna ratio a. for poly layer AR>=100 b. for each metal layer AR>=400 c. for poly plus all metal layer AR>=400 -1,3,4.3,4.18,4.19,4.20,4.22,4.24 4.26,4.28,4.29,4.32,6,6.1,6.2,8.1 8.2 4.2.1,4.3,4.4,4.5,4.7,4.8,4.9,4.13 P22 SINREM Define shallow trench isolation aligment mark (*1) C 1,3,4.3,4.18,4.19,4.20,4.22,4.24 4.26,4.28,4.29,4.32,6,6.1,6.2,8.1 8.2 4.2.1,4.3,4.4,4.5,4.7,4.8,4.9,4.13 definition added wording correction polish blurry figures
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DSM NO:G-03-MIXED_MODE/RFCMOS18-1.8V/3.3V-1P6M-MMC-TLR Ver:2.9 Phase:1 Approved Date:06/05/2006
Ver. 2.4
Phase 1
Approved Date 06/22/2004
Author / Revisor
From
To 29G. Minimum M1 ground plate enclosure of LSM. 29H. Minimum MCAP enclosure of LSM. 29I.The DIFFUSION and MCAP rules are as follows : a. Outside MCAP, Minimum spacing of DIFFUSION(*1) to MCAP 1 b. Inside MCAP, Minimum MCAP enclosure of DIFFUSION(*2) 4 c. Inside MCAP, Minimum spacing of DIFFUSION (*2) to LSM 4 29J. Minimum spacing of N_WELL to MCAP 0 29K. Minimum spacing of POLY1 to MCAP 0 29L. Minimum spacing of N+ to MCAP 0 Note : *1. For standard MOS DIFFUSION. *2. For Psub pickup (connect to AC ground). Rename all the MASK layers in full capitals
Remark (Purpose) definition added
C W Fan 29G. The minimum overlap of M1 ground plate to LSM 29H. The minimum overlap of MCAP to LSM --
all the Mask layers naming
wording correction
Shih Chieh 4.7 VTNL Layer : 4.7 VTNL Layer : definition Lin The VTNL layer defines the 1.8V low Vt The VTNL layer defines the 1.8V low Vt NMOS added NMOS device & 3.3V zero Vt NMOS device device & 3.3V zero Vt NMOS device in Twin_WELL 4.8 VTNI Layer : 3. VTNL layer is not allowed in Triple_WELL. The VTNI layer defines the 1.8V zero Vt 4.8 VTNI Layer : NMOS device The VTNI layer defines the 1.8V zero Vt NMOS device in Twin_WELL 4.9 VTNHL Layer: 1. VTNI layer is not allowed in Triple_WELLl. The VTNHL layer defines the 3.3V low Vt 4.9 VTNHL Layer NMOS device The VTNHL Layer defines the 3.3V low Vt NMOS device in Twin_WELL. 1. VTNHL layer is not allowed in Triple_WELL
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DSM NO:G-03-MIXED_MODE/RFCMOS18-1.8V/3.3V-1P6M-MMC-TLR Ver:2.9 Phase:1 Approved Date:06/05/2006
Ver. 2.5
Phase 1
Approved Date 11/30/2004
Author / Revisor R T Wu
From 4.18.2 For Non-Salicide Resistor
To 18Q. The layer PSYMBOL (GDS layer number 82, type 0) must be drawn on the non-salicide POLY resistor area for DRC 4.3 P_WELL layer 4.3.1 P_WELL BLOCK 6A Figure 4.1 Figure N-well 1E
Remark (Purpose) definition added
4.3 P_WELL layer
definition added
4.1 Figure N-well 1F
wording correction
4. Layout Rules (Dimension on Silicon): wording 4. Layout Rules (Dimension on Silicon): overlap correction enclosure of 1E, 1G, 1H, 1J, 3C, 4D, 4F, 5D, 5F,7D, 7F, 1E, 1G, 1H, 1J, 3C, 4D, 4F, 5D, 5F,7D, 7F, 8D, 8D, 8F, 9D, 9F, 13C, 13E, 15E, 15L, 16C b, 8F, 9D, 9F, 13C, 13E, 15E, 15L, 16C b, 16K, 16K, 17C b, 17K, 18J, 18L, 18N, 19E, 19F, 17C b, 17K, 18J, 18L, 18N, 19E, 19F, 19G, 19G, 20D, 20D a, 20D b, 20D c, 20D d, 20D 20D, 20D a, 20D b, 20D c, 20D d, 20D e, 21C, e, 21C, 21C c, 21C d, 21C e, 22D, 22D a, 21C c, 21C d, 21C e, 22D, 22D a, 22D b, 22D d, 22D b, 22D d, 22D e, 23C 23C c, 23C d, 22D e, 23C 23C c, 23C d, 23C e, 24D, 24D a, 23C e, 24D, 24D a, 24D b, 24D c, 24D d, 24D b, 24D c, 24D e, 25C, 25C c, 25C d, 25C e, 24D e, 25C, 25C c, 25C d, 25C e, 26D, 26D 26D, 26D a, 26D b, 26D c, 26D d, 26D e, 27C, a, 26D b, 26D c, 26D d, 26D e, 27C, 27C c, 27C c, 27C d, 27C e, 28D, 28D a, 28D b, 28D c, 27C d, 27C e, 28D, 28D a, 28D b, 28D c, 28D d, 28D e, 29C, 29D, 30C, 30C c, 30C d, 28D d, 28D e, 29C, 29D, 30C, 30C c, 30C d, 30C e 31C, 31C a, 31C b,31C c, 31C d, 31C e 30C e 31C, 31C a, 31C b,31C c, 31C d, 31C e 2C N_WELL enclosure of N_WELL resistor 2C N_WELL Resistor overlap N_WELL 5. Die Seal Ring Rules overlap 1A, 1B, 1D, 1G, 1H, 1N, 1O, 1R 1C Maximum and Minimum substrate CONTACT size 1F Maximum and Minimum MVIA1 size 1I Maximum and Minimum MVIA2 size 1M Maximum and Minimum MVIA3 size 1P Maximum and Minimum MVIA4 size 1S Maximum and Minimum MVIA5 size 4. Layout Rules (Dimension on Silicon): spacing 2B, 4C, 5C, 7C, 8C, 9C, 13B 14E extension onto field region overlap 15P, 16C a, 17C a extension over 15I, 16H, 16J, 17H, 17J, 18G, 18H 16C Minimum N+ implant overlap N+ DIFFUSION 17C Minimum P+ implant overlap P+ DIFFUSION 18C Minimum distance of SAB edge to DIFFUSION edge 5. Die Seal Ring Rules enclosure of 1A, 1B, 1D, 1G, 1H, 1N, 1O, 1R 1C Substrate CONTACT size 1F MVIA1 size 1I MVIA2 size 1M MVIA3 size 1P MVIA4 size 1S MVIA5 size 4. Layout Rules (Dimension on Silicon): spacing and notch 2B, 4C, 5C, 7C, 8C, 9C, 13B 14E overhang of DIFFUSION overhang of 15P, 16C a, 17C a overhang of 15I, 16H, 16J, 17H, 17J, 18G, 18H 16C Minimum N+ implant 17C Minimum P+ implant wording correction wording correction wording correction wording correction wording correction wording correction
18C DIFFUSION enclosure of SAB
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DSM NO:G-03-MIXED_MODE/RFCMOS18-1.8V/3.3V-1P6M-MMC-TLR Ver:2.9 Phase:1 Approved Date:06/05/2006
Ver. 2.6
Phase 1
Approved Date 03/11/2005
Author / Revisor Steven Sang
From 4.1 DIFFUSION Layer (No. P20) :
To 4.1 DIFFUSION Layer (No. P20) :
Remark (Purpose)
1M. Minimum overall DIFFUSION area across addendum the chip (in %) 20 4.3.1 P_WELL BLOCK 4.6.1 P_WELL_BLOCK wording correction
6A. Minimum spacing of N_WELL to P_WELL 6A. Minimum spacing of N_WELL to P_WELL_ wording BLOCK BLOCK correction 4.15 HR Layer (No. P31) : HR layer is created for implantation of high resistance Poly resistor 15E. Minimum HR mask enclosure of HR Poly resistor 15G. Minimum N+ Imp. layer to HR Poly 15I. Minimum SAB overhang of HR Poly 4.15 HR Layer (No. P31) : HR layer is created for implantation of high resistance non-salicidePoly resistor 15E. Minimum HR mask enclosure of HR POLY wording correction non-salicide resistor 15G. Minimum N+ Imp. layer to HR POLY wording non-salicide resistor correction 15I. Minimum SAB overhang of HR POLY non-salicide resistor wording 15L. Minimum N_WELL layer enclosure of HR correction POLY non-salicide resistor
15L. Minimum N_WELL layer enclosure of HR Poly 15M. HR Poly resistor must be allocated inside N_WELL 15O. Mimimum P+ implant spacing to unrelated Poly resistor
wording 15M.HR POLY non-salicide resistor must be correction allocated inside N_WELL 15O. Mimimum P+ implant spacing to unrelated HR POLY non-salicide resistor wording 15P. Minimum P+ implant layer overhang of correction 15P. Minimum P+ implant layer overhang of HR POLY non-salicide resistor HR Poly 16O. Minimum N+ implant area 0.2916um2 wording correction 17O. Minimum P+ implant area 0.2916um2 18C. Non-salicide contact is not allowed 18D. Min SAB width at device drain side refer wording to G-03E-GENERATION18-TLR/ESD correction 18E. Min SAB overhang of diffusion 0.3 18F. DIFFUSION enclosure of SAB 18C. DIFFUSION enclosure of SAB 18G.Minimum SAB to Poly spacing wording 18H.Minimum SAB to unrelated DIFFUSION 18D. Minimum SAB to Poly spacing correction spacing 18E. Minimum SAB to unrelated DIFFUSION 18I. Minimum SAB to CONTACT spacing addendum spacing 18F. Minimum SAB to CONTACT spacing addendum addendum
addendum
addendum addendum
Page: 10
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DSM NO:G-03-MIXED_MODE/RFCMOS18-1.8V/3.3V-1P6M-MMC-TLR Ver:2.9 Phase:1 Approved Date:06/05/2006
Ver. 2.6
Phase 1
Approved Date 03/11/2005
Author / Revisor Steven Sang
From
To 18J. Minimum DIFFUSION enclosure of CONTACT refer to G-03E-GENERATION18-TLR/ESD
Remark (Purpose) addendum
4.18.2 4.18.2 For Non-Salicide Resistor 18G. Minimum SAB overhang of DIFFUSION For Non-Salicide Resistor 18K. Minimum SAB overhang of DIFFUSION non-salicide resistor non-salicide resistor 18H. Minimum SAB overhang of Poly 18L. Minimum SAB overhang of Poly non-salicide resistor non-salicide resistor 18I. Minimum SAB to salicide CONTACT 18M. Minimum SAB to salicide CONTACT spacing spacing 18J. Minimum P+ implant layer enclosure of 18N. Minimum P+ implant layer enclosure of P+ Poly non-salicide resistor P+ Poly non-salicide resistor 18K. Minimum P+ implant layer to N+ Poly non-salicide resistor spacing 18O. Minimum P+ implant layer to N+ Poly non-salicide resistor spacing
18P. P+ Poly non-salicide resistor must be 18L. P+ Poly non-salicide resistor must be allocated inside N_WELL. Minimum N_WELL allocated inside N_WELL. Minimum N_WELL enclosure of P+ Poly non-salicide resistor enclosure of P+ Poly non-salicide resistor 18Q. N+ Poly non-salicide resistor must be allocated outside N_WELL. Minimum N_WELL to N+ Poly non-salicide resistor spacing 18R. Minimum N+ implant layer enclosure of N+ Poly non-salicide resistor
18M. N+ Poly non-salicide resistor must be allocated outside N_WELL. Minimum N_WELL to N+ Poly non-salicide resistor spacing
18N. Minimum N+ implant layer enclosure of 18S. Minimum N+ implant layer to P+ Poly non-salicide resistor spacing N+ Poly non-salicide resistor 18O. Minimum N+ implant layer to P+ Poly non-salicide resistor spacing 18P. Non-salicide CONTACT for device or non-salicide resistor is not allowed. 18Q. The layer PSYMBOL (GDS layer number 82, type 0) must be drawn on the non-salicide POLY resistor area for DRC. 18T. Non-salicide CONTACT for device or non-salicide resistor is not allowed. 18U. The layer CAD_POLY_RESISTOR_SYMBOL (GDS layer number 82, type 0) must be drawn on the non-salicide POLY resistor area for DRC. 18Va. N+ DIFFUSION non-salicide resistor must be drawn outside N_WELL 18Vb. P+ DIFFUSION non-salicide resistor must be drawn within N_WELL 18Wa. TG over N+ DIFFUSION and P+ DIFFUSION non-salicide resistor are not allowed 18Wb. TG over N+ POLY1 and P+ POLY1 non-salicide resistor are not allowed addendum
addendum
addendum
addendum
Page: 11
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DSM NO:G-03-MIXED_MODE/RFCMOS18-1.8V/3.3V-1P6M-MMC-TLR Ver:2.9 Phase:1 Approved Date:06/05/2006
Ver. 2.6
Phase 1
Approved Date 03/11/2005
Author / Revisor Steven Sang
From
To
Remark (Purpose)
18X. The addendum layerCAD_DIFFUSION_RESISTOR_SYMBOL (GDS layer number 81,type 0) must be drawn on the non-salicide DIFFUSION resistor area for DRC. (*)As the resistance and resistance model of N+ DIFFUSION non-salicide resistor and N+ POLY1 non-salicide resistor provided in UMC's Electrical Design Rule (EDR) were extracted from the testkey structures without N_WELL and TG overlap. The resistance and resistance model of P+ DIFFUSION non-salicide resistor and P+ POLY1 non-salicide resistor provided in EDR were extracted from the testkey structures without P_WELL and TG overlap. Therefore, for those circuit designs must use accurate resistance, 18Va to 18Wb are essential. 20F. The METAL1 coverage must be larger than 30% of the entire chip area. 20G. Minimum METAL1 coverage for every millimeter square area is 25 %. 22F. The METAL2 coverage must be larger than 30% of the entire chip area. 22G. Minimum METAL2 coverage for every millimeter square area is 25 %. 24F. The METAL3 coverage must be larger than 30% of the entire chip area. 24G. Minimum METAL3 coverage for every millimeter square area is 25 %. 26F. The METAL4 coverage must be larger than 30% of the entire chip area. 26G. Minimum METAL4 coverage for every millimeter square area is 25 %. 28F. The METAL5 coverage must be larger than 30% of the entire chip area. 28G. Minimum METAL5 coverage for every millimeter square area is 25 %. 20F. Minimum overall METAL1 area across the chip (in %) 25 20G. deleted
22F.Minimum overall METAL2 area across the chip (in %) 25 22G. deleted
24F. Minimum overall METAL3 area across the chip (in %) 25 24G. deleted 26F. Minimum overall METAL4 area across the chip (in %) 25
26G. deleted
28F. Minimum overall METAL5 area across the addendum chip (in %) 25 28G. deleted 29M. The layer CAD_RFMMC_MARK (GDS layer number 90, type 4) must be drawn on the MIM capacitor area and identical to M1 ground plate or MCAP for DRC of RF applications.
31E. The METAL6 coverage must be larger than 30% of the entire chip area. 31F. Minimum METAL6 coverage for every millimeter square area is 25 %.
31E. Minimum overall METAL6 area across the addendum chip (in %) 25 31F. deleted 9. Fuse Rules Please refer to SPEC NO. G-03F-GENERATION15_ABOVE-TLR/FUSE 10. ESD Rules Please refer to SPEC NO. G-03E-GENERATION18-TLR/ESD addendum
addendum
addendum
Page: 12
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DSM NO:G-03-MIXED_MODE/RFCMOS18-1.8V/3.3V-1P6M-MMC-TLR Ver:2.9 Phase:1 Approved Date:06/05/2006
Ver. 2.6
Phase 1
Approved Date 03/11/2005
Author / Revisor Steven Sang
From
To 11. Latch-up Rules Please refer to SEPC NO. G-03L-GENERATION18TLR/LATCH_UP 12. Bonding PAD Rules Please refer to SEPC NO. G-03P-GENERATION15_ABOVE-TLR/PAD The shapes of contacts (vias) in the Die Seal Rings could be continuous contact (via) rings and called as contact(via) bars. A "CAD_SEAL_RING_MARK(Seal Ring mark layer)" layer, with the GDS number 86(36), also needs be drawn on Die Seal Rings for DRC check(it is a non-mask-tooling layer, only used for DRC check). The width of CAD_SEAL_RING_MARK is same as that of Die Seal Ring
Remark (Purpose) addendu m
5. Die Seal Ring Rules
2.7
1
05/20/2005
Carlin Cheng
1M. Minimum overall DIFFUSION area across the chip (in %)=20
1M. Minimum DIFFUSION density over 500umx500um areas=20 (in%, moved in 250um increments across the chip) 20F. The METAL1 coverage must be larger than 30% of the entire chip area. 20G. Minimum METAL1 coverage for every 500umX500um square area is 25 (in %, moved in 250um increments across the chip) 22F. The METAL2 coverage must be larger than 30% of the entire chip area. 22G. Minimum METAL2 coverage for every 500umX500um square area is 25 (in %, moved in 250um increments across the chip) 24F. The METAL3 coverage must be larger than 30% of the entire chip area. 24G. Minimum METAL3 coverage for every 500umX500um square area is 25 (in %, moved in 250um increments across the chip) 26F. The METAL4 coverage must be larger than 30% of the entire chip area.
20F. Minimum overall METAL1 area across the chip (in %)=25
22F. Minimum overall METAL2 area across the chip (in %)=25
24F. Minimum overall METAL3 area across the chip (in %)=25
26F. Minimum overall METAL4 area across the chip (in %)=25
26G. Minimum METAL4 coverage for every 500umX500um square area is 25 (in %, moved in 250um increments across the chip) 28F. The METAL5 coverage must be larger than 30% of the entire chip area. 28G. Minimum METAL5 coverage for every 500umX500um square area is 25 (in %, moved in 250um increments across the chip) 31E. The METAL6 coverage must be larger than 30% of the entire chip area. 31F. Minimum METAL6 coverage for every 500umX500um square area is 25 (in %, moved in 250um increments across the chip)
28F. Minimum overall METAL5 area across the chip (in %)=25
31E. Minimum overall METAL6 area across the chip (in %)=25
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DSM NO:G-03-MIXED_MODE/RFCMOS18-1.8V/3.3V-1P6M-MMC-TLR Ver:2.9 Phase:1 Approved Date:06/05/2006
Ver.
Phase
Approved Date
Author / Revisor
From METAL6 Thickness (unit : um)
To 12 KA(**)
Remark (Purpose)
2.8
1
11/16/2005
SH Wang
definition added
31A.Minimum METAL6 width 0.8 31B.Minimum METAL6 to METAL6 spacing a. METAL6 width < 10 um 0.8 b. METAL6 width >= 10 um 1.2 31C. Minimum METAL6 enclosure of MVIA5 a. METAL6 line enclosure of MVIA5 0.2 b. METAL6 line end enclosure of MVIA5 0.2 c. METAL6 outer corner enclosure of MVIA5 0.2 (for two adjacent sides, at least one side should be treated as metal line end) d. METAL6 inner corner enclosure of MVIA5 0.2 e. METAL6 enclosure of over MVIA5 on opposite sides 0.2 2 31D. Minimum METAL6 area 1.6X1.6 um
2.9
1
06/05/2006
Carlin Cheng
6.2 Die Corner Rules 2A.Die size >= 100 mm2 : From 340 um of the die corner, must use 45 degrees to turn away direction for both metal line and slot.
6.2 Die Corner Rules Within the area of die corner,45 degrees must be used to turn away direction for both Metal line and slot, and die corner area depend on die size to be defined.
2B.Die size < 100 mm2 : 6.2A. Minimum length of square area of die From 125 um of the die corner, must use 45 corner degrees to turn away direction for both metal a. for die size>=100 mm2 340um 2 line and slot. b. for die size< 100mm 125um 6.2B. If customers request UMC MES/MT to add Die Seal Rings, and according to the rules defined in section "5 Die Seal Ring Rules", the metal lines and slots must turn 45 within the square area of customers' data window corner defined as below: Minimum length of square area of data window corner 2 a. for die size >=100mm 320um 2 105um b. for die szie < 100mm
6.2A, 6.2B
Die corner
6.2A, 6.2B
13.NA
13.LOGO Rules Please refer to SPEC NO.G-03LO-GENERATION25_BEYOND-TLR/ LOGO
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DSM NO:G-03-MIXED_MODE/RFCMOS18-1.8V/3.3V-1P6M-MMC-TLR Ver:2.9 Phase:1 Approved Date:06/05/2006
3. Mask Layer Definitions :
Mask Layer Description Digitized Digitized Area ID Pattern (Dark/Clear) ________________________________________________________________________________________ Define active region DIFFUSION D Define shallow trench isolation aligment (*1) C mark P90 T_WELL Define T_WELL implant region T_WELL C P92 N_WELL Define N_WELL implant region N_WELL C P24 VTPL Define 1.8V low Vt PMOS Device VTPL(*) C P1B VTPHL Define 3.3V low Vt PMOS Device VTPHL(*) C P91 P_WELL Define P_WELL implant region N_WELL D P14 VTNL Define 1.8V low Vt NMOS Device & Define 3.3V zero Vt NMOS Device VTNL(*) D P1C VTNI Define 1.8V zero Vt NMOS Device VTNI(*) C P1A VTNHL Define 3.3V low Vt NMOS Device VTNHL(*) C P13 VTN Define 1.8V NMOS Device (*1) C P10 PDefine 3.3V PMOS Device (*1) C P33 NDefine 3.3V NMOS Device (*1) C P21 TG Define 3.3V device gate oxide formation TG D P30 POLY1 Define Poly gate POLY1 D P31 HR Define high resistance Poly region HR C P98 N+ Define N+ implant region (*1) C P97 P+ Define P+ implant region P+ C P29 SAB Define salicide block region SAB D P56 CONTACT Define Poly and DIFFUSION CONTACT CONTACT C P60 METAL1 Define 1st Metal METAL1 D P66 MVIA1 Define 1st and 2nd Metal Contacts MVIA1 C P67 METAL2 Define 2nd Metal METAL2 D P68 MVIA2 Define 2nd and 3rd Metal Contacts MVIA2 C P69 METAL3 Define 3rd Metal METAL3 D P70 MVIA3 Define 3rd and 4th Metal Contacts MVIA3 C P71 METAL4 Define 4th Metal METAL4 D P72 MVIA4 Define 4th and 5th Metal Contacts MVIA4 C P73 METAL5 Define 5th Metal METAL5 D P62 METAL_CAP Define Metal/Metal Capacitor Top metal Plate METAL_CAP D P74 MVIA5 Define 5th and 6th Metal Contacts MVIA5 C P75 METAL6 Define 6th Metal(*) or Top Metal METAL6 D P07 PAD_WINDOW Define Pad Window region PAD Window C P99 PESD Define PESD implant region PESD C ________________________________________________________________________________________ Note: (*1) Refer to Layout Rules in section 4. (*) is optional for multiple Vt MOS Devices P20 P22 DIFFUSION SINREM
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DSM NO:G-03-MIXED_MODE/RFCMOS18-1.8V/3.3V-1P6M-MMC-TLR Ver:2.9 Phase:1 Approved Date:06/05/2006
4. Layout Rules (Dimension on Silicon):
4.1 DIFFUSION Layer (No. P20) : (unit : um) 1A. Minimum DIFFUSION Width a. NMOS b. PMOS 1B. Minimum DIFFUSION width for interconnect 1C. Minimum DIFFUSION to DIFFUSION spacing (in the same Well) a. N+ DIFFUSION to N+ DIFFUSION spacing b. P+ DIFFUSION to P+ DIFFUSION spacing 1D. Minimum N_WELL to N+ DIFFUSION spacing a. 1.8V device b. 3.3V device 1E. Minimum N_WELL enclosure of N+ DIFFUSION 1F. Minimum N_WELL to P+ DIFFUSION spacing 1G. Minimum N_WELL enclosure of P+ DIFFUSION a. 1.8V device b. 3.3V device 1H. Minimum T_WELL enclosure of N+ DIFFUSION a. 1.8V device b. 3.3V device 1I. Minimum T_WELL to N+ DIFFUSION spacing (N+ DIFFUSION in N_WELL) 1J. Minimum T_WELL enclosure of P+ DIFFUSION 1K. Minimum T_WELL to P+ DIFFUSION spacing (P+ DIFFUSION in N_WELL) a. 1.8V device b. 3.3V device 1L. Maximum DIFFUSION to related DIFFUSION spacing in the same Well (Only for METAL1 Field transistor) a. N+ DIFFUSION to N+ DIFFUSION spacing b. P+ DIFFUSION to P+ DIFFUSION spacing 1M. Minimum DIFFUSION density over 500umx500um areas (in%, moved in 250um increments across the chip) 0.24 0.24 0.24
0.28 0.28
0.43 1.0 0.24 0.24
0.43 1.0
0.43 1.0 0.24 0.24
0.43 1.0
2.24 2.24 20
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DSM NO:G-03-MIXED_MODE/RFCMOS18-1.8V/3.3V-1P6M-MMC-TLR Ver:2.9 Phase:1 Approved Date:06/05/2006
Page: 17
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DSM NO:G-03-MIXED_MODE/RFCMOS18-1.8V/3.3V-1P6M-MMC-TLR Ver:2.9 Phase:1 Approved Date:06/05/2006 4.2 N_WELL Layer (No. P92) :
(unit : um)
2A. a. Minimum N_WELL width b. Minimum width for N_WELL resistor c. Maximum width for N_WELL resistor 0.9 1.5 (*) 20
2B. Minimum N_WELL to N_WELL spacing and notch a. equal-potential 0 or >= 0.9 b. non-equal-potential 1) 1.8V device 1.5 2) 3.3V device 2.0 c. N_WELL resistor to N_WELL resistor 2.2 d. N_WELL resistor to N_WELL 2.2 (*) For resistance variation, please refer to the electrical design rule of N_WELL sheet resistance (SPEC. NO.: G-02-MIXED_MODE/RFCMOS18-1.8V/3.3V-1P6M-MMC-EDR, item 6.). 4.2.1 N_WELL Resistor Layer (Not Tooling): N_WELL resistor layer is a drawn layer. It is used to block the dummy DIFFUSION pattern during the mask data preparation. 2C. N_WELL enclosure of N_WELL resistor 2D. N_WELL Resistor to N+ DIFFUSION (For N_WELL tap) spacing 0 0
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DSM NO:G-03-MIXED_MODE/RFCMOS18-1.8V/3.3V-1P6M-MMC-TLR Ver:2.9 Phase:1 Approved Date:06/05/2006 4.3 T_WELL Layer (No. P90) : 3A. Minimum T_WELL width 3B. Minimum T_WELL to T_WELL spacing a. equal-potential b. non-equal-potential 1) 1.8V device 2) 3.3V device 3C. Minimum N_WELL enclosure of T_WELL (unit: um) 0.9
0 or >= 0.9 1.5 2.0 1.5
(*) T_WELL must be surrounded by N_WELL. The final N_WELL digitized region is generated according to SPEC. NO.: G-06-MIXED_MODE/RFCMOS18-1.8V/3.3V-1P6M-MMC-MASKTOOL.
3A T-Well 3C T-Well 3B.a,b
N-Well
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DSM NO:G-03-MIXED_MODE/RFCMOS18-1.8V/3.3V-1P6M-MMC-TLR Ver:2.9 Phase:1 Approved Date:06/05/2006 4.4 VTPL Layer (P24) : The VTPL layer defines the 1.8V low Vt PMOS device 4A. Minimum Poly(P30) width for PMOS 4B. Minimum VTPL width 4C. Minimum VTPL to VTPL spacing and notch 4D. Minimum VTPL enclosure of DIFFUSION on the DIFFUSION of related device 4E. Minimum VTPL to unrelated DIFFUSION spacing 4F. Minimum VTPL enclosure of Poly of related device 4G. Minimum VTPL to unrelated Poly spacing(in DIFFUSION region) (unit : um) 0.24 0.45 0.45 0.3 0.3 0.4 0.4
1.8V low Vt PMOS
4E
PMOS Diffusion P+ poly
4G
P+
4A
poly
4D
Diffusion
4F
poly
4C
4B
VTPL
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(整理)半导体基础知识.

1.1 半导体基础知识概念归纳本征半导体定义：纯净的具有晶体结构的半导体称为本征半导体。电流形成过程：自由电子在外电场的作用下产生定向移动形成电流。绝缘体原子结构：最外层电子受原子核束缚力很强，很难成为自由电子。绝缘体导电性：极差。如惰性气体和橡胶。半导体原子结构：半导体材料为四价元素，它们的最外层电子既不像导体那么容易挣脱原子核的束缚，也不像绝缘体那样被原子核束缚得那么紧。半导体导电性能：介于半导体与绝缘体之间。半导体的特点： ★在形成晶体结构的半导体中，人为地掺入特定的杂质元素，导电性能具有可控性。 ★在光照和热辐射条件下，其导电性有明显的变化。晶格：晶体中的原子在空间形成排列整齐的点阵，称为晶格。共价键结构：相邻的两个原子的一对最外层电子（即价电子）不但各自围绕自身所属的原子核运动，而且出现在相邻原子所属的轨道上，成为共用电子，构成共价键。自由电子的形成：在常温下，少数的价电子由于热运动获得足够的能量，挣脱共价键的束缚变成为自由电子。空穴：价电子挣脱共价键的束缚变成为自由电子而留下一个空位置称空穴。电子电流：在外加电场的作用下，自由电子产生定向移动，形成电子电流。空穴电流：价电子按一定的方向依次填补空穴（即空穴也产生定向移动），形成空穴电流。本征半导体的电流：电子电流+空穴电流。自由电子和空穴所带电荷极性不同，它们运动方向相反。载流子：运载电荷的粒子称为载流子。导体电的特点：导体导电只有一种载流子，即自由电子导电。本征半导体电的特点：本征半导体有两种载流子，即自由电子和空穴均参与导电。本征激发：半导体在热激发下产生自由电子和空穴的现象称为本征激发。复合：自由电子在运动的过程中如果与空穴相遇就会填补空穴，

安全管理机构设置与管理人员配备制度示范文本

安全管理机构设置与管理人员配备制度示范文本 In The Actual Work Production Management, In Order To Ensure The Smooth Progress Of The Process, And Consider The Relationship Between Each Link, The Specific Requirements Of Each Link To Achieve Risk Control And Planning 某某管理中心 XX年XX月

安全管理机构设置与管理人员配备制度示范文本使用指引：此管理制度资料应用在实际工作生产管理中为了保障过程顺利推进，同时考虑各个环节之间的关系，每个环节实现的具体要求而进行的风险控制与规划，并将危害降低到最小，文档经过下载可进行自定义修改，请根据实际需求进行调整与使用。 1目的为加强安全生产工作的组织和管理，形成完整的安全标准化系统、管理网络和工作体系，特制定本制度。 2适用范围本制度适用于公司安全管理机构设置与人员的配备。 3管理职责 3.1主要负责人签发安全管理机构设置及安全管理人员配备的任命文件。 3.2办公室负责文件的下发、公布。 4具体内容 4.1根据法律、法规及文件相关要求，设置安全管理机

构并按照一定的比例配备专职安全管理人员。 4.2安全管理部门设置及安全管理人员配备的任命文件由主要负责人签署并发布。因工作需要，当安全管理部门人员变更时应及时以文件形式发出变更通知。 4.3安全管理部门为安全管理的常设机构，受单位主要负责人的指令，负责安全生产工作的监督和日常管理工作等。 4.4专职安全管理人员由具有必要的安全生产专业知识和安全生产工作经验、从事公司专业工作五年以上并能适应现场工作环境的人员担任。并经上级有关部门进行培训、考试合格，取得任职资格证后方能上岗，培训内容应包括：（1）法律法规及标准规范的培训；（2）安全生产管理培训；（3）标准化系统评价培训；

半导体基础知识学习

我们知道，电子电路是由晶体管组成，而晶体管是由半导体制成的。所以我们在学习电子电路之前，一定要了解半导体的一些基本知识。这一章我们主要学习二极管和三极管的一些基本知识，它是本课程的基础，我们要掌握好在学习时我们把它的内容分为三节，它们分别是： 1、1 半导体的基础知识 1、2 PN结 1、3 半导体三极管 1、1 半导体的基础知识我们这一章要了解的概念有：本征半导体、P型半导体、N型半导体及它们各自的特征。一:本征半导体纯净晶体结构的半导体我们称之为本征半导体。常用的半导体材料有：硅和锗。它们都是四价元素，原子结构的最外层轨道上有四个价电子，当把硅或锗制成晶体时，它们是靠共价键的作用而紧密联系在一起。共价键中的一些价电子由于热运动获得一些能量，从而摆脱共价键的约束成为自由电子，同时在共价键上留下空位，我们称这些空位为空穴，它带正电。我们用晶体结构示意图来描述一下；如图（1）所示：图中的虚线代表共价键。在外电场作用下，自由电子产生定向移动，形成电子电流；同时价电子也按一定的方向一次填补空穴，从而使空穴产生定向移动，形成空穴电流。因此，在晶体中存在两种载流子，即带负电自由电子和带正电空穴，它们是成对出现的。二：杂质半导体在本征半导体中两种载流子的浓度很低，因此导电性很差。我们向晶体中有控制的掺入特定的杂质来改变它的导电性，这种半导体被称为杂质半导体。 1.N型半导体在本征半导体中，掺入5价元素，使晶体中某些原子被杂质原子所代替，因为杂质原子最外层有5各价电子，它与周围原子形成共价键后，还多余一个自由电子，因此使其中的空穴的浓度远小于自由电子的浓度。但是，电子的浓度与空穴的浓度的乘积是一个常数，与掺杂无关。在N型半导体中自由电子是多数载流子，空穴是少数载流子。 2.P型半导体在本征半导体中，掺入3价元素，晶体中的某些原子被杂质原子代替，但是杂质原子的最外层只有3个价电子，它与周围的原子形成共价键后，还多余一个空穴，因此使其中的空穴浓度远大于自由电子的浓度。在P型半导体中，自由电子是少数载流子，空穴使多数载流子。 1、2 P—N结

第一章半导体基础知识(精)

第一章半导体基础知识〖本章主要内容〗本章重点讲述半导体器件的结构原理、外特性、主要参数及其物理意义，工作状态或工作区的分析。首先介绍构成PN结的半导体材料、PN结的形成及其特点。其后介绍二极管、稳压管的伏安特性、电路模型和主要参数以及应用举例。然后介绍两种三极管（BJT和FET）的结构原理、伏安特性、主要参数以及工作区的判断分析方法。〖本章学时分配〗本章分为4讲，每讲2学时。第一讲常用半导体器件一、主要内容 1、半导体及其导电性能根据物体的导电能力的不同，电工材料可分为三类：导体、半导体和绝缘体。半导体可以定义为导电性能介于导体和绝缘体之间的电工材料，半导体的电阻率为10-3～10-9 cm。典型的半导体有硅Si和锗Ge以及砷化镓GaAs等。半导体的导电能力在不同的条件下有很大的差别：当受外界热和光的作用时，它的导电能力明显变化；往纯净的半导体中掺入某些特定的杂质元素时，会使它的导电能力具有可控性；这些特殊的性质决定了半导体可以制成各种器件。 2、本征半导体的结构及其导电性能本征半导体是纯净的、没有结构缺陷的半导体单晶。制造半导体器件的半导体材料的纯度要达到99.9999999%，常称为“九个9”，它在物理结构上为共价键、呈单晶体形态。在热力学温度零度和没有外界激发时,本征半导体不导电。 3、半导体的本征激发与复合现象当导体处于热力学温度0 K时，导体中没有自由电子。当温度升高或受到光的照射时，价电子能量增高，有的价电子可以挣脱原子核的束缚而参与导电，成为自由电子。这一现象称为本征激发（也称热激发）。因热激发而出现的自由电子和空穴是同时成对出现的，称为电子空穴对。游离的部分自由电子也可能回到空穴中去，称为复合。在一定温度下本征激发和复合会达到动态平衡，此时，载流子浓度一定，且自由电子数和空穴数相等。 4、半导体的导电机理自由电子的定向运动形成了电子电流，空穴的定向运动也可形成空穴电流，因此，在半导体中有自由电子和空穴两种承载电流的粒子（即载流子），这是半导体的特殊性质。空穴导电的实质是:相邻原子中的价电子（共价键中的束缚电子）依次填补空穴而形成电流。由于电子带负电，而电子的运动与空穴的运动方向相反，因此认为空穴带正电。

项目管理机构.和人员职责

第一章、项目管理机构及人员职责第一节、项目管理组织机构服务项目的工程特点及施工需要，我司组建工程项目部，设立完整有效的职能部门，配备充足的技术、管理人员，进行承包范围内的工程施工；同时对业主分包的其它专业施工单位及甲供材料商进行总包管理服务。一、项目领导层由项目经理、项目副经理、项目技术负责人组成项目经理部领导层，全权组织该工程的施工管理工作。项目经理是企业法人在本工程上的代表，具有人事、成本控制、技术决策、设备租赁的权利，对工程进度、质量、成本控制、安全、文明施工等负责；项目副经理分管专项职能，负责各项职能在现场的实施；项目技术负责人负责本项目技术管理，协调各专业单位进行技术研究，对技术方案进行审查，确定最优方案。二、职能管理层项目经理部下设各职能管理部门：技术部、施工部、材料设备部、合同预算部、质量安全部、后勤部、总承包管理配合服务部，负责项目各项工作的安排和实施，设置各管理岗位，建立健全管理制度，推行规范化、标准化、制度化管理。根据本工程的特点和工程进展，本项目配备充足的有类似工程经验施工班组作业人员，并进行相应培训，确保班组的素质与本工程的技术技能要求相适应。

业主分包的专业施工队伍应分别成立相应的人员配备完整的专业施工部，要求配备与总包项目部各职能部门相对应的职能管理人员，各个专业施工队伍对各自承包范围内的工程进度、质量、安全文明等负责，同时接受总承包管理与协调。

第二节、项目管理组织机构图

第四节、主要管理人员和部门的职责一、项目经理（一）、作为公司在项目的执行代表，对工程进度、质量、安全、文明施工向业主全面负责。代表公司履行对业主的合约，并代表业主行使对项目所有分包商的管理权。领导项目部充分发挥在工程施工中的统筹、协调作用。贯彻国家和地方有关法规及公司的规章制度，确保公司下达的各项技术、进度、安全、质量、经济指标的完成，对项目负全面责任。（二）、负责公司ISO9001质量体系在项目部的全面贯彻执行。（三）、组织项目管理机构，建立各级管理人员的岗位责任制度和各项管理制度，负责组织业务能力过硬的项目各职能部门班子。（四）、组织制定项目实施的总体部署和施工组织设计。合理调配生产要素，实施对项目全面的计划、组织、协调和控制。建立有效的奖惩和激励机制，充分调动职工的工作积极性。（五）、项目经理对工程质量、安全、文明施工、工程进度、材料管理以及项目费用支出的控制负责，对项目施工的高效运作负责，协调好企业自行完成专业与专业工程的生产协作关系，确保各专业施工达到项目控制的总目标。（六）、主持项目部管理、协调、决策会议和工程例会。（七）、定期向公司报告项目部工作。（八）、项目部是公司面对社会的窗口，项目经理应注重建立与社

机构设置及人员配置管理办法

机构设置及人员配置管理办法（试行）第一章总则第一条为了规范公司部门机构的设置，加强人员编制管理，明确部门、岗位职责分工，特制定本管理办法；第二条本管理办法适用于公司总经理部下辖所有部门及岗位；第三条公司机构及人员设置、调整应遵循统一、高效、精简，符合公司事业发展、业务发展、符合公司经营管理需要的原则。第二章职责分工第四条公司总经理部负责根据公司生产经营需要进行部门设置及人员配置、调整的审议、核准工作；第五条综合管理部是公司机构及人员设置的管理部门，负责公司机构设置及人员编制的管理工作及具体操作；第六条公司各部门负责本部门人员编制增减的申请工作。第三章流程第七条部门设置及调整流程: 一、公司总经理部根据公司生产经营需要设立公司部

门，并根据经营方针的变化做出增设、取消、合并、拆分公司部门的决定；二、综合管理部根据总经理部决定进行部门调整及编写部门职责等，并对公司组织架构及工作关系进行调整。第八条人员编制及调整流程：一、公司各部门根据部门工作需要向综合管理部申请本部门人员编制的增减；二、综合管理部对各部门关于人员编制变化的申请进行审核，认为合理者提请总经理部审议；三、公司总经理部针对提案讨论，认为可行者签署通过，交由综合管理部操作执行；四、综合管理部根据总经理部审议结果具体操作，对岗位及人员进行合理安排，并对该部门岗位职责进行调整。第四章监督管理第九条公司各部门应严格遵循配置流程，不得擅自增减本部门编制、调整人员及岗位职责。第十条综合管理部定期对公司部门设置及人员编制的合理性进行实地调查，发现以下情况者，汇报至总经理部，并提出整改方案：一、部门或岗位职能重复、交叉或业务相近者；二、部门或人员为某项工作任务设立，在任务完成或已被停止时，未及时提出予以撤销者;

机构、职位与人员的级别管理

机构、职位与人员的级别管理职业的级别相等于人员的级别吗？人员调整职位后级别会随之变动吗？不同的人员在同一个职位上级别应该一样吗？诸如此类的问题，在企业职业通道设计或职位管理中经常遇到，但往往涉及到职位、职称、人员、机构等不同层面的内容，很容易混为一谈。职位，通常情况下，与岗位一词同义，是组织中完成一定的任务、履行一定职责的流程的节点。在职位评价时，根据其职责权限大小、承担风险因素、价值高低等划分为不同的等级，通常称之为职层（高、中、基层）、职级（总经理级、部长级等等）、职等（若干数字）等概念。与职位联系比较密切的时职务一词，职务通常是指某一类型职位的统称，如总经理，是指不同企业总经理的统称，是职务；而对特定的一个组织内部而言，说职务就是指的这个组织的职位。所以，我们对职位级别和职务级别不在加以区分，民营企业常用职位级别的说法，而国企常用职务级别的说法。人员的级别，通常是随着职位的变动而变动的，也就是“岗变级别变”。但在实际管理中，并不是如此简单处理就能搞定的，如一家集团企业下有若干子公司，A企业组织规模较大，效益较好，B稍差。为了推动B企业的管理水平提高，加强干部交流，若把A企业的一个部门经理调任到B企业中的同一个类型部门做负责人，他的级别能按照职位的级别重新确定吗？通常情况下，B企业和A企业的同一类型部门的负责人的职位级别是不同的，把A企业的干部调任到B企业，显然是为了提升和帮助，对于被调任者而言，也是一样的，是承担重要的使命，不是降其职。对这种情况怎么办呢？很多企业都是保留原来人员的级别。但这样带来的问题更大，若以后再换一个人来担任此位，级别如何确定？是此人原来的级别，还是继任者的级别？机构的级别，在企业管理中，往往被忽视，其实是关系到一个职位如何确定的重要因素，特别是对大型集团企业来说，因为，集团下属很多的独立法人实体，行业性质、组织规模、发展阶段、战略定位各不相同的情况下，同一个法人隶属层级下显然不可能是一样的级别。就像国家的城市一样，北上广渝被定位为直辖市，大连青岛等若干城市被定位为副省级城市或计划单列市，更多的是普通的地级市，还有数量更多的是也称之为“市”的，实际是一个“县”，归地级市管理，即所谓的县级市。所以，集团企业中，也是一样，同样是公司，同样的部门，在不用的定位下，级别应该不同。为了更好的进行组织机构管理、职位管理、人员发展管理，有必要理顺机构、人员、职位级别之间的关系。首先，进行级别管理，要划分为三个层面：机构级别、职位级别和人员级别。机构级别也可称之为组织级别，是对企业中不同的组织单元的定位的区分，特别针对于集团型企业的不同子公司；职位级别体现的是职位在组织中的定位关系，又分为两个层面：单纯的职位级别关系，通常通过之职位评价获得区分，特别是管理职位；对非管理序列的职位而言，可用职称一词进行区分，职称（或任职资格、职业资格等）不是职位，代表的是任职者的个人能力差异，在实际管理中，“工程师”、“教授”等职称，“技师”、“高级技师”等任职资格，“注册会计师”等职业资格等等却成了职位的代名词，但严格意义上是能力等级的一种；人员级别体现的是任职者的能力、资历、贡献在组织成员中的关系，可类比为军衔、警衔、爵位等，更多的是与其个人待遇、荣誉挂钩。机构级别因企业的战略定位、组织规模而定，具有相对稳定性，在某一组织中的不同职位的级别也具有一定的稳定性，在组织机构的级别确定后，职位的级别随之而定。职位的级别应该是对此职位上的任职者的最低要求，而不是最高要求，也就是说，可以“低职高聘”，担任此职务的人员的级别可以比此职位的级别高。如重庆市，原先属于四川省，机构级别为地级市或副省级市，市长应属于正厅级干部或副部级干部；升级为直辖市后，机构级别变为省部级城市，市长的级别随之成为正部级干部。如何破解任职者个人的级别“只升不降”呢？要赋予一定的时限进行考核定级，个人的级别不应该是终身的，除非是临近退休者，或为企业做出重大突出贡献者，被企业授予终身荣誉称号的。在考核期，如一年或两

项目组织管理机构及人员配备

项目组织管理机构及人员配备第一节项目组织管理机构 1.项目管理模式项目管理是一个全过程、全方位的规划、组织、控制与协调工作，其目的是使项目顺利实现所要求的质量、所规定的时限、所批准的费用预算，因此，对于一个施工项目来说，采取具有程序性、全面性、科学性的项目管理方法，做到“三控制、二管理、一协调”（即进度控制、质量控制、费用控制、合同管理、信息管理、组织协调），是顺利完成施工任务、实现施工工程目标的保证。本工程由我公司选派最优秀且具备相应资质与业绩要求的项目经理负责组建本工程项目经理部，负责本工程的具体施工管理。同时根据《建设工程项目管理规范》及《珠规建建[2010]48号》的要求，将严格按照“项目法”施工管理模式进行项目管理，项目管理机构实行项目经理负责制，设项目技术负责人、项目副经理，下设施工、质量、安全、造价等管理部门，项目经理对质量、工期、安全、成本及文明施工全面负责。各施工管理职能部门在项目经理的直接指导下做到有计划的组织施工，确保工程质量、工期、安全等方面达到目标要求。施工期间，我公司的骨干力量（项目经理、项目副经理、技术负责人、专业施工员）保持稳定。由于本工程的重要性和地理位置的特殊性，该工程被列为本公司重点工程，专门设立后方保障部门，从人员、机具、施工物资上为该工程提供充分保证，组织好本工程的计划协调，公司各部门也在各自业务管理范围内制订为本工程提供服务的保证措施，确保工程优质按期完工，及早交付并投入使用。 2.项目组织机构组织强有力的工程承包项目经理部，根据本工程的特点，项目管理机构由四个层次组成。（1）决策层——工程指挥部核心层工程总指挥部是项目施工决策和保护机构，在公司整个范围内，对项目施工所需要的人员、机械、材料、资金等进行统一协调和调配，为项目提供可靠的保障。（2）指导层——工程指挥部由公司相关职能部门组成，对工程施工中涉及的各方面对口进行指导、协助和协调，为项目施工提供全方位的服务。（3）项目管理层——工程承包项目经理部按照“项目法施工”组成的项目经理部，对工程进度、质量、安全、文明施工、合同履约全面负责，并协调各专业分包之间的工序搭接和进度、场地、交叉作业的相互配合。确保工程按照既定质量、进度目标交付使用。项目经理部由项目经理、技术负责人、施工员、质检员、安全员、材料

半导体的基本知识

半导体的基本知识 1、物质的分类按照导电能力的大小可以分为导体、半导体和绝缘体。导电能力用电阻率衡量。导体：具有良好导电性能的物质，如铜、铁、铝电阻率一般小于10－4Ω•cm 绝缘体：导电能力很差或不导电的物质，如玻璃、陶瓷、塑料。电阻率在108Ω•cm以上半导体：导电能力介于导体和绝缘体之间的物质，如锗、硅。纯净的半导体硅的电阻率约为241000Ω•cm 2、半导体的特性与导体、绝缘体相比，半导体具有三个显著特点：（1）电阻率的大小受杂质含量多少的影响极大，如硅中只要掺入百万分之一的杂质硼，硅的电阻率就会从241000Ω•cm下降到0.4Ω•cm，变化了50多万倍；（2）电阻率受环境温度的影响很大。例如：温度每升高8℃时，纯净硅的电阻率就会降低一半左右；金属每升高10℃时，电阻率只增加4％左右。热敏电阻：正温度系数—随着温度的升高，电阻阻值增加。

负温度系数―随着温度的升高，电阻阻值减小。（3）光线的照射也会明显地影响半导体地导电性能。光敏电阻 3、半导体的结构半导体材料锗和硅都是四价元素，它们原子核外层有四个价电子。正常情况下电子受原子核的束缚，不能任意移动，所以导电性能差。因为物体的导电是靠带电荷的粒子定向移动来实现的。当向半导体内掺入杂质后，晶体内部原有的平衡被打破，当掺入硼原子时，它外层原有的三个价电子和周围的硅原子中的价电子形成“共价键”。这时硅原子不再呈电中性，好像失去了一个带负电的价电子，留下空位，称它为”空穴”。由于空穴有接收电子的性质，相当于一个正电荷。当掺入磷原子，它外层有五个价电子，形成共价键时就多出了一个价电子。此电子可以自由参加导电。把半导体中载运电荷的粒子称为载流子，带负电的自由电子和带正电的空穴都是半导体中的载流子。在掺杂的半导体中电子和空穴的数目是不相等的，这就有多数载流子和少数载流子之分。载流子―在电场作用下，能作定向运动的粒子。在半导体中，载流子有两种：自由电子和空穴。 4、本征半导体完全纯净的、结构完整的半导体晶体。（纯净度 99.99999%） 5、杂质半导体在本征半导体中掺入某些微量的杂质，就会使半导体的导电性能发生显著变化。这种半导体称为杂质半导体。

安全管理机构与人员任命制度

安全管理机构与人员任命制度 1 目的规范公司安全生产管理机构设置及专职安全生产管理人员配备，确保任命合格的主要负责人、安全生产管理人员以及安全生产委员会人员。 2 适用范围本制度适用于公司安全管理机构设置及人员任命方面的管理。 3 组织机构安委会机构组成: 主任: 总经理副主任: 党委书记、副总经理成员: 安全环保部部长、生产技术部部长、综合部部长、劳动工资工资培训部部长、党群工作部部长、质量监督部单位、供应保障部部长、物业办主任、财务部部长。以上各部室负责人任安全生产委员会委员。 4 相关职责 4.1 安全生产委员会职责 4.1.1 每月召开一次安全生产委员会会议。 4.1.2 研究、统筹、协调、指挥关系公司的重大安全问题。 4.1.3审查安全工作进展和确定方案，协调解决存在的安全问题。 4.1.4组织公司的安全生产大检查和专项专业安全检查。 4.1.5总结、部署、安排安全工作计划及工作重点。 4.1.6研究各单位急需解决的重大隐患问题，并责成有关单位进行整改。 4.1.7研究近期开展的安全活动方案。 4.1.8研究重大隐患整改措施，以隐患整改指令书形式下发。 4.2安委办职责 4.2.1负责公司安全生产委员会的日常事务工作，拟定和布置公司安全活动计划，贯彻落实公司安全生产委员会下达的各项安全工作任务。 4.2.2根据国家安全生产、劳动保护和环境保护的政策、法规、法令及上级的文件、通知，向公司安委会提交贯彻的具体措施和办法。 4.2.3根据公司安委会的指示，负责组织有关安全生产的各种会议，负责组织

公司的安全生产大检查和专项专业安全检查。 4.2.4负责指导公司安全生产管理网络成员的日常安全管理工作，熟练使用“公司安全标准化系统”，指导各单位推行安全精细化管理，充分发挥职能部室的管理、检查、监督、服务、指导作用。 4.3安委会成员职责 4.3.1在公司安委会主任的领导下，研究、统筹、协调、指挥关系公司的重大安全问题。 4.3.2在公司安委办主任的领导下，认真落实各级安全生产责任制，对分管单位或单位的安全生产工作负责，确保管辖单位和单位的安全生产。 4.3.3审查安全工作进展和制定方案，协调解决存在的安全问题。 4.3.4参加公司安全生产大检查以及专项专业安全大检查，对查出的各类隐患负责督促落实整改，参加重大事故的调查和处理。 4.3.5按时参加公司安全生产委员会会议和专题安全会议，并向基层传达会议精神和安全信息。 4.3.6掌握安全情况、安全动态，指导安全工作和各项安全活动的开展，落实安全生产责任，确保安全生产。 4.4职工代表职责 4.4.1负责收集、反馈在生产过程中发生的有关安全问题。 4.4.2代表员工提出在安全生产中反映的有关安全问题。 4.4.3确保员工关心的问题得到积极响应。 4.4.4保证员工在安全状况异常的情况下拒绝工作而不会受到惩罚。 4.4.5熟悉职责范围内的各种危险源、点及其风险。 4.5安全管理机构 4.5.1 成立安全环保部, 安全环保部管理人员不得少于4人，各基层单位专职安全员不得少于1人。 4.5.2 公司安全生产委员会下设办公室（设在安全环保部），负责日常安全管理事务。 4.5.3 安全生产委员会应定期召开审查安全工作进展和确定发展方案的会议，形成安全生产委员会会议记录,会议记录由综合部负责保存、落实。 4.5.4 安委会会议相关要求。 a）至少每季度召开1次会议；

安全管理机构设置与人员任命管理制度

安全管理机构设置与人员任命管理制度 1目的根据《安全生产法》的规定，设置安全生产管理机构或配备足够的专职或兼职安全生产管理人员，专门负责安全生产监督管理工作，并规范安全生产管理机构设置与人员任命工作。 2适用范围本制度规定了焦化厂各级安全管理生产人员、各部门安全生产职责。本制度适用于焦化厂各级安全生产管理人员。 3安全管理机构设置的原则 3.1相应性原则：与本厂行政机构相匹配，根据年度机构调整情况对安全管理机构作相应调整。 3.2分级设立的原则：设立的安全管理机构为厂级、车间级、班组（工段）（工段）级。 3.3首长负责制原则：各级安全管理机构的第一责任者，即各部门负责人。 3.4设立常务管理机构的原则：一般设立专门的安全办、或由专业管理部门作为兼管的常务管理机构。 3.5职能全面的原则：即企业安全管理机构设置应覆盖包括厂内的所有工种、部门及岗位。 4安全管理机构的设置要求 4.1安全管理机构的配置应满足安全生产管理的需要，能够有效解决安全生产问题。

4.2安全管理机构成员必须接受安全生产培训，并考核合格。 4.3安全管理机构要每月召开两次安全专题会议，审查安全工作进展和确定方案，协调解决存在的安全问题。 4.4安全专题会议内容必须有专门的会议记录。 5安全管理机构设置构成 5.1根据安全管理机构设置的原则和焦化厂实际情况，分级配置安全管理人员。 5.1.1厂安全领导机构为焦化厂安全生产领导组。 5.1.2厂安全管理机构为安环科。 5.1.3部门负责人和车间主任为本部门的安全第一责任人。 5.1.4各班组（工段）（工段）长为本班组（工段）（工段）的安全第一责任人。 5.2厂安全生产领导组人员构成焦化厂安全生产领导组组长应由厂主要负责人担任，副组长应由厂主管安全负责人担任，安全生产领导组成员应至少包含各部门（车间）主要负责人。 6安全管理机构的职责 6.1厂安全生产领导组的职责是落实国家有关安全生产法律法规，组织厂内各种安全检查活动，主动发现事故隐患，监督安全责任制的落实等，专门从事安全生产工作的计划与布置、监督与检查、总结与考核。 6.2安环科的职责 6.2.1宣传贯彻、执行党和国家及地方政府有关安全生产、环境保护、职业卫生、防震减灾、消防等方针政策、法律法规及规章制度，在分管安全环保副厂长的领导下开展安全、环保、消防管理和监督工作。业务上受公司安环处指导。

安全管理机构及人员配备管理制度

安全管理机构及人员配备管理制度一、目的为了进一步建立健全公司安全管理机构、配备安全管理人员，全面落实公司安全生产主体责任，根据《安全生产法》等法律法规的规定，结合公司实际情况，特制定本制度。二、适用范围 1、本标制度规定了本公司建立安全管理组织机构设置和人员配备的要求。 2、本制度规适用于本公司按照实际设立具有公司特设的安全管理机制。三、机构设置和人员配备要求 1、安全生产管理机构-安全生产领导小组，由公司法人任组长、管生产的副总任副组长、管安全的部门领导为常设办公室主任、各部门及车间领导为成员组成。 2、安全管理部门设置专职或兼职安全员一名，各车间按要求可设置一至二名兼职安全管理人员（原则上由作业区负责人担任）。四、职责 1、安全生产领导小组职责：规和标准；监督实施；组织培训和演练；全专项施工方案；1）贯彻落实国家有关安全生产法律法2）组织制定公司安全生产管理制度并3）编制公司安全生产事故应急预案并4）保证安全生产费用的有效使用；5）组织编制公司危险性较大工程的安6）定期组织召开安全例会；

7）开展安全教育培训；（（（（（（（（8）组织实施安全检查和隐患排查并监督整改；（9）建立公司安全生产管理档案；（10）及时、如实报告安全生产事故；（11）制定公司年度、季、月安全环保工作计划，督促有关部门实施，经常向主管领导汇报本部门工作；（12）参加部门新、改、扩建项目的安全环保措施项目审查，并参与项目验收，严把安全环保职业卫生“三同时”关。 2、安全管理部门主要职责（主任及专兼职安全员）（1）负责现场安全生产日常检查并做好检查记录；（2）负责监督危险性较大施工、检修安全专项技术方案的实施；（3）对作业人员违规违章行为有权予以纠正或处罚；

半导体基础知识

外延基础知识一、基本概念能级：电子是不连续的，其值主要由主量子数N决定，每一确定能量值称为一个能级。能带：大量孤立原子结合成晶体后，周期场中电子能量状态出现新特点：孤立原子原来一个能级将分裂成大量密集的能级，构成一相应的能带。（晶体中电子能量状态可用能带描述）导带：对未填满电子的能带，能带中电子在外场作用下，将参与导电，形成宏观电流，这样的能带称为导带。价带：由价电子能级分裂形成的能带，称为价带。（价带可能是满带，也可能是电子未填满的能带）直接带隙：导带底和价带顶位于K空间同一位置。间接带隙：导带底和价带顶位于K空间不同位置。同质结：组成PN结的P型区和N型区是同种材料。（如红黄光中的：GaAs上生长GaAs,蓝绿光中：U(undope)－GaN上生长N(dope)－ GaN）异质结：两种晶体结构相同，晶格常数相近，但带隙宽度不同的半导体材料生长在一起形成的结，称为异质结。（如蓝绿光中：GaN上生长Al GaN）超晶格（superlatic）：由两种或两种以上组分不同或导电类型各异的超薄层（相邻势阱内电子波函数发生交迭）的材料，交替生长形成的人工周期性结构，称为超晶格材料。量子阱(QW)：通常把势垒较厚，以致于相邻电子波函数不发生交迭的周期性结构，称为量子阱（它是超晶格的一种）。二、半导体 1.分类：元素半导体：Si 、Ge 化合物半导体：GaAs、InP、GaN(Ⅲ-Ⅴ)、ZnSe(Ⅱ-Ⅵ)、SiC 2.化合物半导体优点： a.调节材料组分易形成直接带隙材料，有高的光电转换效率。（光电器件一般选用直接带隙材料） b.高电子迁移率。 c.可制成异质结，进行能带裁减，易形成新器件。 3.半导体杂质和缺陷杂质：替位式杂质（有效掺杂）间隙式杂质缺陷：点缺陷：如空位、间隙原子线缺陷：如位错面缺陷：（即立方密积结构里夹杂着少量六角密积）如层错 4.外延技术 LPE：液相外延，生长速率快，产量大，但晶体生长难以精确控制。（普亮LED常用此生长方法） MOCVD（也称MOVPE）：Metal Organic Chemical Vapour Deposition金属有机汽相淀积,精确控制晶体生长，重复性好，产量大，适合工业化大生产。 HVPE：氢化物汽相外延，是近几年在MOCVD基础上发展起来的，适应于Ⅲ-Ⅴ氮化物半导体薄膜和超晶格外延生长的一种新技术。生长速率快，但晶格质量较差。 MBE：分子束外延，可精确控制晶体生长，生长出的晶体异常光滑，晶格质量非常好，但生长速率慢，难以用于工业化大生产。三、MOCVD设备 1.发展史：国际上起源于80年代初，我国在80年代中（85年）。国际上发展特点：专业化分工，我国发展特点：小而全，小作坊式。技术条件：a.MO源：难合成，操作困难。 b.设备控制精度：流量及压力控制 c.反应室设计：Vecco:高速旋转

组织机构及人员管理办法

开瑞汽车服务商组织机构及人员管理办法一、开瑞汽车服务商人员组织机构图开瑞汽车服务商组织机构图服务站长服务经理维修经理备件经理服务顾问质量担保员结算员机电技师钣金技师油漆技师质量管理员备件计划员备件库管员综合管理员技术总监客服专员

二、主要岗位人员配备指导标准服务商根据月进站台次和组织机构图，按照以下标准配备各岗位人员，其它岗位人员可自行配备

三、岗位描述 1、岗位：服务站长业务内容：负责售后服务全面工作，对服务质量和服务收益负责；设定本公司的客户满意度、收益及生产性相关目标值，根据所定管理目标的达成情况，执行相应的改善措施，并对结果负责工作职责： 1.1 统筹售后服务经营计划及经营目标的达成； 1.2 负责售后服务管理计划及管理目标的达成； 1.3 制定服务商发展规划及所需资源配置； 1.4 策划并实施提高服务运营质量的活动； 1.5 组织和督促开展售后服务营销及相关活动； 1.6 处理并关闭重大客户抱怨； 1.7 评价售后各部门及员工的表现； 1.8 构筑并创建与其它部门之间协作关系 2、岗位：客服专员业务内容：以电话回访的形式进行客户满意度调查；分析并报告调查结果。工作职责： 2.1 对接受本站服务的客户进行电话回访，进行客户满意度调查 2.2 记录、保存和整理客户回访记录（回访系统操作详见后页） 2.3 定期编制客户回访报表，对服务、维修、备件等各环节客户满意度加以分析并报告。 2.4 通过回访了解用户对服务过程、维修过程的感受，针对抱怨实行闭环处理。

业务内容：负责领导服务顾问进行日常的客户服务接待工作，提供满足客户要求的服务工作职责： 3.1 负责前台开展服务营销和实现经营目标 3.2 领导和参与服务顾问进行日常的维修接待工作 3.3 执行和督促标准化服务流程的实施及培训 3.4 协调前台与维修车间、备件部门的沟通和联系 3.5 处理并关闭服务过程中的客户抱怨 3.6 监督客户档案的建立和管理 3.7 车辆交接PDI检查、库存车的日常维护保养和交车PDI监控和管理 3.8 信息反馈与管理 3.9 接待区域的6S管理 4、岗位：维修经理业务内容：维修经理对维修车间的整体作业的生产性、效率性及作业质量负有责任，监督和管理技师，并对维修设备、工具和器具的保养和维护负有责任工作职责： 4.1 对维修车间整体作业的分配和管理 4.2 对作业进展和质量的管理 4.3 负责完成维修车间的维修产值和毛利润任务 4.4 负责与前台、备件部门的工作协调及信息反馈 4.5 负责车辆按时按质交验 4.6 维修车间设备、工具和器具管理 4.7 维修车间的6S管理

组织机构设置和管理人员配备

10组织机构设置及管理人员配备技术人员配备及主要职责 1、施工人员配备：该工程实行项目法施工，设立项目经理，项目经理对工程的生产技术质量、安全、物资供应负有直接责任。 2、主要职责 2.1项目经理职责：我公司将委派张班超同志担任本标段工程项目经理，张班超同志是我公司的项目经理，二级建造师，大学学历，工程师职称，该同志具有丰富的项目管理经验和施工经验。 ⑴代表本公司履行工程施工合同，承担合同条款规定的各项责任和义务，承担施工项目部质量、安全、经济、行政、法律责任和全面管理工作。 ⑵主持编制项目总包责任管理方案，确定项目管理的目标与方针。 ⑶确定项目总包责任管理组织机构的构成并配备人员，制定规章制度，明确有关人员的职责，组织项目经理部开展工作。 ⑷及时、适当地作出项目管理决策，其主要内容包括人事任免决策、重大技术方案决策、财务工作决策、资源调配决策、工期进度决策及变更决策等。 ⑸依据本公司质量管理要求，结合工程项目特点，确保质量体系在项目部的正常运行。以积极的态度支持技术人员、质检人员在施工质量管理中提出的各种技术整改措施和奖罚措施，确保各项工作都处于受控状态。 ⑹审批各分包商的技术方案与管理方案，并监督协调其实施行为。 ⑺全面组织管理施工现场的生产活动，合理调配劳动力资源。 ⑻参与重大质安事故的处理。 ⑼负责项目对外的综合协调关系，与业主、监理保持经常接触，解决随机出现的各种问题，替业主、监理排忧解难，确保业主利益。 ⑽积极处理好与项目所在地政府部门及当地村民委员会的关系，确保当地政府部门利益并促使本项目成为“爱民工程”。 ⑾具体负责项目的质量、安全、工期、文明施工的管理目标和施工现场的标准化管理工作。 ⑿负责组织办理开工报告手续，布置开工前的准备工作，负责施工现场规划和组织临时设施搭建，落实安排好物资供应、机电设备、劳动力准备。 ⒀负责组织项目施工，对施工进度、质量、成本、安全等进行全面控制、管理和协调，抓好安全生产、文明施工，按照要求完成各项生产、经济技术指标。

安全生产管理机构设置和人员配备制度

安全生产管理机构设置和人员配备制度安全生产管理机构的职责主要包括：落实国家有关安全生产法律法规和标准、编制并适时更新安全生产管理制度、组织开展全员安全教育培训及安全检查等活动。专职安全生产管理人员是指经建设主管部门或者其他有关部门安全生产考核合格，并取得安全生产考核合格证书在企业从事安全生产管理工作的专职人员，包括企业安全生产管理机构的负责人及其工作人员和施工现场专职安全生产管理人员。企业安全生产管理机构负责人依据企业安全生产实际，适时修订企业安全生产规章制度，调配各级安全生产管理人员，监督、指导并评价企业各部门或分支机构的安全生产管理工作，配合有关部门进行事故的调查处理等。企业安全生产管理机构工作人员负责安全生产相关数据统计、安全防护和劳动保护用品配备及检查、施工现场安全督查等。施工现场专职安全生产管理人员负责施工现场安全生

产巡视督查，并做好记录。发现现场存在安全隐患时,应及时向企业安全生产管理机构和工程项目经理报告；对违章指挥、违章操作的，应立即制止。建筑施工总承包企业安全生产管理机构内的专职安全生产管理人员应当按企业资质类别和等级足额配备，根据企业生产能力或施工规模，专职安全生产管理人员人数至少为：（一）集团公司——1人/百万平方米·年（生产能力）或每十亿施工总产值·年，且不少于4人（二）工程公司（分公司、区域公司）——1人/十万平方米·年（生产能力）或每一亿施工总产值·年，且不少于3人。（三）专业公司——1人/十万平方米·年（生产能力）或每一亿施工总产值·年，且不少于3人。（四）劳务公司——1人/五十名施工人员，且不少于2人。建设工程项目应当成立由项目经理负责的安全生产管理小组，小组成员应包括企业派驻到项目的专职安全生产管

公司人员与机构管理规范

人员与机构治理规程 1. 目的：规范机构与人员的治理。 2. 范围：本企业所有的机构与人员。 3. 责任：总经理、人事治理、各职能部门负责人、全体职员。 4. 内容： 4.1 制定依据：《保健食品良好生产规范》 4.2 保健食品良好生产规范组织机构建制原则： 4.2.1 组织机构应与品质治理体系相适应，有利于《保健食品良好生产规范》的实施，一定要体现对企业实施有效的规范治理的原则。 4.2.2 组织机构建制要求：机构应具备集权、协调、高效的组织机能。明确各部门的隶属关系及各部门的职能、职责与授权，同时还要强调各部门的工作衔接与相互协调，以及各部门间的制约关系。 4.2.3 质量部门必须独立于生产治理部门和其它部门并有足够的人员和权威。品质治理部门负责人不得与生产治理部门负责人相互兼任，并由有资格和有经验的人领导。 4.3 应配备一定数量的与保健品生产相适应的具有专业知识、生产经验及组织能力的治理人员和技术人员。

4.3.1 主管保健品生产治理和品质治理的负责人应具有医药或相关专业大专以上学历，有保健品生产和品质治理经验，对本规程的实施和产品质量负责。 4.3.2 保健品生产治理部门和品质治理部门的负责人应具有医药或相关专业大专以上学历，有保健品生产和品质治理的实践经验，有能力对保健品生产和品质治理中的实际问题做出正确的推断和处理。 4.3.3 从事保健品生产操作及质量检验的人员应经专业技术培训，具有基础理论知识和实际操作技能。 4.4 每一个部门都必须制定有明确的职权，每一个岗位都必须制定明确的岗位职责。 4.4.1 人员岗位职责应使每一个岗位上的职员都清晰了解本岗位的职、责、权、利及在企业中所处的位置、所负的质量责任。 4.4.2 企业负责人及各部门负责人的岗位职责由办公室组织有关人员共同起草，办公室主任审核，总经理批准执行；部门人员的岗位职责由各部门组织本部门及相关人员共同起草，部门负责人审核，本部门主管领导批准执行；岗位的人员岗位职责由本部门组织有关人员起草，车间或岗位负责人审核，部门负责人批准执行。 4.5 要制定完善的各种治理规定，推行有效的规范治理，切实做到事事都有章可循。 4.6 对从事保健品生产的各级人员应按本规范要求进行培训和考核。考核不合格者不得上岗。 4.7 上岗职员都必须保持制药生产规定的健康水平，经体检合格后方可上岗。附件：

管理学基础：机构与人员

课程模块3 机构与人员【管理职责与实务】杨经理手下有几个精兵强将。但是，杨经理忽略了进行科学的岗位分工与职权划分，大家都感到工作关系不顺，并常常出现成员之间的不和与冲突。整个部门也缺乏科学严格的规章制度，就是重复遇到同一件事，杨经理凭当时的感觉表态，发出的指示也前后不一，从而造成部门管理的混乱。杨经理只管让部下工作，很少关心他们的成长，部下看到其他部门同期到企业来的同事进步很快，内心出现了对杨经理的不满情绪。杨经理发现自己管理的部门已经出现秩序混乱，人心不稳的糟糕局面。通过参加管理课程的培训，杨经理才知道造成混乱的原因是自己忽视了管理者的组织职能。他归纳出中基层管理者的组织职能主要表现为以下职责。杨经理心得： ⒈正确地把握与理解本单位的组织结构与权责关系，参与划分部门或建立作业组织； 2.参与基层岗位职能分担、工作设计； 3.严格执行企业的制度，并结合实际订立必要的本部门工作制度或规范； 4.在领导授权下，招聘或挑选优秀的员工到本部门工作； 5.通过各种可能的方式培训员工，把促进部下的愉快工作与全面发展

作为管理者重要职责； 6.对员工进行全面考核； 7.按照贡献发放奖金，在授权的部门内改革奖酬办法。【学习目标】 A.知识点 1.了解组织结构的构成与形式，特别是作业组织； 2.掌握职位（岗位）设计原理与方法； 3.理解几种基本管理制度的内容； 4.掌握人员选聘、培训的原理与要求； 5.掌握考核与奖酬的原理与要求。 B.技能点 1.分析与划分部门的能力； 2.制定与执行制度规范的能力； 3.人员选聘、培训的能力； 4.考核与奖酬设计与发放的能力。 A.3.1.3教学单元一机构、岗位与制度【情景与分析】（全文见教材P83-84）管理情景怎样设置精简高效的组织机构？一、组织结构设计的内容与方法（全文见教材P84-87）（一）组织结构及其设计