cyclone3引脚整理
电源引脚
VCCINT所有引脚必须接1.2V，退藕（考虑）注5
VCCIO[1..8]bank1-bank8的I/O电压，每个bank可支持不同的电压值。与JTAG和配置上电
VCCA[1..4] Note 3模拟PLL[1..4]电压，所有VCCA引脚接到2.5V,就算不是所有PLLS被用，所有VCCA也VCCD_PLL[1..4] Note 3PLLS[1..4]数字电压，不用pll，也必须供电1.2v。连接VCCD-PLL[1..4] GND
GNDA[1..4]注3PLL[1..4]的地和器件其他的模拟电路。
配置引脚
DCLK Input (PS, FPP) Output (AS, AP Note 13) 专用配置时钟引脚，PS和FPP配置模式时，
DCLK是一个来自CYCLONE的输出,为配置接
在AS和AP模式，注13，DCLK有一个内部的DATA0Input (PS,FPP,AS) Bidirectional open-drain (AP Note 13）专用配置数据引脚，
有一个内部上拉电阻总是处于激
i/0使用，引脚状态取决于复用
如果在AS模式下，使用
MSEL[0..3]Input配置输入引脚，用来设置 Cyclone III 设备配置方案。一些较
这些引脚内部连接5-K? resistor to GND。当未被使用时，连
Device Family Handbook：配置，设计安全性，Cyclo
nCE Input专用active-low 芯片使能。当 nCE is low,器件使能，当nCE nCONFIG Input多设备配置，第一个设备的nCE 直接连接GND,当该设备的nCEO
JTAG+AS 模式，则 nCE 应该接到GND
如果运用JTA? 的电阻连CONF_DONE Bidirectional (open-drain)专用配置状态引脚，随着状态输出
被释放。当状态输入，所有数据被接收后，nSTATUS Bidirectional (open-drain)这是一个专用配置状态引脚，上电后，FP
当状态输入，当配置和初始化期间， nSTATUS 被外TCK Input专用jtag输入引脚，通过连接TCK到GND，JTAG电路被disabled TMS Input专用jtag输入引脚，通过连接TMS到vcc，JTAG电路被disabled
TDI Input专用jtag输入引脚，通过连接TDI到vcc，JTAG电路被disabled TDO Output专用 JTAG 输出引脚。若不用则不连接。
时钟引脚
CLK[0,2,4,6,9,11,13,15], DIFFCLK_[0..7]p Note 4Clock, Input专用全局时钟输入引CLK[1,3,5,7,8,10,12,14], DIFFCLK_[0..7]n Note 4Clock, Input专用全局时钟输入引专用输入输出引脚
PLL[1..4]_CLKOUTp Note 3I/O, Output来自于PLL [1..4].的可选positi外PLL[1..4]_CLKOUTn Note 3I/O, Output来自于PLL [1..4].的可选negati外RUP[1..4]I/O, Input是bank2,4,5,7的片上匹配阻抗on
依据所设计的I/O标准，运用OCT时
RDN[1..4]I/O, Input是bank2,4,5,7的片上匹配阻抗on
依据所设计的I/O标准，运用OCT时
可选/两用配置引脚
nCEO I/O, Output (open-drain)当配置完成后，输出驱动为低。当
悬空或配置后作为用户I/O。
FLASH_nCE, nCSO I/O, Output(AS, AP Note 13在AP模式下用FLASH_nC nCSO
FLASH_nCE: 为在Ap模式下，从cyclone3到
不使用。若不作为I/O使用，建议不连接DATA1, ASDO Input (FPP)Output (AS)Bidirectional open-drain(AP Note 13)
DATA[2..7] Inputs (FPP)Bidirectional (AP Note 13)数据输入。Byte-wide or word
在AS模式下，无编程设备时，引DATA[8..15]Bidirectional (AP Note 13)在PS,FPP,AS配置模式下，配置期间，作为
这些引脚可作用户I/O,若不用为I/O,建议PADD[0..23]Output (AP Note 13) 在AP模式下，从cyclone3设备到平行闪存nRESET Output (AP Note13)低-复位输出。驱动nRESET引脚低复位平行nAVD Output (AP Note 13)Active-low地址有效输出。
在AP模式，无编程设备时候，引脚
nOE Output (AP Note 13) Active-low 输出使能the parallel flas
在AP模式无编程设备时候，引脚可
new Output (AP Note13)Active-low 写使能the parallel flash
在AP模式，无编程设备时候，引脚
RDY Output (AP Note 13)控制信号（WAIT）从the parallel flash
用于AP配置模式ignores the RDY pin，当CRC_ERROR I/O, Output Active high signal ，在SDRAM配置中，指示误差检测
当 the CRC error detection circuitry 被disabled
DEV_CLRn I/O (when option off), Input (when option on)可选 chip-wide res
device registers.
(DEV_CLRn) 选项（在DEV_OE I/O (when option off), Input (when option on)可选，允许你去清除INIT_DONE I/O, Output(open-drain)为三态。
CLKUSR I/O, Input当the input DEV_OE INIT_DONE I/O, Output(open-drain)这是一个 dual-purpose status pin 两
输出被使能，配置后，The INIT_DONE pi
至VCCIO.
CLKUSR I/O, Input可选user-supplied clock 输入。Synchronizes 一个或多设备
通过在Quartus II software打开 Enable user-supplied sta 两用差分&外部存储接口引脚
DIFFIO_[L,R,T,B][0..61][n,p] Note 11I/O, TX/RX channel两用差分转换
引脚后缀n，
这些I/Opin不用时DQS[0..5][L,R,T,B]/CQ[1,3,5][L,R,T,B][#],DPCLK[0..11] Note 12I/O, DQS/CQ,DPCLK
也可以作
这些I/Opin不用时DQS[0..5][L,R,T,B]/CQ[1,3,5][L,R,T,B][#],CDPCLK[0..7] Note 12I/O, DQS/CQ,CDPCLK
两个CDPCLK只有一个
的更多延迟，因为在
这些I/Opin不用时DQ[0..5][L,R,T,B] Note 12I/O, DQ可选数据信号，用于外部存储接DM[0..5][L,R,B,T][0..1]/BWS#[0..5][L,R,T,B] I/O, DM/BWS#当writing to DDR S
the DM/BWS# pin 上用于打开I/Obanks之间的安全边界的引脚
NA I/O, Power, Ground Pins 用于设置security bound
为了保证JTAG的物理I/O分离，
he power supply 。 GND pin应
NA I/O, Power, Ground物理引脚被用于 turn on指定的
当它被用于turn on th
这两个引脚应该保持他
置上电
LLS被用，所有VCCA也必须同时被上电，断电。连接VCCA[1..4]到一起，详见注6，推荐退藕注7
。连接VCCD-PLL[1..4]到一起，详见注6，建议退藕注8.
，PS和FPP配置模式时，DCLK被用于做从外部进入到cyclone3器件的时钟配置数据。在AP,AS模式注13，
LONE的输出,为配置接口提供时序。在JTAG配置和运用外部主机的方案中，应该根据要求，驱动该引脚至高或低。3，DCLK有一个内部的上拉电阻25-K?)总处于激活状态。
置数据引脚，在系列配置模式中，bit-wide （位宽）配置数据通过该引脚被接收。在AS模式，DATA0
部上拉电阻总是处于激活状态。AS配置后，DATAO成为可选的用户控制的专用输入引脚。在PS和PP配置后，DATA0可，引脚状态取决于复用引脚的设置。在AP配置后，注13，DATAO为可选的用户控制的专用双向引脚。
，使用系列的配置器件，必须要在配置器件就近处连接25-?电阻。若不用DATAO,应按需要，驱动其高或低置方案。一些较小的设备或包装选项不支持AP注13flash编程，不使用MSEL3引脚。
ND。当未被使用时，连接至GND,不悬空。连接到VCCA或GND取决于用什么配置方案。参照Chapter 9 of Cyclone I Cyclone III Devices远程系统升级。如果使用JTAG 配置，连到GND.
low,器件使能，当nCE is high，器件 is disabled.
接GND,当该设备的nCEO驱动in the chain的下一个设备的 nCE引脚时候。在单设备配置中，nCE is tied directly 通过一个10-K ? 的电阻。
态输出，在配置前和配置期间，CONF_DONE pin引脚驱动为低。一旦所有的配置数据正确被接收，初始化收后，CONF_DONE变为高。然后设备初始化，进入用户使用模式。该引脚不可做I/O引脚，引脚应被
，上电后，FPGA设备立即驱动nSTATUS 为低，在POR上电复位时间后，释放nSTATUS。当状态输出，
期间， nSTATUS 被外部源驱动为低，设备就进入错误状态。该引脚不能做用户I/O,nSTATUS 应该被外部?路被disabled 。通过一个1-K? 电阻连接它到GND。
路被disabled 。当与2.5 V/3.0 V/3.3 V 配置电压标准交互连接时，通过 10-K?连接其至VCCA.当为
vccio通过一个10-K? 电阻。注10.
路被disabled 。当与2.5 V/3.0 V/3.3 V 配置电压标准交互连接时，通过 10-K?连接其至VCCA.当为
vccio通过一个10-K? 电阻。注10.
全局时钟输入引脚，用于差分全局时钟输入或用户输入引脚的positive正端输入。不支持编程弱上拉电阻。不全局时钟输入引脚，用于差分全局时钟输入或用户输入引脚的 negative负端输入。不支持编程弱上拉电阻。
ositive正端外部时钟输出。该引脚如果被用作PLL输出，能被指定为单端或差分I/O标准。
egative负端外部时钟输出。该引脚如果被用作PLL输出，能被指定为单端或差分I/O标准。
阻抗on-chip termination (OCT)的参考引脚 ，使用时，外部精密电阻RUP必须连接到同BANK的RUP引脚上。
用OCT时，需要选择a 25 ?或 50 ? resistor连接它到所需bank的VCCIO。既不作为OCT专用使用又不做常规阻抗on-chip termination (OCT)的参考引脚 ，使用时，外部精密电阻RUP必须连接到同BANK的RDN引脚上。
用OCT时，需要选择a 25 ?或 50 ? resistor连接它到所需bank的VCCIO。既不作为OCT专用使用又不做常规低。当多设备配置时，该引脚要接到后续设备的nCE脚，通过 外部10-K? 上拉电阻拉高至VCIO。单设备配，在AS模式下用nCSO,，引脚有一个内部上拉电阻总被激活。nCSO：为在AS模式下，从cyclone3到系列模式下，从cyclone3到平行闪存储器flash ，使能flash 的输出控制信号。当AS模式不对设备编程时，nCS I/O使用，建议不连接。
在PS和FPP模式引脚为DATA1，在AS模式为ASDO.DATA1:非AS模式数据输入， Byte-wide or word-wi
当AS模式不编程，可作用户I/O.若不做用户I/O,建议不连接。
。Byte-wide or word-wide 配置数据分别通过DATA [0..7] or DATA [0..15]被传输入目标设备。在AS和PS配置方
意味着它们是三态的。FPP配置后，DATA [2..7] 可作为用户I/O引脚，引脚状态取下，无编程设备时，引脚可作用户I/O，若不用为I/O,建议引脚连接VCCIO, GND或不连。
式下，配置期间，作为用户I/O，是三态的。在AP注13配置后，DATA[8..15] 是专用的可选用户控制双向bidirecti /O,若不用为I/O,建议引脚连接VCCIO, GND或不连。
lone3设备到平行闪存的24位地址总线。在AP模式下，无编程设备时候，引脚可作用户I/O,若不用为I/O,建议引nRESET引脚低复位平行闪存。无编程设备时候，引脚可作用户I/O,若不用为I/O,建议引脚连接VCCIO, GND或，驱动nAVD 低，指示 the parallel flash的读和写操作，有效地址通过PADD[0..23]地址总线传输。
，引脚可作用户若不用为I/O,建议引脚连接VCCIO, GND或不连。
能the parallel flash，驱动the nOE pin低，读操作使能the parallel flash输出（DATA[0..15] an 引脚可作用户I/若不用为I/O,建议引脚连接VCCIO, GND或不连。
the parallel flash。驱动the nWE pin 低，通过写操作指示 the parallel flash，在DATA[0..15] 总线上有效，引脚可作用户若不用为I/O,建议引脚连接VCCIO, GND或不连。
从the parallel flash连接到Cyclone III设备，指示synchronous data 准备好上数据总线。
ores the RDY pin，当前安装. 无论多高，建议接引脚to the AP Note 13 flash.
差检测电路已检测错误。该引脚可选，当循环冗余校验CRC（Cyclic Redundancy Check）错误检
y 被disabled，当该引脚不用做用户I/O,建议连接VCCIO,GND,或不连。
可选 chip-wide reset pin。允许你去清除所有设备寄存器。Optional chip-wide reset pin that allows you device registers.当引脚驱动为高，所有寄存器被编程，The DEV_CLRn 引脚，不影响JTAG边界扫描和程序操作(DEV_CLRn) 选项（在Quartus II software）来使能。当 the input DEV_CLRn 不被使用，该引脚也不用做用户I 可选，允许你去清除设备的所有三态。Optional pin that allows you to override all tri-states on the de 驱动为高，所有I/O表现为被设计的定义。通过开（Quartus II software）Enable device-wide outpu 当the input DEV_OE 不被使用，引脚也不做用户I/O,建议连接VCCIO,GND,不连。
rpose status pin 两用状态引脚，当不作为 INIT_DONE被使能时候，可作I/O使用。当使能时，引脚从低到高过渡后，The INIT_DONE pin不能做为用户I/O,通过在 Quartus II software里打开the Enable INIT_DONE output opt ronizes 一个或多设备。如果该引脚不作user-supplied configuration clock用，可作 a user I/O pin。
e user-supplied start-up clock (CLKUSR) option使之使能。都不用时接GND.
分转换/接收通道。被用于转换/接收LVDS兼容信号。引脚后缀带‘p’支持正信号 for the different 缀n，支持负信号for the differential channel。若不用于做differential signaling,可作 use 这些I/Opin不用时连接到该bank的VCIO,GND.见注9.
I/O, DQS/CQ,DPCLK 两用 DPCLK/DQS pins 可以接到高输出控制信号比如clocks, asynchronous clea 可选数据锁存信号用于外部存储器接口。这些引脚驱动专用的DQS相移电路，该电路允许输入时钟相移这些I/Opin不用时连接到该bank的VCIO,GND.见注9.
I/O, DQS/CQ,CDPCLK 两用 DPCLK/DQS pins 可以接到全局时钟网络，用于高输出端控制信号比PCLK只有一个在each corner能在一定时间内feed时钟控制块。另一个引脚可用作general-purpose 的更多延迟，因为在驱动 the clock block control 之前引脚是多路复用的。它也可作为可选数据锁存信号这些I/Opin不用时连接到该bank的VCIO,GND.见注9.
信号，用于外部存储接口。这些I/Opin不用时连接到该bank的VCIO,GND.见注9.
当writing to DDR SDRAM and DDR2 SDRAM devices时候，需要 数据掩膜引脚，QDRII SRAM devices运用the the DM/BWS# pin 上的低信号，指示写有效。驱动 the DM/BWS# pin 高，导致memory masking the DQ signa 于设置security boundary for TDI, TDO and DATA0.
JTAG的物理I/O分离，B1标记的I/O应被连接到GND,其他B1标记的引脚如VCCIO and GND pins应该保持他们的初始函 supply 。 GND pin应该连接地。
被用于 turn on指定的 the security boundary between the I/O
b anks 比如：B1 for Bank 1 and B2
b anks, 它必须接地The VCCIO and GND pins 被用
on the security boundary between the I/O
脚应该保持他们的初始函数i，e。VCCIO PIN应该仍然接到the power supply ， GND pin 应该保持接地。
。
动该引脚至高或低。
在AS模式，DATA0
和PP配置后，DATA0可作为用户
按需要，驱动其高或低。
pter 9 of Cyclone III
E is tied directly to GND.
据正确被接收，初始化周期开始。CONF_DONE is released
脚应被拉高，通过上拉电阻10-K?.
输出，如果配置期间错误出现，该引脚被拉低，
被外部 10-K?上拉电阻拉高。
?连接其至VCCA.当为1.5V和1.8V的配置电压时候，连接至
?连接其至VCCA.当为1.5V和1.8V的配置电压时候，连接至
持编程弱上拉电阻。不使用时连接到GND,注9.
支持编程弱上拉电阻。不使用时连接到GND,注9.
不使用时连接到GND,注9.
不使用时连接到GND,注9.
同BANK的RUP引脚上。如果不使用，引脚作常规I/O引脚使用。
CT专用使用又不做常规I/O用，推荐连到RUP同bank的VCCIO或GND.
同BANK的RDN引脚上。如果不使用，引脚作常规I/O引脚使用。
CT专用使用又不做常规I/O用，推荐连到RDN同bank的VCCIO或GND.
拉高至VCIO。单设备配置和多设备配置的最后一个设备时，引脚要
clone3到系列配置，使能配置设备的输出控制信号。
不对设备编程时，nCSO不使用。当AP模式不对设备编程时，FLASH_Nce
yte-wide or word-wide 配置数据传入目标设备分别通过 DATA[0..7] or DATA[0..15]
AS和PS配置方案，配置期间，它作为 用户I/O.
I/O引脚，引脚状态取决于该Dual-Purpose Pin复用引脚的设置
户控制双向bidirectional 引脚。在AP注13模式无编程设备时，
若不用为I/O,建议引脚连接VCCIO, GND或不连。
引脚连接VCCIO, GND或不连。
.23]地址总线传输。
5] and RDY）。
A[0..15] 总线上有效。
Check）错误检测电路使能时它被用。
in that allows you to override all clears on all
G边界扫描和程序操作。通过开the Enable device-wide reset
该引脚也不用做用户I/O,建议连接VCCIO,GND,不连。
ri-states on the device. 当引脚驱动为低，所有I/O引脚
e device-wide output enable (DEV_OE) 选项来使能。
时，引脚从低到高过渡，指示设备进入用户模式。如果the INIT_DONE
NIT_DONE output option使之使能。通过 a 10-K? 连接该脚
r I/O pin。
for the differential channel.
ing,可作 user I/O pins.
, asynchronous clears, presets 和 clock enables.
电路允许输入时钟相移微调，正确锁存用于捕获数据所需的齐时钟沿
信号比如clocks, asynchronous clea和 clock enables.
eral-purpose I/O pin. The CDPCLK signals招致clock block control
可选数据锁存信号用于外部存储接口。这些引脚驱动专用的DQS相移电路，该电路允许输入时钟相移微调SRAM devices运用the BWS signal 去选择the byte 写入memory
asking the DQ signals.这些I/Opin不用时连接到该bank的VCIO,GND.见注9.
应该保持他们的初始函数i，e。VCCIO pin应该连接到
for Bank 1 and B2 for Bank 2.
O and GND pins 被用于turn on the security boundary between the I/O banks s pin 应该保持接地。
移微调，正确锁存用于捕获数据所需的齐时钟沿