数字IC设计工具介绍

COMPOSER - CADENCE 逻辑图输入

这个工具主要针对中小规模的ASIC以及MCU电路的逻辑设计,大的东西可能需要综合了。虽然现在电路越设计越大，有人言必称SYNOPSYS，但只要仔细到市场上端详一下，其实相当大部分真正火暴卖钱的东西还是用CADENCE的COMPOSER加VIRTUOSO加VERILOG—XL加DRACULA流程做的。原因很简单，客户可不买你什么流程的帐，什么便宜性能又好就买什么。备用PC上的工具：WORKVIEW OFFICE

DC - SYNOPSYS 逻辑综合

这个不用说了，最经典的。但老实说在我们现在的设计流程里用得还不多，最关键问题还是一个市场切入问题。备用工作站上的工具：AMBIT，这个工具其实很不错，它和SE都是CADENCE出的，联合起来用的优势就很明显了。PC上用的备用工具可以选NT版的SYNOPSYS，SYNPILIFY也不错，但主要是用做FPGA综合的。其实最终你拿到的库有时最能说明问题，它不支持某工具，转换？急吧。

VIRTUOSO - CADENCE 版图设计

这个大家比较熟了，但个人还是喜欢用PC上的TANNER。原因是层与层之间的覆盖关系用调色的模式显示出来比直接覆盖显示就是舒服。可惜人家老大，国产的《熊猫》也学了这个模式。倒是以前有个COMPASS，比较好用，可惜现在不知哪去了。

SE - CADENCE 自动布局布线

有了它，很多手工版图的活儿就可以不用做的，实在是一大进步。可惜残酷市场上如果规模不大的东西人家手画的东西比你自动布的小40%，麻烦就大了。APOLLO用的人还不是很多吧。PC上的TANNER 据说也能做，针对线宽比较粗，规模不太大的设计。

VERILOG—XL - CADENCE 逻辑仿真

VERILOG就是CADENCE的发明，我们的版本比较老，现在该工具是不是停止开发了？CADENCE 新推都叫NC-VERILOG。SYNOPSYS的VCS是不是比NC强，反正两公司喊的挺凶，哪位对这个两个东西都比较了解，不妨对比一下。PC上的Model Sim也很不错。我一直觉得仿真是数字逻辑设计的核心，DEGUG 靠脑子和手推是不够用的。可惜往往有时候还不能过分依赖仿真结果，因为一些因素还是不能完全包罗进去。如果哪天真的仿真完芯片就必定OK了，做芯片的乐趣也没了。

DRACULA - CADENCE LVS、DRC、ERC、LPE

虽然比较老，已经成了CADENCE搭售的产品，但是经典了。

STAR—SIM - SYNOPSYS（原A VANT！）后仿真

如果你对小规模的电路不放心（尤其是自建库的设计），用这个做一次FULL-CHIP的后仿真，问题就不大了。还有一个是查电路的故障，一个芯片所有逻辑设计都对的，东西就出不来，可以针对性的仿真内部的关键信号。不看过就不知道，其实内部信号的传输远不如你在数字仿真时漂亮。

以上都是传统工具，还有好多新出的工具，因为只是停留在概念基础上，不敢评论了。

以下是几个硬件工具：

示波器、信号发生器、逻辑分析仪：

尤其是逻辑分析仪，查找硬件故障，甚至分析简单的通讯协议，好东西。

FIB：

就是聚焦离子束，用来修改芯片逻辑实在太爽了。FIB的高手还可以帮你挖开二次铝修改底下的一次铝。

探针台：

这个你可以扎到你没有邦定的PAD上测试，配合使用FIB就更好了，可以测试电路内部几乎任意点的信号值。

电镜扫描仪：

如果你的电路有缺陷（比如功耗大），它能帮你查出一部分的问题，但铝短路情况查不出。我一直对怎样查出连铝这样的问题比较感兴趣，总之为了得到这样一个诊断结果我跑了好几个地方，花了不少钱和几个月时间。

芯片测试仪：

这个一般倒不必非摸透，大概了解点对设计有好处。

（1）代码输入：

语言输入： Summit VisualHDL Summit

Renior Mentor

图形输入： composer Candence

Viewlogic Viewdraw

（2）电路仿真：数字电路仿真

Verilog：

VCS Synopsys

Verilog—XL Candence

modle-sim Mentor

Vhdl：

VSS Synopsys

NC—vhdl Candence

modle-sim Mentor

模拟电路仿真

Hsipce Synopsys

Spectre Simulator ，Pspice Cadence

SmartSpice Silvaco

（3）逻辑综合：

DC Expert Synopsys

BuilderGates Cadence

Blaster RTL Magama

Synplify PRO Synplify

其实对于一般的IC设计而言，使用哪家EDA公司的工具都相差不大，我认为关键是建立design team的IC 设计全流程平台，从前端到后端的工具都要具备而且必须走通，例如：可以使用Synoposys的EDA工具在Solaris系统下建立IC设计的前后端设计平台，也可使用Mentor公司的windows平台工具建立这个平台，还可以混合使用各个EDA公司的设计工具，例如：在PC机上使用ModelSim进行功仿，在Solaris工作站上使用DC做综合，用Candence的NC做后仿、然后再使用Candence的SE或SoC Encounter或Virtuoso 做后端设计，我们的design center就是混用各个EDA公司工具，这样做是有依据的：一般设计人员都习惯在自己的PC上编码、功仿以及调试，而windows平台的仿真工具当推Mentor的ModelSim最优秀，至于逻辑综合选用DC就不用解释了，而后端选用Candence的工具是因为Candence在APR和全定制版图设计与验证很有优势，工具成熟，因此Mentor+Synoposys+Candence的黄金搭档非常不错！这个平台在我们design center已使用了多年，实践证明还是很得力的！

总之选用哪家EDA公司的工具并不重要，关键是要建立一个完整的平台，只有在平台上工作才能事半功倍！

集成电路设计实验报告

集成电路设计 实验报告 时间：2011年12月

实验一原理图设计 一、实验目的 1.学会使用Unix操作系统 2.学会使用CADENCE的SCHEMA TIC COMPOSOR软件 二：实验内容 使用schematic软件，设计出D触发器，设置好参数。 二、实验步骤 1、在桌面上点击Xstart图标 2、在User name：一栏中填入用户名，在Host：中填入IP地址，在Password：一栏中填入 用户密码，在protocol：中选择telnet类型 3、点击菜单上的Run！，即可进入该用户unix界面 4、系统中用户名为“test9”，密码为test123456 5、在命令行中（提示符后，如：test22>）键入以下命令 icfb&↙(回车键)，其中& 表示后台工作，调出Cadence软件。 出现的主窗口所示： 6、建立库(library)：窗口分Library和Technology File两部分。Library部分有Name和Directory 两项，分别输入要建立的Library的名称和路径。如果只建立进行SPICE模拟的线路图，Technology部分选择Don’t need a techfile选项。如果在库中要创立掩模版或其它的物理数据（即要建立除了schematic外的一些view），则须选择Compile a new techfile(建立新的techfile)或Attach to an existing techfile(使用原有的techfile)。 7、建立单元文件(cell)：在Library Name中选择存放新文件的库，在Cell Name中输 入名称，然后在Tool选项中选择Composer-Schematic工具(进行SPICE模拟)，在View Name中就会自动填上相应的View Name—schematic。当然在Tool工具中还有很多别的

数字IC设计经典笔试题

数字IC设计经典笔试题 张戎王舵蒋鹏程王福生袁波 摘要 本文搜集了近年来数字IC设计公司的经典笔试题目，内容涵盖FPGA、V erilogHDL编程和IC设计基础知识。 Abstract This article includes some classical tests which have been introduced into interview by companies in digital IC designing in recent years. These tests are varied from FPGA，verlog HDL to base knowledge in IC designing. 关键词 FPGA VerilogHDL IC设计 引言 近年来，国内的IC设计公司逐渐增多，IC公司对人才的要求也不断提高，不仅反映在对相关项目经验的要求，更体现在专业笔试题目难度的增加和广度的延伸。为参加数字IC 设计公司的笔试做准备，我们需要提前熟悉那些在笔试中出现的经典题目。 IC设计基础 1：什么是同步逻辑和异步逻辑？ 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。 2：同步电路和异步电路的区别： 同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。 3：时序设计的实质： 时序设计的实质就是满足每一个触发器的建立/保持时间的要求。 4：建立时间与保持时间的概念？

各类三维设计软件介绍讲课教案

各类三维设计软件介 绍

三维设计软件现在有好多的，不过目前用的最多的是SolidWorks软件。SolidWorks的设计思路十分清晰，设计理念容易理解，模型采用参数化驱动，用数值参数和几何约束来控制三维几何体建模过程，生成三维零件和装配体模型；再根据工程实际需要做出不同的二维视图和各种标注，完成零件工程图和装配工程图。从几何体模型直至工程图的全部设计环节，实现全方位的实时编辑修改，能够应对频繁的设计变更。 PRO/E, 还有MAYA,caxa,sketch up(参数很少,小巧)Auto CAD (三维功能太弱,算不上三维设计软件,平面才是它的天下),SolidWorks,草图大 师,3ds(三维渲染很强) 目前常用三维软件很多，不同行业有不同的软件，各种三维软件各有所长可根据工作需要选择。比较流行的三维软件如：Rhino（Rhinoceros犀牛）、Maya、3ds Max、Softimage/XSI、Lightwave 3D、Cinema 4D、PRO-E等 Maya 是一个包含了许多各种内容的巨大的软件程序。对于一个没有任何使用三维软件程序经验的新用户来说，可能会因为它的内容广泛、复杂而受到打击。对于有一些三维制作经验的用户来说，则可以毫无问题地搞定一切。Maya的工作流程非常得直截了当，与其它的三维程序也没有太大的区别。只需要熟悉一至两个星期，你就会适应Maya的工作环境，因而可以更深一步的探究Maya的各种高级功能，比如节点结构和Mel脚本等。 Softimage/XSI 是一款巨型软件。它的目标是那些企业用户，也就是说，它更适合那些团队合作式的制作环境，而不是那些个人艺术家。籍此原因，我个人认为，这个软件并不特别适合初学者。XSI将电脑的三维动画虚拟能力推向了极至。是最佳的动画工具，除了新的非线性动画功能之外，比之前更容易设定Keyframe的传统动画。是制作电影，广告，3D，建筑表现等方面的强力工具。 Lightwave 对于一个三维领域的新手来说，Lightwave非常容易掌握。因为它所提供的功能更容易使人认为它主要是一个建模软件。对于一个从其它软件转来的初学者，在工具的组织形式上和命名机制上会有一些问题。在Lightwave中，建模工作就像雕刻一样，只需要几天的适应时间，初学者就会对这些工具感到非常地舒服。Lightwave有些特别，它将建模（Modeling：负责建模和贴图）和布局（Layout：动画和特效）分成两大模块来组织，也正是因为这点，丢掉了许多用户。 广泛应用在电影、电视、游戏、网页、广告、印刷、动画等各领域。它的操作简便，易学易用，在生物建模和角色动画方面功能异常强大；基于光线跟踪、光能传递等技术的渲染模块，令它的渲染品质几尽完美。它以其优异性能倍受影视特效制作公司和游戏开发商的青睐。火爆一时的好莱坞大片《TITANIC》中细致逼真的船体模型、《RED PLANET》中的电影特效以及《恐龙危机2》、《生化危机-代号维洛尼卡》等许多经典游戏均由LightWave 3D开发制作完成。 Rhinoceros（Rhino） 是一套专为工业产品及场景设计师所发展的概念设计与模型建构工具，它是第一套将 AGLib NURBS 模型建构技术之强大且完整的能力引进Windows 操作系统的软件，不管您要建构的是汽机车、消费性产品的外型设计或是船壳、机械外装或齿轮、甚至是生物或怪物的外形，Rhino 稳固的技术所提供给使用者的是容易学习与使用、极具弹性及高精确度的模型建构工具。从设计稿、手绘到实际产品，或是只是一个简单的构思，Rhino所提供的曲面工具可以精确地制作所有用来作为彩现、动画、工程图、分析评估以及生产用的模型。Rhino 可以在Windows 的环境下创造、编排或是转译NURBS曲线、表面与实体。在复杂度与尺寸上并没有限制。此外，Rhino并可支持多边网格的制作。 Vue 5 Infinite e-on software公司出品。作为一款为专业艺术家设计的自然景观创作软件，Vue 5 Infinite 提供了强大的性能，整合了所有 Vue 4 Pro 的技术，并新增了超过 110 项的新功能，尤其是 EcoSystem 技术更为创造精细的3D环境提供了无限的可能。Vue 5 Infinite 是几个版本中最有效率,也是在建模、动画、渲染等3D自然环境设计中最高级的解决方案.目前国际界内很多大型电影公司,游戏公司或与景观设计相关的行业都用此软件进行3D自然景观开发. Bryce Bryce是由DAZ推出的一款超强3D自然场景和动画创作软件，它包合了大量自然纹理和物质材质，通过设计与制作能产生极其独特的自然景观。这个革命性的软件在强大和易用中间取得了最优化的平衡，是一个理想的将三维技术融合进您的创作程序的方法，流畅的网络渲染、新的光源效果和树木造型库为您开拓创意的新天堂。全新的网络渲染 - 在网络中渲染一系列动画图像或是单张图片，大大节省时间和金钱。 对于机械行业哪种三维设计软件被最多公司应用。是SolidWorks，UG，PRO-E还是什么。

集成电路IC设计完整流程详解及各个阶段工具简介

IC设计完整流程及工具 IC的设计过程可分为两个部分，分别为：前端设计（也称逻辑设计）和后端设计（也称物理设计），这两个部分并没有统一严格的界限，凡涉及到与工艺有关的设计可称为后端设计。 前端设计的主要流程： 1、规格制定 芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。 2、详细设计 Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。 3、HDL编码 使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。 4、仿真验证 仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。仿真验证工具Mentor公司的Modelsim，Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL级的代码进行设计验证，该部分个人一般使用第一个-Modelsim。该部分称为前仿真，接下来逻辑部分综合之后再一次进行的仿真可称为后仿真。 5、逻辑综合――Design Compiler 仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基

数字IC设计工程师招聘面试笔试100题附答案

数字IC设计工程师招聘面试笔试100题附答案

数字IC设计工程师招聘面试笔试100题附答 案 1：什么是同步逻辑和异步逻辑？（汉王） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除能够使用带时钟的触发器外，还能够使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。 2：同步电路和异步电路的区别： 同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其它的触发器的状态变化不与时钟脉冲同步。 3：时序设计的实质：

时序设计的实质就是满足每一个触发器的建立/保持时间的要求。 4：建立时间与保持时间的概念？ 建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。 保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。 5：为什么触发器要满足建立时间和保持时间？ 因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做能够防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。 （比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D端像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要经过反馈来锁存状态，从后级门传到前级门需要时间。

浅谈数字IC设计技术(一)

浅谈数字ＩＣ设计技术(一) 摘要:随着数字电路设计的规模以及复杂程度的提高，对其进行设计所花费的时间和费用也随之而提高。根据近年来的统计，对数字系统进行设计所花的时间占到了整个研发过程的60%以上。所以减少设计所花费的实践成本是当前数字电路设计研发的关键，这就必须在设计的方法上有所突破。 关键词:数字系统；IC；设计 一、数字IC设计方法学 在目前CI设计中，基于时序驱动的数字CI设计方法、基于正复用的数字CI设计方法、基于集成平台进行系统级数字CI设计方法是当今数字CI设计比较流行的3种主要设计方法，其中基于正复用的数字CI设计方法是有效提高CI设计的关键技术。它能解决当今芯片设计业所面临的一系列挑战:缩短设计周期，提供性能更好、速度更快、成本更加低廉的数字IC芯片。 基于时序驱动的设计方法，无论是HDL描述还是原理图设计，特征都在于以时序优化为目标的着眼于门级电路结构设计，用全新的电路来实现系统功能;这种方法主要适用于完成小规模ASIC的设计。对于规模较大的系统级电路，即使团队合作，要想始终从门级结构去实现优化设计，也很难保证设计周期短、上市时间快的要求。 基于PI复用的数字CI设计方法，可以满足芯片规模要求越来越大，设计周期要求越来越短的要求，其特征是CI设计中的正功能模块的复用和组合。采用这种方法设计数字CI，数字CI包含了各种正模块的复用，数字CI的开发可分为模块开发和系统集成配合完成。对正复用技术关注的焦点是，如何进行系统功能的结构划分，如何定义片上总线进行模块互连，应该选择那些功能模块，在定义各个功能模块时如何考虑尽可能多地利用现有正资源而不是重新开发，在功能模块设计时考虑怎样定义才能有利于以后的正复用，如何进行系统验证等。基于PI复用的数字CI的设计方法，其主要特征是模块的功能组装，其技术关键在于如下三个方面:一是开发可复用的正软核、硬核;二是怎样做好IP复用，进行功能组装，以满足目标CI的需要;三是怎样验证完成功能组装的数字CI是否满足规格定义的功能和时序。 二、典型的数字IC开发流程 典型的数字CI开发流程主要步骤包含如下24方面的内容: (1)确定IC规格并做好总体方案设计。 (2)RTL代码编写及准备etshtnehc代码。 (3)对于包含存储单元的设计，在RTL代码编写中插入BIST(内建自我测试)电路。 (4)功能仿真以验证设计的功能正确。 (5)完成设计综合，生成门级网表。 (6)完成DFT(可测试设计)设计。 (7)在综合工具下完成模块级的静态时序分析及处理。 (8)形式验证。对比综合网表实现的功能与TRL级描述是否一致。 (9)对整个设计进行Pre一layout静态时序分析。 (10)把综合时的时间约束传递给版图工具。 (11)采样时序驱动的策略进行初始化nooprlna。内容包括单元分布，生成时钟树 (12)把时钟树送给综合工具并插入到初始综合网表。 (13)形式验证。对比插入时钟树综合网表实现的功能与初始综合网表是否一致。 (14)在步骤(11)准布线后提取估计的延迟信息。 (15)把步骤(14)提取出来的延迟信息反标给综合工具和静态时序分析工具。 (16)静态时序分析。利用准布线后提取出来的估计延时信息。 (17)在综合工具中实现现场时序优化(可选项)。

(完整版)数字IC设计工程师笔试面试经典100题(大部分有答案)

1：什么是同步逻辑和异步逻辑？（汉王） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。 2：同步电路和异步电路的区别： 同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。 3：时序设计的实质： 时序设计的实质就是满足每一个触发器的建立/保持时间的要求。 4：建立时间与保持时间的概念？ 建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。 5：为什么触发器要满足建立时间和保持时间？ 因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。 （比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D端像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。 6：什么是亚稳态？为什么两级触发器可以防止亚稳态传播？ 这也是一个异步电路同步化的问题。亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做“一位同步器”，他只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢复时间+ 第二级触发器的建立时间< = 时钟周期。

TI各种模拟设计工具介绍

Analog Design Tools Quickly & easily accessible Available online 24/7 1Q 2008

2 https://www.wendangku.net/doc/5a15417289.html,/tina-ti T I N A -T I ? TINA-TI ? ? Easy-to-use, powerful analog simulation program based on a PSPICE engine. ? TINA-TI is a fully functional version of TINA, loaded with a library of TI macromodels, including passive and active models. ? Provides support for switching power supply devices.? TINA-TI has no limits to circuit size, numbers of nodes, or numbers of ICs. ? Generates post-simulation results in tables and plots.? Built-In virtual oscilloscope, function generator, and spectrum analyzer.

3ADCPro ? A D C P r o ? https://www.wendangku.net/doc/5a15417289.html,/adcpro ? Modular software system for evaluating ADCs without need for expensive logic analyzers. ? Stand-alone tool, suitable for analyzing data sets captured during ADC testing. ? Ability to save and recall data sets. ? Modular design allows additional EVMs and tests to be supported. ? Time, histogram, and frequency domain testing.? ADCPro is able to analyze datasets without any hardware.

数字ic设计实验报告

数字集成电路设计 实验报告 实验名称二输入与非门的设计 一．实验目的 a)学习掌握版图设计过程中所需要的仿真软件

b)初步熟悉使用Linux系统 二．实验设备与软件 PC机，RedHat,Candence 三．实验过程 Ⅰ电路原理图设计 1.打开虚拟机VMware Workstation，进入Linux操作系统RedHat。 2.数据准备，将相应的数据文件拷贝至工作环境下，准备开始实验。 3.创建设计库，在设计库里建立一个schematic view，命名为，然后进入电路 图的编辑界面。 4.电路设计 设计一个二输入与非门，插入元器件，选择PDK库（xxxx35dg_XxXx）中的nmos_3p3、 pmos_3p3等器件。形成如下电路图，然后check and save，如下图。 图1.二输入与非门的电路图 5.制作二输入与非门的外观symbol Design->Create Cellview -> From Cellview，在弹出的界面，按ok后出现symbol Generation options，选择端口排放顺序和外观，然后按ok出现symbol编辑界面。按照需 要编辑成想要的符号外观，如下图。保存退出。

图2.与非门外观 6.建立仿真电路图 方法和前面的“建立schemtic view”的方法一样，但在调用单元时除了调用analogL 库中的电压源、（正弦）信号源等之外，将之前完成的二输入与非门调用到电路图中，如下图。 图3.仿真电路图 然后设置激励源电压输出信号为高电平为3.5v，低电平为0的方波信号。 7.启动仿真环境 在ADE中设置仿真器、仿真数据存放路径和工艺库，设置好后选择好要检测的信号在电路中的节点，添加到输出栏中，运行仿真得到仿真结果图。

各类三维设计软件介绍

. 三维设计软件现在有好多的，不过目前用的最多的是SolidWorks软件。SolidWorks的设计思路十分清晰，设计理念容易理解，模型采用参数化驱动，用数值参数和几何约束来控制三维几何体建模过程，生成三维零件和装配体模型；再根据工程实际需要做出不同的二维视图和各种标注，完成零件工程图和装配工程图。从几何体模型直至工程图的全部设计环节，实现全方位的实时编辑修改，能够应对频繁的设计变更。 PRO/E, 还有MAYA,caxa,sketch up(参数很少,小巧)Auto CAD (三维功能太弱,算不上三维设计软件,平面才是它的天下),SolidWorks,草图大 师,3ds(三维渲染很强) 目前常用三维软件很多，不同行业有不同的软件，各种三维软件各有所长可根据工作需要选择。比较流行的三维软件如：Rhino（Rhinoceros犀牛）、Maya、3ds Max、Softimage/XSI、Lightwave 3D、Cinema 4D、PRO-E等 Maya 是一个包含了许多各种内容的巨大的软件程序。对于一个没有任何使用三维软件程序经验的新用户来说，可能会因为它的内容广泛、复杂而受到打击。对于有一些三维制作经验的用户来说，则可以毫无问题地搞定一切。Maya的工作流程非常得直截了当，与其它的三维程序也没有太大的区别。只需要熟悉一至两个星期，你就会适应Maya的工作环境，因而可以更深一步的探究Maya的各种高级功能，比如节点结构和Mel脚本等。 Softimage/XSI 是一款巨型软件。它的目标是那些企业用户，也就是说，它更适合那些团队合作式的制作环境，而不是那些个人艺术家。籍此原因，我个人认为，这个软件并不特别适合初学者。XSI将电脑的三维动画虚拟能力推向了极至。是最佳的动画工具，除了新的非线性动画功能之外，比之前更容易设定Keyframe的传统动画。是制作电影，广告，3D，建筑表现等方面的强力工具。 Lightwave 对于一个三维领域的新手来说，Lightwave非常容易掌握。因为它所提供的功能更容易使人认为它主要是一个建模软件。对于一个从其它软件转来的初学者，在工具的组织形式上和命名机制上会有一些问题。在Lightwave中，建模工作就像雕刻一样，只需要几天的适应时间，初学者就会对这些工具感到非常地舒服。Lightwave有些特别，它将建模（Modeling：负责建模和贴图）和布局（Layout：动画和特效）分成两大模块来组织，也正是因为这点，丢掉了许多用户。 广泛应用在电影、电视、游戏、网页、广告、印刷、动画等各领域。它的操作简便，易学易用，在生物建模和角色动画方面功能异常强大；基于光线跟踪、光能传递等技术的渲染模块，令它的渲染品质几尽完美。它以其优异性能倍受影视特效制作公司和游戏开发商的青睐。火爆一时的好莱坞大片《TITANIC》中细致逼真的船体模型、《RED PLANET》中的电影特效以及《恐龙危机2》、《生化危机-代号维洛尼卡》等许多经典游戏均由LightWave 3D开发制作完成。 Rhinoceros（Rhino） 是一套专为工业产品及场景设计师所发展的概念设计与模型建构工具，它是第一套将AGLib NURBS 模型建构技术之强大且完整的能力引进Windows 操作系统的软件，不管您要建构的是汽机车、消费性产品的外型设计或是船壳、机械外装或齿轮、甚至是生物或怪物的外形，Rhino 稳固的技术所提供给使用者的是容易学习与使用、极具弹性及高精确度的模型建构工具。从设计稿、手绘到实际产品，或是只是一个简单的构思，Rhino所提供的曲面工具可以精确地制作所有用来作为彩现、动画、工程图、分析评估以及生产用的模型。Rhino 可以在Windows 的环境下创造、编排或是转译NURBS曲线、表面与实体。在复杂度与尺寸上并没有限制。此外，Rhino并可支持多边网格的制作。 Vue 5 Infinite e-on software公司出品。作为一款为专业艺术家设计的自然景观创作软件，Vue 5 Infinite 提供了强大的性能，整合了所有Vue 4 Pro 的技术，并新增了超过110 项的新功能，尤其是EcoSystem 技术更为创造精细的3D环境提供了无限的可能。Vue 5 Infinite 是几个版本中最有效率,也是在建模、动画、渲染等3D自然环境设计中最高级的解决方案.目前国际界内很多大型电影公司,游戏公司或与景观设计相关的行业都用此软件进行3D自然景观开发. Bryce Bryce是由DAZ推出的一款超强3D自然场景和动画创作软件，它包合了大量自然纹理和物质材质，通过设计与制作能产生极其独特的自然景观。这个革命性的软件在强大和易用中间取得了最优化的平衡，是一个理想的将三维技术融合进您的创作程序的方法，流畅的网络渲染、新的光源效果和树木造型库为您开拓创意的新天堂。全新的网络渲染- 在网络中渲染一系列动画图像或是单张图片，大大节省时间和金钱。 对于机械行业哪种三维设计软件被最多公司应用。是SolidWorks，UG，PRO-E还是什么。 NXUG在工业产品中应用广泛，包括汽车、模具、机箱机柜、等等，钣金模块强大，设产品计、开模、数控一条进行 PROE在家用产品行业应用广泛，包括冰箱、洗衣机、电视机等等，软件产品视觉效果很好，产品设计者情有独钟 cait在流体领域应用较多，如飞机、潜艇等，曲面模块强大 SolidWorks贵在综合， AUTOCAD主要用于二维出图。 SolidWorks Pro/E UG同为三维设计软件学哪个最好？ Solidworks简单易学，Windows操作界面，很容易上手，但感觉用的时候占内存较多，对电脑配置要求高，它的工程图功能相当强大。 Pro/e相对内存占用稍少，运行较快，功能齐全，便没有前者好学，它也在不断改进操作界面，现在比之前应该好操作一点儿，不过用熟了的话，是感觉不到区别的，主要是对新学者来说。 UG；Solidworks与之是一个内核，没学过，不过看到界面也很友好，应该不难。 最后，其实这些工业设计软件，个人觉得，只要学会一个，其它的可无师自通，有很强的相似性。 SolidWorks易学易用，性价比高，在中国及国外，越来越多的人在学习。好学不代表功能不好。 proe功能比较不错，但汉化不彻底，学起来很费劲。 ug模具方面不错，学起来也超级费劲。价格昂贵， 3D机械模具设计：CATIA,UG,CERO(Proe),Solidedge,Solidworks，inventor 3D工业设计：3ds Max, Maya,Softimage，Solidthinking ;.

2017年数字IC设计工程师招聘面试笔试100题附答案

2017年数字IC设计工程师招聘面试笔试100 题附答案 1：什么是同步逻辑和异步逻辑？（汉王） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。 2：同步电路和异步电路的区别： 同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。 3：时序设计的实质： 时序设计的实质就是满足每一个触发器的建立/保持时间的要求。

4：建立时间与保持时间的概念？ 建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。 保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。 5：为什么触发器要满足建立时间和保持时间？ 因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。 （比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D端像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。 6：什么是亚稳态？为什么两级触发器可以防止亚稳态传播？

ISE设计工具简介和快速入门

第四章 ISE 6.x 设计工具简介和使用 §4．1概述 本章将详细介绍Xilinx 公司新的高性能设计开发工具ISE(Integrated Software Environment)，并以第六版本进行讲解和演示。Xilinx 根据不同的用户，分别提供四种不同功能的设计开发工具：ISE WebPACK，ISE Foundation，ISE BaseX和ISE Alliance。 （1） ISE WebPACK版： 该软件为全免费版，可通过Xilinx网站直接下载。支持包括XC95*/XC95*XL/XC95*XV、CoolRunner XPLA3、CoolRunner-II全系列 CPLD；以及Spartan-II/Spartan-IIE全系列FPGA；Spartan-3系列器件中的XC3S50、XC3S200、XC3S400；Virtex-E部分FPGA(V50E-V300E)器件；Virtex-II部分FPGA(2V40-2V250)器件；Virtex-II Pro部分FPGA(2VP2)器件。集成了XST(Xilinx Synthesis Technology)综合工具。但不支持Core Generator(核生成)工具和PACE(引脚和区域约束编辑器)。 （2） ISE Foundation版： 该软件为完全版。提供了设计开发工具的所有功能.支持Xilinx的全系列逻辑器件产品。并集成了XST(Xilinx Synthesis Technology)综合工具。支持Core Generator(核生成)工具和PACE(引脚和区域约束编辑器)。 （3） ISE BaseX版： 该软件为部分受限版。即支持XC95*/XC95*XL/XC95*XV全系列CPLD； CoolRunner XPLA3全系列CPLD；CoolRunner-II全系列 CPLD；以及Spartan-II/Spartan-IIE全系列FPGA；Spartan-3系列器件中的XC3S50、XC3S200、XC3S400；Virtex/Virtex-E部分FPGA(V50/V50E—V600/V600E)器件；Virtex-II部分FPGA(2V40--2V250)器件；Virtex-II Pro部分FPGA(2VP2、2VP4、2VP7)器件。其他功能与ISE Foundation相同。 （4） ISE Alliance版： 支持Xilinx的全系列逻辑器件产品。但不包含XST(Xilinx Synthesis Technology)综合工具。 此外，在Xilinx最新推出的集成软件环境(ISE)软件ISE 6.1i版和ChipScope Pro 6.1i 版中，可提供比最接近的竞争产品高30%的性能、高25%的逻辑利用率以及低50%的设计成本。并可帮助工程师快速容易地实现时序收敛，从而降低总体设计成本以及整个设计流程所花费的时间。新版本软件允许客户利用Xilinx的下一代增强千兆位 (MultiGigabit)串行I/O 收发器和对采用90nm(纳米)工艺技术的FPGA进行设计。集成了 XPower热能分析软件，能够方便地进行功耗统计和分析。 ISE 6.1i软件还提供了可加强现有可编程设计流程并可适应客户特有设计方法的设计 选项。一种名为高级引脚输出与区域约束编辑器(PACE)的管理工具来简化器件IO规范，包括交互式电压支持和差分对识别指南。ISE Floorplanner(ISE布局规划器)工具中所提供的增量设计、模块化设计、宏生成器和区块规划功能可使设计时间比传统设计方法缩短多达50%。这些都可大大缩短重新编译时间并提供基于小组(team-based)的设计性能优势。ChipScope Pro 6.1i实时验证软件与ISE项目浏览器的集成更为紧密，可更方便地选择和插入验证核心、定义信号监测点，同时为整体设计流程提供实时调试规划能力。新的虚拟

数字ic设计经验分享

摘要:随着数字电路设计的规模以及复杂程度的提高，对其进行设计所花费的时间和费用也随之而提高。根据近年来的统计，对数字系统进行设计所花的时间占到了整个研发过程的60%以上。所以减少设计所花费的实践成本是当前数字电路设计研发的关键，这就必须在设计的方法上有所突破。 关键词:数字系统；IC；设计 一、数字IC设计方法学 在目前CI设计中，基于时序驱动的数字CI设计方法、基于正复用的数字CI设计方法、基于集成平台进行系统级数字CI设计方法是当今数字CI设计比较流行的3种主要设计方法，其中基于正复用的数字CI设计方法是有效提高CI设计的关键技术。它能解决当今芯片设计业所面临的一系列挑战:缩短设计周期，提供性能更好、速度更快、成本更加低廉的数字IC芯片。 基于时序驱动的设计方法，无论是HDL描述还是原理图设计，特征都在于以时序优化为目标的着眼于门级电路结构设计，用全新的电路来实现系统功能;这种方法主要适用于完成小规模ASIC的设计。对于规模较大的系统级电路，即使团队合作，要想始终从门级结构去实现优化设计，也很难保证设计周期短、上市时间快的要求。 基于PI复用的数字CI设计方法，可以满足芯片规模要求越来越大，设计周期要求越来越短的要求，其特征是CI设计中的正功能模块的复用和组合。采用这种方法设计数字CI，数字CI包含了各种正模块的复用，数字CI的开发可分为模块开发和系统集成配合完成。对正复用技术关注的焦点是，如何进行系统功能的结构划分，如何定义片上总线进行模块互连，应该选择那些功能模块，在定义各个功能模块时如何考虑尽可能多地利用现有正资源而不是重新开发，在功能模块设计时考虑怎样定义才能有利于以后的正复用，如何进行系统验证等。 基于PI复用的数字CI的设计方法，其主要特征是模块的功能组装，其技术关键在于如下三个方面:一是开发可复用的正软核、硬核;二是怎样做好IP复用，进行功能组装，以满足目标CI的需要;三是怎样验证完成功能组装的数字CI是否满足规格定义的功能和时序。 二、典型的数字IC开发流程 典型的数字CI开发流程主要步骤包含如下24方面的内容: (1)确定IC规格并做好总体方案设计。 (2)RTL代码编写及准备etshtnehc代码。 (3)对于包含存储单元的设计，在RTL代码编写中插入BIST(内建自我测试)电路。 (4)功能仿真以验证设计的功能正确。 (5)完成设计综合，生成门级网表。 (6)完成DFT(可测试设计)设计。 (7)在综合工具下完成模块级的静态时序分析及处理。 (8)形式验证。对比综合网表实现的功能与TRL级描述是否一致。 (9)对整个设计进行Pre一layout静态时序分析。 (10)把综合时的时间约束传递给版图工具。 (11)采样时序驱动的策略进行初始化nooprlna。内容包括单元分布，生成时钟树 (12)把时钟树送给综合工具并插入到初始综合网表。 (13)形式验证。对比插入时钟树综合网表实现的功能与初始综合网表是否一致。 (14)在步骤(11)准布线后提取估计的延迟信息。 (15)把步骤(14)提取出来的延迟信息反标给综合工具和静态时序分析工具。 (16)静态时序分析。利用准布线后提取出来的估计延时信息。

集成电路设计课程实验报告

VLSI设计课程实验报告 一、第一题 1、实验要求 从L-Edit的spr/examplel/lightslb.tdb库中研究一个六管电路，将其还原成CMOS电路结构并说明逻辑功能。 我们选择三输入的或非门作为讨论对象。 2、三输入的或非门的版图 图1 三输入或非门的版图

3、版图的分析 如图1，从左到右上面的三个MOS管分别标记为M1、M2和M3，下面的三个为M4、M5和M6。其中粉红色的三个长方形为栅极，分别连接输入信号A、B和C。黑色的接触孔连接第一层金属和MOS管有源区，白色的接触孔连接第一层金属和第二层金属。观察下面的三个MOS管，M4源极接地，漏极接OUT；M5和M4公用一个漏极，M5源极接地；M6和M5公用一个源极，漏极接OUT，即M4、M5和M6并联。同理，可分析出M1、M2和M3串联到电源。所以，版图为3输入的或非门。 在Ledit下执行Tools/Extract命令，即可将版图提取为网表文件，可知六个晶体管的L=2um，W=28um，PMOS管的衬底都接电源，NMOS管的衬底都接地。4、三输入或非门电路图 图2 三输入或非门的电路图

二、第二题 1、实验要求 基于CSMC0.6um dpdm CMOS工艺规则以及SPICE参数，画出一个CMOS 反向器，要求P管的沟道宽度是N管的3倍，并在输入激励的tr为500ps，tf为300ps时，用T-SPICE进行模拟，并分别给出负载Cl为0.01pf和1pf时的反向器延时tr和tf。 2、电路图 图3 反相器的电路图 参数设置： NMOS L=0.6u W=3u AD=5.7p PD=9.8u AS=5.7p PS=9.8u PMOS L=0.6u W=9u AD=17.1p PD=21.8u AS=30.06p PS=25.4u 电源电压为5V，输入信号的高低电平分别为 5V，0V 3、绘制的版图

数字IC设计工具介绍

COMPOSER - CADENCE 逻辑图输入 这个工具主要针对中小规模的ASIC以及MCU电路的逻辑设计,大的东西可能需要综合了。虽然现在电路越设计越大，有人言必称SYNOPSYS，但只要仔细到市场上端详一下，其实相当大部分真正火暴卖钱的东西还是用CADENCE的COMPOSER加VIRTUOSO加VERILOG—XL加DRACULA流程做的。原因很简单，客户可不买你什么流程的帐，什么便宜性能又好就买什么。备用PC上的工具：WORKVIEW OFFICE DC - SYNOPSYS 逻辑综合 这个不用说了，最经典的。但老实说在我们现在的设计流程里用得还不多，最关键问题还是一个市场切入问题。备用工作站上的工具：AMBIT，这个工具其实很不错，它和SE都是CADENCE出的，联合起来用的优势就很明显了。PC上用的备用工具可以选NT版的SYNOPSYS，SYNPILIFY也不错，但主要是用做FPGA综合的。其实最终你拿到的库有时最能说明问题，它不支持某工具，转换？急吧。 VIRTUOSO - CADENCE 版图设计 这个大家比较熟了，但个人还是喜欢用PC上的TANNER。原因是层与层之间的覆盖关系用调色的模式显示出来比直接覆盖显示就是舒服。可惜人家老大，国产的《熊猫》也学了这个模式。倒是以前有个COMPASS，比较好用，可惜现在不知哪去了。 SE - CADENCE 自动布局布线 有了它，很多手工版图的活儿就可以不用做的，实在是一大进步。可惜残酷市场上如果规模不大的东西人家手画的东西比你自动布的小40%，麻烦就大了。APOLLO用的人还不是很多吧。PC上的TANNER 据说也能做，针对线宽比较粗，规模不太大的设计。 VERILOG—XL - CADENCE 逻辑仿真 VERILOG就是CADENCE的发明，我们的版本比较老，现在该工具是不是停止开发了？CADENCE 新推都叫NC-VERILOG。SYNOPSYS的VCS是不是比NC强，反正两公司喊的挺凶，哪位对这个两个东西都比较了解，不妨对比一下。PC上的Model Sim也很不错。我一直觉得仿真是数字逻辑设计的核心，DEGUG 靠脑子和手推是不够用的。可惜往往有时候还不能过分依赖仿真结果，因为一些因素还是不能完全包罗进去。如果哪天真的仿真完芯片就必定OK了，做芯片的乐趣也没了。 DRACULA - CADENCE LVS、DRC、ERC、LPE 虽然比较老，已经成了CADENCE搭售的产品，但是经典了。 STAR—SIM - SYNOPSYS（原A VANT！）后仿真 如果你对小规模的电路不放心（尤其是自建库的设计），用这个做一次FULL-CHIP的后仿真，问题就不大了。还有一个是查电路的故障，一个芯片所有逻辑设计都对的，东西就出不来，可以针对性的仿真内部的关键信号。不看过就不知道，其实内部信号的传输远不如你在数字仿真时漂亮。 以上都是传统工具，还有好多新出的工具，因为只是停留在概念基础上，不敢评论了。 以下是几个硬件工具： 示波器、信号发生器、逻辑分析仪： 尤其是逻辑分析仪，查找硬件故障，甚至分析简单的通讯协议，好东西。