altera fifo IP核使用 verilog代码

ALTERA FIFO IP核使用verilog代码

FIFO，在FPGA中是一种非常基本，使用非常广泛的模块。FPGA高手可能觉得不值一提，但对于像我这样的新手，有时却是个大问题，弄了一个多月，总算有所进展，希望把自己的一些总结写下来，一方面希望对其他入门者有所帮助，另一方面希望看到的高手们批评指正。另外得特别感谢特权同学的教程，没有大神的指导，他的教程确实不错。

在大学中编了两年单片机（断断续续），C语言的串行思维深入人心，一下子转换到FPGA 并行的工作方式和有些奇异的编程风格，一开始还真有点处理不好。另一方面，对FPGA各种延迟非常困惑，比如RAM模块读取延迟，FIFO读取数据延迟等，常常不知道如何处理。下面说说我现在的理解和解决办法。

FPGA写入数据

写入相对简单，只需要在时钟上升沿来临之时使能wrreq和写入data，当然还需要判断FIFO full信号。时序图如下，在第一个时钟之前使能wrreq信号，在第一个时钟及以后的几个时钟上升沿FIFO判断wrreq有效并且读入数据。

一份参考的代码如下

reg [7:0] fifo_wcnt;

always @(posedge led or negedge rst) begin

if (~rst) begin

fifo_wreq<=1'b0;

fifo_wdat<=0;

fifo_wcnt<=0;//测试数据

endelsebegin

if(~fifo_wfull)begin//FIFO没有写满的时候就写入数据

fifo_wcnt<=fifo_wcnt+1'b1;

fifo_wreq<=1'b1;

fifo_wdat<=fifo_wcnt+8'd2;

end else begin

fifo_wreq<=1'b0;

end

end

end

这里fifo_wfull值得注意，在没有延迟的时候这个信号可以直接为FIFO直接输出的full信号，但实际中通常都会有一个或者多个时钟的延迟。可以结合使用wrusedw信号对FIFO保留一定的余量，比如FIFO容量为1024，定义如下：

assign wfifo_full = (recFIFO_WCnt>1000)|recFIFO_wfull;

FIFO读出数据

时序图如下，在第二个时钟上升沿来临后使能rdreq信号，第三个时钟FIFO判断rdreq 信号，然后第四个时钟来临时方可读取数据（在empty信号表示FIFO飞空的时候有效）。因此需要注意这两个时钟的延迟，但是我们的重点应该放在获取、处理数据上，而不应该是处理这些烦心的时序操作上。

一份可用的代码如下

assign rfifo_ren = ~rfifo_empty;

reg canread;

//fifo read

always @(posedge clk or negedge rst) begin

if(~rst)begin

canread<=1'b0;

end else begin

canread<=rfifo_ren;

end

end

reg [7:0] readcnt;//读出计数

reg [7:0] dispdata;//读出数据显示

always @(posedge clk or negedge rst) begin

if(~rst)begin

readcnt<=0;

dispdata<=0;

end else begin

if(canread)begin

readcnt<=readcnt+1'b1;

dispdata<=rfifo_rdata;

end else begin

end

end

end

解释：empty为0后，ren随之变为1，使能FIFO读出信号（不是上述时序图内容）。下一个时钟来临时FIFO判断ren使能，同时这个时钟之后canread方才读入~empty信号为1使能。再下一个时钟来临时，FIFO输出信号，而canread已经有效，外设读取数据。

比较奇怪的是ALTERA的文档中并没说empty有延迟，对FIFO直接的操作中也并没有发现这个延迟，也就是说本来FIFO已经读空了，但是FIFO的empty信号并没有有效，如果完全按照empty信号读取会导致多读出一个或多个数据。在随后的一个cy68013USB2.0接口实现实际用FIFO时发现了empty具有一个时钟的延迟，发送256组数据却显示读取了257组数据。但是这里如果像full一样采取保留一定余量的方法会导致FIFO中始终会暂留有一些数据，除非你知道你自己发送了多少个数据。

上面的代码中使用这种流水线式寄存器转移方法很好的处理了FIFO信号延迟的问题，同样使用它还可以轻易的解决empty延迟一个时钟的问题，只需稍微改一下上面的代码。不过若是延迟多个时钟???还的看看具体的场合。

wire rfifo_ren;

reg rfifo_ren1;

assign rfifo_ren = ~rfifo_empty;

always @(posedge clk or negedge rst) begin

if (~rst) begin

rfifo_ren1<=1'b0;

end else begin

rfifo_ren1<=rfifo_ren;

end

end

assign canread = rfifo_ren1&rfifo_ren;//因为ren会多延迟一个时钟失效

reg [7:0] readcnt;//读出计数

reg [7:0] dispdata;//读出数据显示

always @(posedge clk or negedge rst) begin

if(~rst)begin

readcnt<=0;

dispdata<=0;

end else begin

if(canread)begin

readcnt<=readcnt+1'b1;

dispdata<=rfifo_rdata;

end else begin

end

end

end

解释：加了读取保护功能的FIFO在empty使能之后rfifo_ren使能也不会有问题，关键是canread信号。empty信号为1后，rfifo_ren随即为0，在下一个时钟来临时FIFO输出一个

数据（上一个时钟rfifo_ren还是有效的）并判断rfifo_ren失能，停止输出数据。但是由于empty多延迟了一个时钟，因此这个数据是不需要的，如果&上~empty则可以使canread在这个时钟来临前失能。

Luchang Li

2014.4.25 in HUST

VerilogHDL经典程序非常适合新手

一、2线-4线译码器 module counter4(q1,q0,ncr,cp); input cp,ncr; output q1,q0; reg q1,q0; always@(posedge cp or negedge ncr) begin if(~ncr){q1,q0}<=2'b00; else{q1,q0}<={q1,q0}+1'b1; end endmodule 二、4选1数据选择器 module selector4_1(i0,i1,i2,i3,a1,a0,y); input i0,i1,i2,i3,a1,a0; output y; reg y; always@(a1or a0) begin case({a1,a0}) 2'b00:y=i0; 2'b01:y=i1; 2'b10:y=i2; 2'b11:y=i3; default:y=0; 一、2线-4线译码器 module counter4(q1,q0,ncr,cp); input cp,ncr; output q1,q0; reg q1,q0; always@(posedge cp or negedge ncr) begin if(~ncr){q1,q0}<=2'b00; else{q1,q0}<={q1,q0}+1'b1; end endmodule 二、4选1数据选择器 module selector4_1(i0,i1,i2,i3,a1,a0,y); input i0,i1,i2,i3,a1,a0; output y; reg y; always@(a1or a0) begin case({a1,a0}) 2'b00:y=i0;

Verilog编码风格

Verilog编码风格 嵌入式开发2010-05-03 15:28:13 阅读14 评论0 字号：大中小订阅 这是以前公司的对fpga代码编写的要求 良好代码编写风格的通则概括如下： （1）对所有的信号名、变量名和端口名都用小写，这样做是为了和业界的习惯保持一致；对常量名和用户定义的类型用大写； （2）使用有意义的信号名、端口名、函数名和参数名； （3）信号名长度不要太长； （4）对于时钟信号使用clk 作为信号名，如果设计中存在多个时钟，使用clk 作为时钟信号的前缀； （5）对来自同一驱动源的信号在不同的子模块中采用相同的名字，这要求在芯片总体设计时就定义好顶层子模块间连线的名字，端口和连接端口的信号尽可能采用相同的名字； （6）对于低电平有效的信号，应该以一个下划线跟一个小写字母b 或n 表示。注意在同一个设计中要使用同一个小写字母表示低电平有效； （7）对于复位信号使用rst 作为信号名，如果复位信号是低电平有效，建议使用rst_n； （8）当描述多比特总线时，使用一致的定义顺序，对于verilog 建议采用bus_signal[x:0]的表示； （9）尽量遵循业界已经习惯的一些约定。如*_r 表示寄存器输出，*_a 表示异步信号，*_pn 表示多周期路径第n 个周期使用的信号，*_nxt 表示锁存前的信号，*_z 表示三态信号等； （10）在源文件、批处理文件的开始应该包含一个文件头、文件头一般包含的内容如下例所示：文件名，作者，模块的实现功能概述和关键特性描述，文件创建和修改的记录，包括修改时间，修改的内容等； （11）使用适当的注释来解释所有的always 进程、函数、端口定义、信号含义、变量含义或信号组、变量组的意义等。注释应该放在它所注释的代码附近，要求简明扼要，只要足够说明设计意图即可，避免过于复杂； （12）每一行语句独立成行。尽管VHDL 和Verilog 都允许一行可以写多个语句，当时每个语句独立成行可以增加可读性和可维护性。同时保持每行小于或等于72 个字符，这样做都是为了提高代码得可读性； （13）建议采用缩进提高续行和嵌套语句得可读性。缩进一般采用两个空格，如西安交通大学SOC 设计中心 2 如果空格太多则在深层嵌套时限制行长。同时缩进避免使用TAB 键，这样可以避免不同机器TAB 键得设置不同限制代码得可移植能力； （14）在RTL 源码的设计中任何元素包括端口、信号、变量、函数、任务、模块等的命名都不能取Verilog 和VHDL 语言的关键字； （15）在进行模块的端口申明时，每行只申明一个端口，并建议采用以下顺序：

74LS138Verilog源码

`timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2020/02/28 13:40:03 // Design Name: // Module Name: _74ls138 // Project Name: // Target Devices: // Tool Versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module _74ls138(nE1,nE2,E3,B,nY); input nE1,nE2,E3; input [2:0]B; output[7:0]nY; reg[7:0]nY; always@(nE1,nE2,E3,B) if(!nE1 && !nE2 && E3) begin case(B) 3'b000: nY = 8'b1111_1110; 3'b001: nY = 8'b1111_1101; 3'b010: nY = 8'b1111_1011; 3'b011: nY = 8'b1111_0111; 3'b100: nY = 8'b1110_1111; 3'b101: nY = 8'b1101_1111; 3'b110: nY = 8'b1011_1111; 3'b111: nY = 8'b0111_1111; default:nY = 8'b1111_1111; endcase end

全数字锁相环的verilog源代码讲解

支持论坛发展帖出全数字锁相环的verilog源代码,仿真已通过 module dpll(reset,clk,signal_in,signal_out,syn; parameter para_K=4; parameter para_N=16; input reset; input clk; input signal_in; output signal_out; output syn; reg signal_out; reg dpout; reg delclk; reg addclk; reg add_del_clkout; reg [7:0]up_down_cnt; reg [2:0]cnt8; reg [8:0]cnt_N; reg syn; reg dpout_delay; reg [8:0]cnt_dpout_high; reg [8:0]cnt_dpout_low; /******phase detector*****/ always@(signal_in or signal_out begin dpout<=signal_in^signal_out; end /******synchronization establish detector*****/ always@(posedge clk or negedge reset begin if(!reset dpout_delay<='b0; else dpout_delay<=dpout; end always@(posedge clk or negedge reset begin if(!reset begin cnt_dpout_high<='b0; cnt_dpout_low<='b0; end else if(dpout if(dpout_delay==0 cnt_dpout_high<='b0; else if(cnt_dpout_high==8'b11111111 cnt_dpout_high<='b0; else cnt_dpout_high<=cnt_dpout_high+1; else if(!dpout if(dpout_delay==1 cnt_dpout_low<='b0; else if(cnt_dpout_low==8'b11111111 cnt_dpout_low<='b0; else cnt_dpout_low<=cnt_dpout_low+1; end always@(posedge clk or negedge reset begin if(!reset syn<='b0; else if((dpout&&!dpout_delay||(!dpout&&dpout_delay if(cnt_dpout_high[8:0]-cnt_dpout_low[8:0]<=4||cnt_dpout_low[8:0]- cnt_dpout_high[8:0]<=4 syn<='b1; else syn<='b0; end /****up down couter with mod=K****/ always@(posedge clk or negedge reset begin if(!reset begin delclk<='b0; addclk<='b0; up_down_cnt<='b00000000; end else begin if(!dpout begin delclk<='b0; if(up_down_cnt==para_K-1 begin up_down_cnt<='b00000000; addclk<='b0; end else begin up_down_cnt<=up_down_cnt+1; addclk<='b0; end end else begin addclk<='b0; if(up_down_cnt=='b0 begin up_down_cnt<=para_K-1; delclk<='b0; end else if(up_down_cnt==1 begin delclk<='b1; up_down_cnt<=up_down_cnt-1; end else up_down_cnt<=up_down_cnt-1; end end end /******add and delete clk*****/ always@(posedge clk or negedge reset begin if(!reset begin cnt8<='b000; end else begin if(cnt8=='b111 begin cnt8<='b000; end else if(addclk&&!syn begin cnt8<=cnt8+2; end else if(delclk&&!syn

verilog有限状态机实验报告(附源代码)

有限状态机实验报告 一、实验目的 ●进一步学习时序逻辑电路 ●了解有限状态机的工作原理 ●学会使用“三段式”有限状态机设计电路 ●掌握按键去抖动、信号取边沿等处理技巧 二、实验内容 用三段式有限状态机实现序列检测功能电路 a)按从高位到低位逐位串行输入一个序列，输入用拨动开关实现。 b)每当检测到序列“1101”（不重叠）时，LED指示灯亮，否则灭，例如 i.输入：1 1 0 1 1 0 1 1 0 1 ii.输出：0 0 0 1 0 0 0 0 0 1 c)用八段数码管显示最后输入的四个数，每输入一个数，数码管变化一次 d)按键按下的瞬间将拨动开关状态锁存 i.注意防抖动（按键按下瞬间可能会有多次的电平跳变） 三、实验结果 1.Rst_n为0时数码管显示0000，led灯不亮，rst_n拨为1，可以开始输入，将输 入的开关拨到1，按下按钮，数码管示数变为0001，之后一次类推分别输入1， 0,1，按下按钮后，数码管为1101，LED灯亮，再输入1，LED灯灭，之后再输 入0，1（即共输入1101101使1101重叠，第二次LED灯不亮），之后单独输入

1101，LED灯亮 2.仿真图像 刚启动时使用rst_n 一段时间后 其中Y代表输出，即控制led灯的信号，sel表示数码管的选择信号，seg表示数码管信号 四、实验分析 1、实验基本结构

其中状态机部分使用三段式结构： 2、整体结构为：

建立一下模块： Anti_dither.v 输入按键信号和时钟信号，输出去除抖动的按键信号生成的脉冲信号op 这一模块实现思路是利用按钮按下时会持续10ms以上而上下抖动时接触时间不超过10ms来给向下接触的时间计时，达到上限时间才产生输出。 Num.v 输入op和序列输入信号A,时钟信号clk和复位信号，复位信号将num置零，否则若收到脉冲信号则将num左移一位并将输入存进最后一位。输出的num即为即将在数码管上显示的值 Scan.v 输入时钟信号，对其降频以产生1ms一次的扫描信号。 Trigger.v 这一模块即为状态机模块，按三段式书写。 整个模块的输入为时钟信号，脉冲信号，序列输入变量，复位信号，输出LED灯控制信号Y。 第一段是状态转换模块，为时序逻辑电路，功能是描述次态寄存器迁移到现态寄存器。即如果收到复位信号将现态置零，否则将上次得到的next_state赋给current_state。

Verilog的135个经典设计实例

【例3.1】4位全加器 module adder4(cout,sum,ina,inb,cin); output[3:0] sum; output cout; input[3:0] ina,inb; input cin; assign {cout,sum}=ina+inb+cin; endmodule 【例3.2】4位计数器 module count4(out,reset,clk); output[3:0] out; input reset,clk; reg[3:0] out; always @(posedge clk) begin if (reset) out<=0; //同步复位 else out<=out+1; //计数 end endmodule 【例3.3】4位全加器的仿真程序 `timescale 1ns/1ns `include "adder4.v" module adder_tp; //测试模块的名字 reg[3:0] a,b; //测试输入信号定义为reg型 reg cin; wire[3:0] sum; //测试输出信号定义为wire型 wire cout; integer i,j; adder4 adder(sum,cout,a,b,cin); //调用测试对象 always #5 cin=~cin; //设定cin的取值 initial begin a=0;b=0;cin=0; for(i=1;i<16;i=i+1) #10 a=i; //设定a的取值 end - 1 -

initial begin for(j=1;j<16;j=j+1) #10 b=j; //设定b的取值 end initial//定义结果显示格式 begin $monitor($time,,,"%d + %d + %b={%b,%d}",a,b,cin,cout,sum); #160 $finish; end endmodule 【例3.4】4位计数器的仿真程序 `timescale 1ns/1ns `include "count4.v" module coun4_tp; reg clk,reset; //测试输入信号定义为reg型 wire[3:0] out; //测试输出信号定义为wire型 parameter DELY=100; count4 mycount(out,reset,clk); //调用测试对象 always #(DELY/2) clk = ~clk; //产生时钟波形 initial begin//激励信号定义 clk =0; reset=0; #DELY reset=1; #DELY reset=0; #(DELY*20) $finish; end //定义结果显示格式 initial $monitor($time,,,"clk=%d reset=%d out=%d", clk, reset,out); endmodule 【例3.5】“与-或-非”门电路 module AOI(A,B,C,D,F); //模块名为AOI(端口列表A，B，C，D，F) input A,B,C,D; //模块的输入端口为A，B，C，D output F; //模块的输出端口为F - 2 -

第10章例题verilog源代码(夏宇闻版)

第十章例题 module add_4( X, Y, sum, C); input [3 : 0] X, Y; output [3: 0] sum; output C; assign {C, Sum } = X + Y; endmodule //而16位加法器只需要扩大位数即可，见下例： module add_16( X, Y, sum, C); input [15 : 0] X, Y; output [15 : 0] sum; output C; assign {C, Sum } = X + Y; endmodule 快速乘法器常采用网格形式的迭带阵列结构，图10.3示出两个四位二进制数相乘的结构图，//用Verilog HDL来描述乘法器是相当容易的，只需要把运算表达式写出就可以了，见下例。module mult_4( X, Y, Product); input [3 : 0] X, Y; output [7 : 0] Product; assign Product = X * Y; endmodule // 而8位乘法器只需要扩大位数即可，见下例： module mult_8( X, Y, Product); input [7 : 0] X, Y; output [15 : 0] Product; assign Product = X * Y; endmodule

// 下面就是一个位数可以由用户定义的比较电路模块： module compare_n ( X, Y, XGY, XSY, XEY); input [width-1:0] X, Y; output XGY, XSY, XEY; reg XGY, XSY, XEY; parameter width = 8; always @ ( X or Y ) // 每当X 或Y 变化时 begin if ( X = = Y ) XEY = 1; // 设置X 等于Y的信号为1 else XEY = 0; if (X > Y) XGY = 1; // 设置X 大于Y的信号为1 else XGY = 0; if (X < Y) XSY = 1; // 设置X 小于Y的信号为1 else XSY = 0; end endmodule //下面就是带使能控制信号（nCS）的数据位宽可以由用户定义的(8位)八路数据通道选择器模块： module Mux_8( addr,in1, in2, in3, in4, in5, in6, in7, in8, Mout, nCS); input [2:0] addr; input [width-1:0] in1, in2, in3, in4, in5, in6, in7, in8; input nCS; output [width-1:0] Mout; parameter width = 8; always @ (addr or in1 or in2 or in3 or in4 or in5 or in6 or in7 or in8 or nCS) begin if (!nCS) //nCS 低电平使多路选择器工作 case(addr) 3’b000: Mout = in1; 3’b001: Mout = in2; 3’b010: Mout = in3; 3’b011: Mout = in4;

基于FPGA的SDRAM实验Verilog源代码

// megafunction wizard: %ALTPLL% // GENERATION: STANDARD // VERSION: WM1.0 // MODULE: altpll // ============================================================ // File Name: clk_ctrl.v // Megafunction Name(s): // altpll // // Simulation Library Files(s): // altera_mf // ============================================================ // ************************************************************ // THIS IS A WIZARD-GENERATED FILE. DO NOT EDIT THIS FILE! // // 11.0 Build 208 07/03/2011 SP 1 SJ Full Version // ************************************************************ //Copyright (C) 1991-2011 Altera Corporation //Your use of Altera Corporation's design tools, logic functions //and other software and tools, and its AMPP partner logic //functions, and any output files from any of the foregoing //(including device programming or simulation files), and any //associated documentation or information are expressly subject //to the terms and conditions of the Altera Program License //Subscription Agreement, Altera MegaCore Function License //Agreement, or other applicable license agreement, including, //without limitation, that your use is for the sole purpose of //programming logic devices manufactured by Altera and sold by //Altera or its authorized distributors. Please refer to the //applicable agreement for further details. // synopsystranslate_off `timescale 1 ps / 1 ps // synopsystranslate_on moduleclk_ctrl ( areset, inclk0, c0, c1, c2,

ADDA等一些芯片的verilog程序

/* AD0809 module v1.0 work up to 5M sample = 25us 40khz for normal clk = 2.5M sample = 30us 33khz */ module ad0809( clkin, adclk, eoc, st, ale, datain, oe, dataout ); input clkin; input eoc; input [7:0]datain; output st; output ale; output oe; output adclk; output [7:0]dataout; reg adclk; reg [7:0]dataout; reg st; reg oe; reg ale; //frequence divider for AD parameter Div_adclk = 8'd9;//(9+1)*2=20 adclk=2.5M parameter Div_clk_state = 4'd4;//(4+1)*2=10 clk_state=5M

reg [8:0]div_cnt_ad;//frequence div cnt reg [3:0]div_cnt_state; reg clk_state; always@(negedge clkin)begin if(div_cnt_ad != Div_adclk) div_cnt_ad <= div_cnt_ad + 1'b1; else begin div_cnt_ad <= 0; adclk <= ~adclk; end if(div_cnt_state != Div_clk_state) div_cnt_state <= div_cnt_state + 1'b1; else begin div_cnt_state <= 0; clk_state <= ~clk_state; end end /*AD convert*/ reg [3:0]state; reg [7:0]delay; initial begin state <= 4'd0; end always@(negedge clk_state)begin case(state) 4'd0:begin //clear all st <= 1'b0; oe <= 1'b0; ale <= 1'b0;

Verilog程序例子

modul e and1(a, b, c); input a; input b; output c; assign c = a & b; endmodul e `timescale 1ns/1ns modul e t; reg a; reg b; wire c; and1 t(a,b,c); initial begin a=0; b=0; #100 a = 1; b = 0; #100 a = 0; b = 1; #100 a = 0; b = 0; #100 a = 1; b = 1; #100 $stop;

end initial $monitor("a = %d, ", a, " b = %d, ", b, "c = %d\n", c); endmodul e modul e add(a, b, in, c, out); input a; input b; input in; output c; output out; assign {out, c} = a + b + in; endmodul e `timescal e 1ns/1ns modul e count_t; reg clk; reg a; reg b; reg in; wire c; wire out; ad d process(a, b, in, c, out);

initial clk = 0; always forever #5 clk = ~clk; initial begin a = 0; b = 0; in = 0; #10 a = 0; b = 0; in = 1; #10 a = 0; b = 1; in = 0; #10 a = 0; b = 1; in = 1; #10 a = 1; b = 0; in = 0; #10 a = 1; b = 0; in = 1; #10 a = 1; b = 1; in = 0; #10 a = 1; b = 1; in = 1; end initial begin #200 $finish; end initial $monitor(" out = %d, c = %d\n", out, c); endmodul e modul e compare (equal, a, b); input a,b; output equal; assign equal= (a==b)?1:0; endmodul e `timescal e 1ns/1ns modul e t; reg a, b; wire equal; initial begin a=0; b=0; #100 a = 1; b = 0;

几个常用的Verilog小程序

几个常用的Verilog小程序 (1) 8位串并转换 module haidaoqi(clk,rst,din,dout); input clk,rst,din; output [7:0] dout; reg[7:0] data,dout; reg[2:0] cnt; always@(posedge clk or posedge rst) if(rst) //复位高有效 data <=8'b0; else data<= {data[7:0],din};//din是输入串行数据，假设输入数据高位在前 //这是一个移位寄存器 always@(posedge clk or posedge rst) if(rst) cnt <= 3'b0; else if(cnt == 3'b111) cnt <= 3'b0; else cnt <= cnt +1;//计数器，用来计算移位次数，移位8次在以

后产生一个有效数据 always@(posedge clk or posedge rst) if(rst) dout <= 8'b0; else if(cnt == 3'b111) dout <= data;//如果计数器记到7，那么输出一个有效的8位数据 else dout <= 0; endmodule (2) 8 位数据寄存器 module reg8(out_data,in_data,clk,clr); output[7:0] out_data; input[7:0] in_data; input clk,clr; reg[7:0] out_data; always @(posedge clk or posedge clr) begin

基于FPGA ad数据采集存储处理报告(含Verilog源代码)

基于FPGA AD数据采集存储处理项目报告 (XILINX ALTEARA 都可用) 组员：华、文、杰 一、实验目的 本次实验利用Basys2开发板完成一个开发小项目，即开发AD数据采集存储处理系统，旨在掌握FPGA开发基本方法以及锻炼解决开发过程中出现问题的能力。 二、关键词 Basys2、FPGA、AD转换、RAM、串口通信、MATLAB处理 三、方案设计 要实现本次项目，首先确定器件，其次根据器件时序写出模块的使用程序，最后综合成一个工程，然后进行仿真，上板实验。 本次实验的器件：32M8位模数转换器、Basys2开发板、串口转RS232cp2102模块、基于三极管的电平转换电路。 选择好器件后，根据器件的时序完成模块的代码书写。 写好AD模块、串口通信模块后，现在就需要处理采样速率与串口通讯速率不匹配的问题了。根据香农采样定理，采样频率得高于信号频率的两倍才能完成信号复现，我们这里使用25M的高速采样频率，而串口dps9600传送一个位104us 明显比采样慢许多。所以这里需要解决速率不匹配的问题。我们想到可以利用FPGA的RAM先存储采样来的数据，然后再提取数据经过串口通信送至PC经由MATLAB处理。 本次小项目最为关键的是控制好采样与串口通信的时序问题。关于时序的控制，留到模块介绍里面说明。 方案小结：本次实验基于片内RAM存储AD采样过来的数据，然后待采样完成后提取数据串口通信至PC，最后经由matlab处理。 四、模块介绍 1.Verilog开发程序介绍 如下给出基于QuartusII绘制出的Block Diagram图，涵盖了所有的模块以及模块之间的连线。 图4.1 综合模块图 如下给出程序目录（txt格式）：

Verilog的150个经典设计实例

module adder4(cout,sum,ina,inb,cin); output[3:0] sum; output cout; input[3:0] ina,inb; input cin; assign {cout,sum}=ina+inb+cin; endmodule 【例3.2】4位计数器 module count4(out,reset,clk); output[3:0] out; input reset,clk; reg[3:0] out; always @(posedge clk) begin if (reset) out<=0; //同步复位 else out<=out+1; //计数 end endmodule 【例3.3】4位全加器的仿真程序 `timescale 1ns/1ns `include "adder4.v" module adder_tp; //测试模块的名字 reg[3:0] a,b; //测试输入信号定义为reg型 reg cin; wire[3:0] sum; //测试输出信号定义为wire型 wire cout; integer i,j; adder4 adder(sum,cout,a,b,cin); //调用测试对象 always #5 cin=~cin; //设定cin的取值 initial begin a=0;b=0;cin=0; for(i=1;i<16;i=i+1) #10 a=i; //设定a的取值 end - 1 -

initial begin for(j=1;j<16;j=j+1) #10 b=j; //设定b的取值 end initial//定义结果显示格式 begin $monitor($time,,,"%d + %d + %b={%b,%d}",a,b,cin,cout,sum); #160 $finish; end endmodule 【例3.4】4位计数器的仿真程序 `timescale 1ns/1ns `include "count4.v" module coun4_tp; reg clk,reset; //测试输入信号定义为reg型 wire[3:0] out; //测试输出信号定义为wire型 parameter DELY=100; count4 mycount(out,reset,clk); //调用测试对象 always #(DELY/2) clk = ~clk; //产生时钟波形 initial begin//激励信号定义 clk =0; reset=0; #DELY reset=1; #DELY reset=0; #(DELY*20) $finish; end //定义结果显示格式 initial $monitor($time,,,"clk=%d reset=%d out=%d", clk, reset,out); endmodule 【例3.5】“与-或-非”门电路 module AOI(A,B,C,D,F); //模块名为AOI(端口列表A，B，C，D，F) input A,B,C,D; //模块的输入端口为A，B，C，D output F; //模块的输出端口为F - 2 -

verilog源代码第8.9章例题

第八章语法概念总复习练习 1）以下给出了一个填空练习，请将所给各个选项根据电路图，填入程序中的适当位置。 a s s i g n m o d u l e;~| &i n p u t o u t p u t i n p u t s o u t p u t s e n d m o d u l e A , B , C , D AOI ( A, B, C, D, F ) input A,B,C,D; output F; assign F = ((A&B)&(C&D)); endmodule

2〕 在这一题中，我们将作有关层次电路的练习，通过这个练习，你将加深对模块间调 用时，管脚间连接的理解。假设已有全加器模块FullAdder,若有一个顶层模块调用此全加器，连接线分别为W4，W5，W3，W1和W2。请在调用时正确地填入I/O 的对应信号。 module FullAdder(A,B,Cin,Sum,Cout); input A, B, Cin; output Sum, Cout; endmodule 3) initial begin end initial SEL=0; A=0; B=0; #10 A=1; #10 SEL=1; #10 B=1; $monitor (SEL , A ,B , ,F) ; reg A, B , SEL; wire F; A Sum W1 W2 W3 W4 W5 B Cin Count

endmodule 标准答案： module TestFixture reg A,B,SEL; wire F; MUX2M(SEL,A,B,F); initial begin SEL=0; A=0; B=0; #10 A=1; #10 SEL=1; #10 B=1; end initial $monitor(SEL,A,B,,F); endmodule 4)指出下面几个信号的最高位和最低位。 reg [1:0] SEL; input [0:2] IP; wire [16:23] A; 标准答案: MSB:SEL[1] MSB:IP[0] MSB:A[16] LSB:SEL[0] LSB:IP[2] LSB:A[23] 5)P,Q,R都是4bit的输入矢量，下面哪一种表达形式是正确的。 1)input P[3:0],Q,R; 2)input P,Q,R[3:0]; 3)input P[3:0],Q[3:0],R[3:0]; 4)input [3:0] P,[3:0]Q,[0:3]R; 5)input [3:0] P,Q,R; 标准答案:5) 6)请将下面选项中的正确答案填人空的方括号中。 1. (0:2) 2. (P:0) 3. (Op1:Op2) 4.(7:7) 5. (2:0) 6. (7:0) reg [7:0] A; reg [2:0] Sum, Op1, Op2; reg P, OneBit; initial begin Sum=Op1+Op2; P=1; A[ ]=Sum; .....

verilog实例代码2word版本

v e r i l o g实例代码2

//与门 module zxhand2(c,a,b); input a,b; output c; assign c= a & b; endmodule //或门 module zxhor2(c,a,b); input a,b; output c; assign c= a | b; endmodule //非门 module zxhnot2(c,b); input b; output c; assign c=~ b; endmodule ////异或门 module zxhxro2(c,a,b); input b; output c; assign c=a ^ b; endmodule 两选一电路 module data_scan(d0,d1,sel,q); output q; input d0,d1,sel; wire t1,t2,t3; n1 zxhand2(t1,d0,sel); n2 zxhnot2 (t4,sel); n3 zxhand2(t2,d1,t4); n4 zxhor2(t3,t1,t2); assign q=t1;

endmodule verilog HDL实例（一） 练习一．简单的组合逻辑设计 目的: 掌握基本组合逻辑电路的实现方法。 这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。在Verilog HDL中，描述组合逻辑时常使用assign结构。注意equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。 模块源代码： //--------------- compare.v ----------------- module compare(equal,a,b); input a,b; output equal; assign equal=(a==b)?1:0; //a等于b时，equal输出为1；a不等于b时， //equal输出为0。 endmodule 测试模块用于检测模块设计得正确与否，它给出模块的输入信号，观察模块的内部信号和输出信号，如果发现结果与预期的有所偏差，则要对设计模块进行修改。 测试模块源代码： `timescale 1ns/1ns //定义时间单位。 module comparetest; reg a,b; wire equal; initial //initial常用于仿真时信号的给出。 begin a=0; b=0; #100 a=0; b=1; #100 a=1; b=1; #100 a=1; b=0; #100 $stop; //系统任务，暂停仿真以便观察仿真波形。 end compare compare1(.equal(equal),.a(a),.b(b)); //调用模块。 Endmodule

verilog常用例子

2.6.1 Verilog基本模块 1．触发器的Verilog实现 时序电路是高速电路的主要应用类型，其特点是任意时刻电路产生的稳定输出不仅与当前的输入有关，而且还与电路过去时刻的输入有关。时序电路的基本单元就是触发器。下面介绍几种常见同步触发器的Verilog 实现。 同步RS触发器 RS触发器分为同步触发器和异步触发器，二者的区别在于同步触发器有一个时钟端clk，只有在时钟端的信号上升（正触发）或下降（负触发）时，触发器的输出才会发生变化。下面以正触发为例，给出其Verilog 代码实现。 例2-15 正触发型同步RS触发器的Verilog实现。 module sy_rs_ff (clk, r, s, q, qb); input clk, r, s; output q, qb; reg q; assign qb = ~ q; always @(posedge clk) begin case({r, s}) 2'b00: q <= 0; 2'b01: q <= 1; 2'b10: q <= 0; 2'b11: q <= 1'bx; endcase end endmodule 上述程序经过综合Synplify Pro后，其RTL级结构如图2-2所示。 图2-2 同步RS触发器的RTL结构图 在ModelSim 6.2b中完成仿真，其结果如图2-3所示

图2-3 同步RS触发器的仿真结果示意图 同步T触发器 T触发器也分为同步触发器和异步触发器，二者的区别在于同步T触发器多了一个时钟端。同步T触发器的逻辑功能为：当时钟clk沿到来时，如果T=0，则触发器状态保持不变；否则，触发器输出端反转。R 为复位端，当其为高电平时，输出Q与时钟无关，Q=0。 例2-16 同步T触发器的Verilog实现。 module sy_t_ff(clk, r, t, q, qb); input clk, r, t; output q, qb; reg q; assign qb = ~q; always @(posedge clk) begin if(r) q <= 0; else q <= ~q; end endmodule 上述程序经过综合Synplify Pro后，其RTL级结构如图2-4所示。 图2-4 同步T触发器电路的RTL结构图 在ModelSim 6.2b中完成仿真，其结果如图2-5所示