IC课设报告
5.课设感想
通过此次IC课设，我学会了用verilog语言进行集成电路的设计，并且已经能够用verilog语言进行实际操作。这次课设还让我初步了解了VISL设计的流程，特别是了解了伽罗瓦域GF(2^128)乘法器的历史，作用，以及原理。此外，我还学会了如何运用modelsim软件进行波形仿真。
更重要的是，我从中学到了如何与他人合作把一件复杂的事情做好，也就是团队协作的能力，这是我最大的收获。因为现实中要想凭借一个人把一个复杂的项目做好基本是不可能的，一个项目一般都会是很多人一起分工合作才能得以完成的，所以，如何在这个过程中把任务分配好，分配合理，如何同其他人交流，如何把多个部分联合成一个整体是非常重要的同题，而这些问题在本次课设中都得以体现。
这次实验中我们也遇到了不少困难，一拿到课设题目，我们都很茫然，伽罗瓦域GF(2^128)乘法器我们从没听说过，更别说去把它设计出来。我们在查阅了众多资料后才慢慢对它有了一点了解。然后再一步一步去实现它，每次遇到什么问题解决不了，我们就会集中起来进行讨论，很多时候在讨论中问题就会得以解决，若是实在解决不了我们就会查阅资料寻找灵感。还有，刚开始时，我们对modelsim软件的用法毫无所知，但通过慢慢的摸索，终于能够用它进行仿真了。总之，虽然课设过程很辛苦，但
是看着通过我们努力而得出的成果，以及在这个过程所学到的东西，感觉一切都是值得的。
最后，感谢老师给我们提供这样一个做课设的机会，以及在过程中给予我们的帮助。1
《IC 课程设计》报告——模拟部分
CMOS 带隙基准源的设计
华中科技大学电子科学与技术系 2004 级学生
张青雅
QQ:408397243 Email:zhangqingya@https://www.wendangku.net/doc/5d15098033.html,
2007 年秋大四上学期IC 课程设计报告
2
目录
1 设计目标 (1)
2 介绍 (1)
3 设计过程 (3)
3.1 电路结构 (3)
3.2 主要电路参数的手工推导 (4)
3.3 参数验证（手工） (3)
4 仿真结果 (8)
4.1 仿真网表（注意加上注释） (8)
4.2 仿真波形 (13)
5 讨论 (16)
6 收获和建议 (21)
1
1 设计目标
本次课程设计的目标是设计一个基于0.18um/1.8V CMOS 工艺符合特定性能指
标的带隙基准电压源，设计指标如表1 所示。
表1、带隙基准电压源的设计指标
Process 0.18u_1.8v Temperature Range -55℃~125℃
+Power Supply 1.4v～2.0v Temperature Coefficient <30ppm
-Power Supply 0v PSRR >40dB
Power Dissipation <200uw Phase margin ≥60°
ΔV REF At Power Supply Range < 3%
2 介绍
基准电压源(Voltage reference)是当代模拟集成电路以及数模混合电路极为
重要的组成部分,它对高新模拟电子技术的应用与发展具有重要作用。在许多集成电路中,如数/模转换器线性稳压器和开关稳压器等,都需要稳定的电压基准。在精密测量仪器仪表和广泛应用的数字通信系统中都经常把集成基准电压源作为系统测量和校准的基准。
基准电压有基于正向V BE的基准电压、基于齐纳二极管反向击穿特性的基准
电压,以及带隙基准电压等,其中,带隙基准电压由于具有低温度系数、高电源抑制比、低电压、低功率以及长期稳定性等优点,因而得到了广泛的应用。
图１给出了带隙基准电压源的原理示意图。结压降V BE在室温下的温度系数
越为-2.0mV/K，而热电压V T在室温下的温度系数为0.085mV/K，将V T乘以常数M 并和V BE相加可得到输出电压V REF：
V REF=V BE+MV T
将上式对温度T微分，并在室温下等于零（输出电压在室温下的理论温度系
数为零），解得常数M的值。
2
图1、带隙基准电压源原理示意图(选自Analysis and Design of Analog Integrated Circuits)
3
3 设计过程
3.1 电路结构
图2、带隙基准电路中运算放大器的电路结构
图3、带隙基准电源源的具体电路结构
4
3.2 主要电路参数的手工推导
基本工艺参数的确定：
通过仿真单管N_18_LL 的本征增益，仿真条件为W/L=9u/2u，电流源Id
=25uA，过驱动电压为0.2V，可从list 网表得到A V=135，gm=210u，由
AV=gm/lambdaN*Id，可以得到在此条件下N_18_LL 的沟道长度调制系数：LambdaN=0.0622
由跨导公式可以算出：
u n C ox=196u
同样，通过仿真单管N_18_LL 的本征增益，仿真条件为W/L=72u/4u，电流
源Id =25uA，过驱动电压为0.2V，可从list 网表得到A V=276，gm=192u，由
AV=gm/lambdaN*Id，可以得到在此条件下P_18_LL 的沟道长度调制系数：LambdaP=0.0278
由跨导公式可以算出：
u p C ox=41u
运算放大器结构和参数的确定：
采用的运算放大器电路采用标准二级运算放大器，第一级采用 PMOS 管差分
输入，第二级采用电流源负载共源级输出，并且用理想电容来完成频率补偿，如图一所示。之所以采用P 管输入，是因为P 管输入的运放的共模输入范围可以从零开始高至某一值。如果采用N 管输入的运放，当温度很低是，反馈过来的共模电平可能会因为过低而不能使运放正常工作。
先确定运算放大器仿真时的负载电容，由于其输出OUT 接MP7 和MP8 的共栅
结点，而经过估算，此结点的全部电容大约在0.3pF 左右，因此确定仿真时，放大器的负载电容C L=0.3pF。因为要频率补偿，所以在MN4 的栅漏之间加一Miller 补偿电容C C。
参考Allen 的教材，该放大器具有两个极点和一个RHP 零点，要保证该运算
5
放大器达到60 度的相位裕度，在零点大于10GB 的情况下，第二极点至少高与2.2GB。结合上面运算放大器的具体电路图，其两个极点和零点分别可表示为：( )( ) 2 2 4 4
2
4
dsmp dsmn dsmp dsmn
mn C g C
g g g g
p
+ +
= ?
4 2
4 2
10
10
mn mp
C
mn mp
C
g g
g g
>
>
4
1
mn
C C
g
z = ?
要保证零点大于10GB，且第二极点高于2.2GB，则应满足：
mn4 10 mp2
C C C
g g
C
??
> ??
??
??
因此，
4 2
10
mn mp g > g
并且mn4 2.2 mp2
L C C
g g
C
??
> ??
??
??
合并上面几式，可得到：
0.22 C L C > C
由于已经确定了CL=0.3pF ，要满足CC 和CL 的上述关系，选择CC=CL=0.3pF。要保证另外一个条件：
4 2
10
mn mp g > g
设计电路参数时应该使MN4 的宽长比要远大于输入管MP1 和MP2，且MN4 流
过的电流也尽可能大于输入管的偏置电流。
运算放大器的增益越大越好，考虑到功耗的折衷，综合设计出的运放的电路的具体参数如表2 所示。
6
PTAT 电流产生和V REF 产生电路的参数确定：
图4、在10uA 的电流驱动下，PNP 管的V EB 随温度的变化曲线
仿真一个单独的p 管，将基极和集电极相连接地，10uA 的电流源加到射极上，从-55 度扫描到125 度，得到的VEB 曲线随温度T 变化曲线图4 所示。运用简单的两点法，可以求出V EB 温度系数的大概平均值。-55 时，V EB＝0.8695V，125 时，V EB＝0.5721V，所以温度系数均值为0.5721 0.8695 1.652 /
125 55
mV K
?
=
+
由V REF=V EB+R2V T Ln3/R1，为了确定R2/R1 的初始值，令V REF 的温度系数
为零，则初步确定R2/R1=1.652/(k/q)*Ln3=17.284。其中k/q=0.087mV/K。
由于已经确定了支路电流为10uA，则R1=VTLn3/10uA=2.867K（此式中
T=300K），根据前面R2 与R1 的关系，可以确定R2 的值。
上式中R1 的值是在T=300K 的情况下得到的，而V REF 的零温度系数点实际
中并不在300K 处，所以通过仿真再反推回来，最终确定R1=2.881K，R2=47.30K。为了使两条支路的电流尽可能很精确地相等，就要尽最大程度减小MP7 和
MP8 的沟道长度调制效应，所以在左边支路加了一个阻值与R2 相等的R3，即R3=47.30K，保证了两条支路在电阻方面的平衡，进而使两边的电流尽可能完全相等。
7
3.3 电路参数汇总
表2、所用运算放大器的元器件参数汇总
元件参数值元件参数值
MP1 16u/4u MN2 3.5u/2u
MP2 16u/4u MN4 30.2u/2u
MP4 48u/4u M=4 IREF 3uA
MP5 16u/4u CC 0.3pF
MP6 36u/4u CL 0.3pF
MN1 3.5u/2u
表3、带隙基准电压源的元器件参数汇总
元件参数值元件参数值
MP1 16u/4u MN4 30.2u/2u
MP2 16u/4u Q1 M=1
MP4 48u/4u M=4 Q2 M=3
MP5 16u/4u IREF 3uA
MP6 36u/4u CC 0.3pF
MP7 3.1u/4u R1 2.881k
MP8 3.1u/4u R2 47.30k
MN1 3.5u/2u R3 47.30k
MN2 3.5u/2u
4 仿真结果
4.1 仿真网表（注意加上注释）
******仿真运算放大器增益和相位裕度的网表******
* Project OPA
* Innoveda Wirelist Created with Version 6.3.5
8
* Inifile :
* Options : -h -d -n -m -z -x -c6 -lfirst1
* Levels :
*
MP1 N1N72 INN N1N76 N1N76 P_18_LL L=4U W=16U
MN1 N1N72 N1N72 VSS VSS N_18_LL L=2U W=3.5U
IREF N1N83 VSS DC=3U
MP2 N1N74 INP N1N76 N1N76 P_18_LL L=4U W=16U
MN2 N1N74 N1N72 VSS VSS N_18_LL L=2U W=3.5U
MP6 N1N76 N1N83 VDD VDD P_18_LL L=4U W=32U
MP5 N1N83 N1N83 VDD VDD P_18_LL L=4U W=16U
MP4 OUT N1N83 VDD VDD P_18_LL L=4U W=96U M=2
MN4 OUT N1N74 VSS VSS N_18_LL L=2U W=30.4U
CL OUT VSS 0.3p
CC N1N74 OUT 0.3p
V1 VDD 0 1.8
V2 VSS 0 0
V3 INN 0 0.7405
V4 INP INN 0 ac 1.0 *正负端之间加交流信号
.LIB 'D:\Hspicemodel\018_Spice_model\c18vmos001.lib' TT
.OP *静态工作点分析
.AC DEC 10 10 100meg *交流分析从10Hz 到100MEGHz
.print ac Vdb(OUT) vp(out) *输出语句
* DICTIONARY 1
* GND = 0
.GLOBAL VDD
.OPTIONS list post node
.END
************仿真运算放大器增益和相位裕度的网表******
******TT 模式下，V REF 在整个温度范围内的仿真曲线网表****** * Project KESHEBANDGAP3
* Innoveda Wirelist Created with Version 6.3.5
* Inifile :
* Options : -h -d -n -m -z -x -c6 -lfirst1
* Levels :
*
MP8 VREF OUT VDD VDD P_18_LL L=4U W=3.1U
MP7 N1N170 OUT VDD VDD P_18_LL L=4U W=3.1U
9
Q1 VSS VSS INN PNP_V50X50_LL
Q2 VSS VSS N1N140 PNP_V50X50_LL M=3
R1 INP N1N140 2.881K
R2 VREF INP 47.30K
R3 N1N170 INN 47.30K
CC OUT N1N74 0.3P
MP1 N1N72 INN N1N76 N1N76 P_18_LL L=4U W=16U
MN1 N1N72 N1N72 VSS VSS N_18_LL L=2U W=3.5U
IREF N1N83 VSS DC=3U
MP2 N1N74 INP N1N76 N1N76 P_18_LL L=4U W=16U
MN2 N1N74 N1N72 VSS VSS N_18_LL L=2U W=3.5U
MP6 N1N76 N1N83 VDD VDD P_18_LL L=4U W=36U
MP5 N1N83 N1N83 VDD VDD P_18_LL L=4U W=16U
MP4 OUT N1N83 VDD VDD P_18_LL L=4U W=96U M=2
MN4 OUT N1N74 VSS VSS N_18_LL L=2U W=30.2U
V1 VDD 0 1.8
V2 VSS 0 0
.LIB 'D:\Hspicemodel\018_Spice_model\VPNP_018LL.PBI' tt
.LIB 'D:\Hspicemodel\018_Spice_model\c18vmos001.lib' tt
.OP *静态工作点分析
.dc temp -55 125 1 *温度扫描，从-55 到125
.print dc v(VREF) *输出语句
* DICTIONARY 1
* GND = 0
.GLOBAL VDD
.OPTIONS list post node
.END
******TT 模式下，V REF 在整个温度范围内的仿真曲线网表******
******TT，SS，FF，SNFP，FNSP 工艺模式下，V REF 在的仿真曲线网表****** * Project KESHEBANDGAP4
* Innoveda Wirelist Created with Version 6.3.5
* Inifile :
* Options : -h -d -n -m -z -x -c6 -lfirst1
* Levels :
*
MP8 VREF OUT VDD VDD P_18_LL L=4U W=3.1U
MP7 N1N170 OUT VDD VDD P_18_LL L=4U W=3.1U
Q1 VSS VSS INN PNP_V50X50_LL
10
Q2 VSS VSS N1N140 PNP_V50X50_LL M=3
R1 INP N1N140 2.881K
R2 VREF INP 47.30K
R3 N1N170 INN 47.30K
CC OUT N1N74 0.3P
MP1 N1N72 INN N1N76 N1N76 P_18_LL L=4U W=16U
MN1 N1N72 N1N72 VSS VSS N_18_LL L=2U W=3.5U
IREF N1N83 VSS DC=3U
MP2 N1N74 INP N1N76 N1N76 P_18_LL L=4U W=16U
MN2 N1N74 N1N72 VSS VSS N_18_LL L=2U W=3.5U
MP6 N1N76 N1N83 VDD VDD P_18_LL L=4U W=36U
MP5 N1N83 N1N83 VDD VDD P_18_LL L=4U W=16U
MP4 OUT N1N83 VDD VDD P_18_LL L=4U W=96U M=2
MN4 OUT N1N74 VSS VSS N_18_LL L=2U W=30.2U
V1 VDD 0 1.8
V2 VSS 0 0
.LIB 'D:\Hspicemodel\018_Spice_model\VPNP_018LL.PBI' tt
.LIB 'D:\Hspicemodel\018_Spice_model\c18vmos001.lib' tt
.OP *静态工作点分析
.dc temp -55 125 1 *温度扫描，从-55 到125
.print dc v(VREF) *输出语句
.ALTER ss *改变工艺角的语句
.DEL LIB 'D:\Hspicemodel\018_Spice_model\c18vmos001.lib' tt *改变工艺角的语句.LIB 'D:\Hspicemodel\018_Spice_model\c18vmos001.lib' ss *改变工艺角的语句
.ALTER ff
.DEL LIB 'D:\Hspicemodel\018_Spice_model\c18vmos001.lib' tt
.LIB 'D:\Hspicemodel\018_Spice_model\c18vmos001.lib' ff
.ALTER snfp
.DEL LIB 'D:\Hspicemodel\018_Spice_model\c18vmos001.lib' ff
.LIB 'D:\Hspicemodel\018_Spice_model\c18vmos001.lib' snfp
.ALTER fnsp
.DEL LIB 'D:\Hspicemodel\018_Spice_model\c18vmos001.lib' snfp
.LIB 'D:\Hspicemodel\018_Spice_model\c18vmos001.lib' fnsp
* DICTIONARY 1
* GND = 0
.GLOBAL VDD
.OPTIONS LIST POST NODE
.END
11
******TT，SS，FF，SNFP，FNSP 工艺模式下，V REF 在的仿真曲线网表****** ******基准电压源VREF 的PSRR 性能仿真网表******
* Project KESHEBANDGAP4
* Innoveda Wirelist Created with Version 6.3.5
* Inifile :
* Options : -h -d -n -m -z -x -c6 -lfirst1
* Levels :
*
MP8 VREF OUT VDD VDD P_18_LL L=4U W=3.1U
MP7 N1N170 OUT VDD VDD P_18_LL L=4U W=3.1U
Q1 VSS VSS INN PNP_V50X50_LL
Q2 VSS VSS N1N140 PNP_V50X50_LL M=3
R1 INP N1N140 2.881K
R2 VREF INP 47.30K
R3 N1N170 INN 47.30K
CC OUT N1N74 0.3P
MP1 N1N72 INN N1N76 N1N76 P_18_LL L=4U W=16U MN1 N1N72 N1N72 VSS VSS N_18_LL L=2U W=3.5U IREF N1N83 VSS DC=3U
MP2 N1N74 INP N1N76 N1N76 P_18_LL L=4U W=16U MN2 N1N74 N1N72 VSS VSS N_18_LL L=2U W=3.5U
MP6 N1N76 N1N83 VDD VDD P_18_LL L=4U W=36U MP5 N1N83 N1N83 VDD VDD P_18_LL L=4U W=16U MP4 OUT N1N83 VDD VDD P_18_LL L=4U W=96U M=2 MN4 OUT N1N74 VSS VSS N_18_LL L=2U W=30.2U
V1 VDD 0 1.8 ac=1.0 *正电源VDD 上加交流信号
V2 VSS 0 0
.LIB 'D:\Hspicemodel\018_Spice_model\VPNP_018LL.PBI' tt .LIB 'D:\Hspicemodel\018_Spice_model\c18vmos001.lib' tt .OP *静态工作点分析
.ac dec 10 10 100meg *交流分析从10Hz 到100MEGHz
.print ac vdb(VREF) *输出语句
* DICTIONARY 1
* GND = 0
.GLOBAL VDD
.OPTIONS LIST POST NODE
.END
12
******基准电压源V REF 的PSRR 性能仿真网表******
******基准电压源V REF 的电压调整率仿真网表******
* Project KESHEBANDGAP4
* Innoveda Wirelist Created with Version 6.3.5
* Inifile :
* Options : -h -d -n -m -z -x -c6 -lfirst1
* Levels :
*
MP8 VREF OUT VDD VDD P_18_LL L=4U W=3.1U
MP7 N1N170 OUT VDD VDD P_18_LL L=4U W=3.1U
Q1 VSS VSS INN PNP_V50X50_LL
Q2 VSS VSS N1N140 PNP_V50X50_LL M=3
R1 INP N1N140 2.881K
R2 VREF INP 47.30K
R3 N1N170 INN 47.30K
CC OUT N1N74 0.3P
MP1 N1N72 INN N1N76 N1N76 P_18_LL L=4U W=16U
MN1 N1N72 N1N72 VSS VSS N_18_LL L=2U W=3.5U
IREF N1N83 VSS DC=3U
MP2 N1N74 INP N1N76 N1N76 P_18_LL L=4U W=16U
MN2 N1N74 N1N72 VSS VSS N_18_LL L=2U W=3.5U
MP6 N1N76 N1N83 VDD VDD P_18_LL L=4U W=36U
MP5 N1N83 N1N83 VDD VDD P_18_LL L=4U W=16U
MP4 OUT N1N83 VDD VDD P_18_LL L=4U W=96U M=2
MN4 OUT N1N74 VSS VSS N_18_LL L=2U W=30.2U
V1 VDD 0 1.8
V2 VSS 0 0
.LIB 'D:\Hspicemodel\018_Spice_model\VPNP_018LL.PBI' tt
.LIB 'D:\Hspicemodel\018_Spice_model\c18vmos001.lib' tt
.temp=48
.OP *静态工作点分析
.dc V1 1.6 1.8 0.001 *扫描电源电压，从1.6 到1.8
.print dc v(Vref) *输出控制语句
* DICTIONARY 1
* GND = 0
.GLOBAL VDD
13
.OPTIONS LIST POST NODE
.END
******基准电压源V REF 的电压调整率仿真网表******
4.2 仿真波形
图5、运算放大器的增益曲线和相位曲线图
图6、TT 工艺模式下，V REF 在整个温度范围内的变化情况
14
图7、在各工艺角下，V REF 在整个温度范围内的变化情况
图8、带隙基准电压源的PSRR 曲线
15
图9、电压调整率的仿真曲线
5 讨论
5.1 相位裕度
由图5 可以看出，运算放大器的增益为-0.295 时，相移为112 度，显然运
算放大器的相位裕度大于60 度，满足题目要求。同样可以观察到，运算放大器的低频增益达到85dB，有效地保证了带隙基准电路的其他性能。
5.2 温度系数
由图6 可以看出，在TT 模式下，温度T0=49，V REF=1.2147V，T=－55 或
125 时，V REF＝1.2119V，可计算出TT 模式下V REF 的温度系数：
( )
1.2147 1.2119 1
2.8 30
125 55 1.2176
TC ppm ppm
?
= = <
+ ×
满足题目对基准电压源温度系数的要求。
图7 反映了基准电压源V REF 分别在TT，FF，SS，SNFP 和FNSP 工艺角下
在整个温度范围内的变化情况，由图可以看出，在SS 模式下，V REF 的温度性能最差，FNSP 模式其次差。经过测量，可求出SS 模式下，V REF 的温度系数：
( )
1.2150 1.2006 65.8
125 55 1.2150
TC ppm
?
= =
+ ×
比题目要求的30ppm 要大，不满足对V REF 温度特性的要求。
同样方法可求出FNSP 模式下V REF 的温度系数：
( )
1.2146 1.2091 25.2 30
125 55 1.217
TC ppm ppm
?
= = <
+ ×
可以确定，在FNSP 模式下，V REF 的温度特性是符合题目要求的。在图中可
以看出，其他模式下的温度特性要比FNSP 模式下的要求，所以在TT，SNFP，FF 模式下V REF 的温度特性是满足题目要求的。
5.3 带隙基准电路的电源抑制比
16
由图8 可以看出，整个电路的PSRR 值在低频时为57dB，大于题目要求中
的40dB 的值，只是噪声频率较高时，电路的电源抑制性能下降。
5.4 带隙基准电路的功耗大小
有输出list 文件中“total voltage source power dissipation= 118.9663u watts”
可以看出，整个电路的功耗大约在119uW，小于题目中200uW 的要求。
5.5 基准电压源的电压调整率
在TT 模式下，V REF 的电压调整率为：
1.2147 1.2059 0.044
1.8 1.6
REF
DD
V
V
Δ?
= =
Δ?
=4.4%
此值大于题目中要求的3%的指标，并且电源电压的变化是从1.6 到1.8 这个
范围，比题目中要求的1.4 到1.8 的范围要小一半。因此，设计出的带隙基准电压源抗电压变化的性能较差。
专题讨论：
1、V REF 零温度系数点的移动及温度系数的减小
图10、根据计算得到的参数仿真出的V REF 随温度的变化曲线
在tt 模式下，R1=2.881K，R2=R3=49.983K 时，V REF 在-55——125 温度范围内的变化
情况，可以从图10 中看出，当温度为96 时，温度系数为零，基准电压V REF=1.247V；当温度为-55 时，基准电压最小，为1.229V，因此可求出温度系数：
( )
1.247 1.229 80.2
125 55 1.247
TC ppm
?
= =
+ ×
由上面计算结果可知，温度系数太大，与设计要求中的30ppm 相差太远，
因此要想办法减小温度系数。在上图中可以看出，零温度系数点为96，偏高，如果V REF 的零温度系数点能向低温方向移动，使V REF 在-55 和125 时的值基本17
相同，则在整个温度范围内V REF 的偏差会降低，从而降低了温度系数。
那么，如何降低基准电压的零温度系数点呢？先从零温度系数点T0 的形成
入手，由前面带隙基准电压源的形成原理中可知，V REF 中的VBE 具有负温度系数，MVT 具有正温度系数，在某一特定温度点T0 下，满足MV T 的正温度系数与V EB 的负温度系数之和为零，则在温度点T0 下，基准电压V REF 的温度系数为零。由于MV T 的正温度系数Mk/q 是恒定的，而V EB 的负温度系数不恒定的，所以只会在一特定温度T0 条件下使V REF 的温度系数为零。有上图的仿真结果：V REF 的开口向下可以判断，在T
对值等于MV T 的温度系数。需要说明的是，不同model 下的BJT，V EB 的负温度系数大小的变化规律是不一样的。在本例所用BJT 的model 下，V EB 的负温度系数的绝对值随着T 的升高而逐渐增大，而在有的model 下，V EB 的负温度系数的绝对值随着T 的升高而逐渐减小，在此情况下，必然会出现V REF 在考虑的温度范围内的开口方向向上的情况。所以在关于带隙基准的paper 中，如果发现V REF 的开口方向是不一致的，不用怀疑，仅仅是工艺库引起的。可以肯定的是V EB 负温度系数绝对值是随着T 单调变化的。
在本次课程设计中，判断V EB 负温度系数绝对值大小随温度的变化趋势是通
过上面仿真V REF 随T 变化的曲线得到的。那么在得到V REF 曲线之前能不能用其他方法得到V EB 负温度系数绝对值大小随温度的变化趋势呢？在前面计算参数的过程中，我们仿真了单个pnp 管在10uA 电流下V EB 随T 的变化情况，我们假定V EB 的负温度系数值是恒定的，通过计算得到了其负温度系数值的大小，而这个值可以看作是V EB 负温度系数的均值，而V EB 负温度系数绝对值大小随温度的变化趋势是不能看出的。如果我们在-55 至125 温度范围内通过单管曲线分段精确求V EB 负温度系数值的大小，比如分别求[-55,-35]，［-35,-15］--------区间V EB 的温度系数，相信也能得到V EB 负温度系数绝对值大小随温度的变化趋势,这中方法我没有试过，理论上是成立的。
18
图11、调整后得到的V REF 随温度的变化曲线
经过上面的理论分析，下面来采取具体措施使零温度系数点T0 降低，从而
减小V REF 的ppm 值。本课程设计中，MV T 的温度系数为Mk/q，而M=R2Ln3/R1，所以MV T 的温度系数为R2Ln3kR1q，可以改变的是R2/R1 的值，由于V EB 的负温度系数的绝对值随着T 的升高而逐渐增大，所以要降低T0，只需降低MV T 的温度系数值，即减小R2/R1 的值。由于在温度T 处，V EB 的负温度系数是不能精
确得到的，所以R2/R1 的值不能通过手算精确得到，要借助Hspice 仿真工具。通过仿真，当R1=2.881K，R2=R3=47.30K 时，在－55 和125 两个温度点，V REF 的值基本一致，如图11 所示，保证了V REF 的较小温度系数。此时，T0=49，
V REF=1.2147V，T=－55 或125 时，V REF＝1.2119V，可计算出V REF 的温度系数：( )
1.2147 1.2119 1
2.8 30
125 55 1.2176
TC ppm ppm
?
= = <
+ ×
满足题目对基准电压源温度系数的要求。
在上述过程中，不难发现一个关系，即V REF 的温度系数TC 和零温度系数
点T0 之间存在的关系：如果设计中要求确定的零温度系数点T0，比如T0=27，则需通过调整R2/R1 的值，使V REF 的零温度点在27 处，此时V REF 随温度T 的曲线就确定下来了，也即TC 确定了；如果设计要求V REF 有最小的温度系数TC，则应调整R2/R1 的值，使V REF 在温度范围两个边界处的大小一致，曲线大致对
称，此时T0 点也被确定下来了。
19
2、PTAT 电流产生及V REF 产生结构的选择
图12、传统采用的结构
图12 所示的结构是带隙基准电压产生的经典结构，PTAT 电流流经R2 产生
一个PTAT 电压，此PTAT 电压和Q3 的V EB 之和构成了基准电压源V REF。要使此结构正常工作，则流经Q1 和Q2 的电流要保持一定精确的比例关系，而要精确地保持一定比例，最好在Q1 和Q2 的每条支路上面有两个P 管，并使之成为镜象结构。如果在Q1 和Q2 所在的支路只有一个P 管，则无法精确地将电流镜象至Q3 支路，也即无法用上面的电路实现基准。图12 只是一个示意图，并不是实实在在可以直接用的带隙基准电路图。
如果我们在Q1 和Q2 支路只有一个P 管，由上面分析可知，无法镜象PTAT
电流至Q3 支路，那我们如何得到基准呢？经过思考，决定将PTAT 电压的产生放在Q2 所在的支路，如图13 所示，由于INP 点的电压和INN 点的电压基本相等，等于VEB1，加上PTAT 电流流经R2 上产生的PTAT 电压，即可保证产生基
准电压V REF。如果在Q1 所在的支路不加任何电阻，通过仿真发现Q1 和Q2 两条支路的电流很难精确相等。经分析，因为INN 和INP 节点的电压基本相等，在Q2 支路由于R2 上分压的存在，使MP8 的漏极电压比MP7 高0.5V 左右，MP7 和MP8 沟道效应的存在，阻止了两条支路电流的精确相等。分析出了原因，在Q1 的支路加了一电阻R3，并且满足R3=R2，从而保证了两个P 管漏极的电
压的相等，使两P 管的沟道效应程度相同，保证了两支路电流的精确相等。仿真20
发现，通过该方法来保证电流相等的效果是明显的，采用该结构是可行的。
图13、本设计中采用的结构
6 收获和建议
本次课程设计留给我们的时间比较长，接近三个月，如果能全心投入来做这
个题目，无论选择哪道题目，肯定都会做出性能很好的结果来。由于同时做着其他方面的内容，在课程设计上花的时间并不多，但基本上完成了设计任务。
从设计出的带隙基准电路的性能指标来看，除了电压调整率这个性能不符合
题目要求的指标外，其他基本上都可以接受。虽然接触带隙基准电路的时间很长，而且见过不少结构的基准电路，也反向设计过带隙基准电压源，但这次课程设计是第一次真正意义上的正向设计过程。除了设计出电路之外，收获最多的内容是第五部分中的两个专题讨论：1、V REF 零温度系数点的移动及温度系数的减小；
2、PTAT 电流产生及V REF 产生结构的选择。通过第一个专题的分析，对以后设计带隙基准电路提供了参考依据，真正弄明白了如何去调节参数来移动领温度系数点和减小电路的温度系数。在PTAT 电流产生及V REF 产生结构的选择上面，也遇到了不少问题，刚开始想照着图12 所示的结构来连接电路，但实际上是不行的，经过思考和改进，进采用了图13 的电路，并且采用电阻R3 解决了沟道21
长度调制效应引起的电流不精确相等的问题。
从事模拟集成电路设计来说，真正地去正向设计一些模块，比如运算放大器，
有源滤波器，ADC 和PLL 等模块，对提高设计电路的感觉是非常重要的。具体去设计与只看别人的电路结构有较大区别，在设计过程中，会逐渐明白为什么一个要采用这样一个结构，为什么要这样设计，对电路的理解更为深刻。现在对模拟电路设计具有较深的兴趣和感情，希望自己多做一些具体的小模块的研究与设计。
参考文献
[1] Arash Reyhani-Masoleh,and A. Hasan,“Low Complexity Bit Parallel Architecture for Polynomial Basis Multiplication over GF(2m)”，IEEE Transaction on Computer,vol.53,no.8,pp.945-959,Aug.2004.
[2]王衍波等. 应用密码学[M].北京:机械工业出版社,2003
[3]YongJe Choi,HoWon Kim,MooSeop Kim.Implementation of Elliptic Curve Cryptographic over GF （2128）for ECC Protocols[S].2001
集成电路设计实验报告
集成电路设计 实验报告 时间：2011年12月
实验一原理图设计 一、实验目的 1.学会使用Unix操作系统 2.学会使用CADENCE的SCHEMA TIC COMPOSOR软件 二：实验内容 使用schematic软件，设计出D触发器，设置好参数。 二、实验步骤 1、在桌面上点击Xstart图标 2、在User name：一栏中填入用户名，在Host：中填入IP地址，在Password：一栏中填入 用户密码，在protocol：中选择telnet类型 3、点击菜单上的Run！，即可进入该用户unix界面 4、系统中用户名为“test9”，密码为test123456 5、在命令行中（提示符后，如：test22>）键入以下命令 icfb&↙(回车键)，其中& 表示后台工作，调出Cadence软件。 出现的主窗口所示： 6、建立库(library)：窗口分Library和Technology File两部分。Library部分有Name和Directory 两项，分别输入要建立的Library的名称和路径。如果只建立进行SPICE模拟的线路图，Technology部分选择Don’t need a techfile选项。如果在库中要创立掩模版或其它的物理数据（即要建立除了schematic外的一些view），则须选择Compile a new techfile(建立新的techfile)或Attach to an existing techfile(使用原有的techfile)。 7、建立单元文件(cell)：在Library Name中选择存放新文件的库，在Cell Name中输 入名称，然后在Tool选项中选择Composer-Schematic工具(进行SPICE模拟)，在View Name中就会自动填上相应的View Name—schematic。当然在Tool工具中还有很多别的
集成电路实验报告报告—2008301200188王晓东
武汉大学教学实验报告 实验名称集成电路实验指导教师孙涛姓名王晓东年级08 学号2008301200188 成绩 一、预习部分 1．实验目的 2．实验基本原理 3．主要仪器设备（含必要的元器件、工具）
实验一：Shell命令与Solaris9桌面管理 一．实验目的 了解Sorlaris 平台发展历史，Unix 操作系统的主要三个部分。掌握Unix 的Shell 基本命令，公共桌面管理(Common Desk Environment)基本操作，Unix 的文件管理。 二．预备知识与实验原理 计算机基本知识，Unix 操作系统发展的历史、特点，基本UNIX Shell 文件管理命令（见本章第一节）。 三．实验设备与软件平台 Unix 服务器，工作站。 四．实验内容与要求 熟悉三种UnixShell，及基本文件管理命令行命令： 掌握UnixShell 的基本命令、使用、参数意义；并学会使用帮助； 熟悉Unix 文件管理系统； 基本掌握Sorlaris 公共桌面管理平台(CDE)。 五．实验步骤 1. 分别完成并熟练掌握如下实验内容（参阅第一节内容） Bourneshell($) Kornshell($) Cshell(%) ls 显示文件名 cd 目录转换 mkdir 创建目录 rmdir 删除目录 cp 文档复制 find 文件查找 vi 编辑器 geidt 编辑器 man 帮助 exit 系统退出 reboot 系统重启 pwd 显示当前路径 二、实验操作部分 1．实验操作过程（可用图表示） 2．结论
2. Sorlaris 操作系统的三个基本组成，熟悉命令行下的文件管理，子目录等。 3. CDE（公共桌面环境） （1）geidt 编辑文本文件 （2）在CDE 下运行可执行程序 （3）文件管理 思考题 1.简述UNIX 操作系统的三个组成部分。 答：UNIX 操作系统是基于文件的，其三个主要部分是Kernel(内核)、Shell、文件系统。Kernel是操作系统的核心，Shell是用户与kernel之间的接口。它就像是命令的解释器或翻译器。Solaris环境的文件结构是分层的目录树结构，类似于DOS的文件结构。2.简述UNIX 演化过程和特点。 答：最早的计算机都采用的是批处理的方式，耗费的时间和财力都比较大，为克服这一缺点，贝尔实验室研制了一种较为简单的操作系统即UNIX。随着许多商业机构和学术机构的加入，使UNIX得到了迅速的发展。直至今天拥有强大功能、性能良好的的UNIX 系统。 UNIX系统具有可移植性好、可靠性高、伸缩性强、开放性好、网络功能强、数据库支持强大、用户界面良好、文本处理工具强大而完美、开发环境良好、系统审计完善、系统安全机制强、系统备份功能完善、系统结构清晰、系统的专业性和可制定性强的特点。 3.何为UNIX shell？有那些常用shell 命令？ 答：UNIX Shell 是Unix 内核与用户之间的接口，是Unix 的命令解释器。常用的shell 命令有Bourne Shell（sh）、Korn Shell（ksh）、C Shell（csh）、Bourne-again Shell （bash）。 实验二：Tcl脚本命令与编程——从1到100的累加 一. 实验目的 掌握Tcl 基本命令，脚本编程的语法，数据类型、控制结构命令，以及基本Tcl 脚本 编程。 二. 预备知识与实验原理 见本章第二节，Tcl/Tk 脚本基础。 三. 实验设备与软件平台 UNIX 服务器一台，工作站数台，Tcl 8.3.2。 四. 实验要求 （1）掌握Tcl 的基本语法、命令结构。 （2）编写脚本程序实现1 到100 的累加。 五. 实验步骤 阅读第二节内容并完成如下实验：
数字IC设计工程师招聘面试笔试100题附答案
数字IC设计工程师招聘面试笔试100题附答案
数字IC设计工程师招聘面试笔试100题附答 案 1：什么是同步逻辑和异步逻辑？（汉王） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除能够使用带时钟的触发器外，还能够使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。 2：同步电路和异步电路的区别： 同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其它的触发器的状态变化不与时钟脉冲同步。 3：时序设计的实质：
时序设计的实质就是满足每一个触发器的建立/保持时间的要求。 4：建立时间与保持时间的概念？ 建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。 保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。 5：为什么触发器要满足建立时间和保持时间？ 因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做能够防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。 （比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D端像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要经过反馈来锁存状态，从后级门传到前级门需要时间。
(完整版)数字IC设计工程师笔试面试经典100题(大部分有答案)
1：什么是同步逻辑和异步逻辑？（汉王） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。 2：同步电路和异步电路的区别： 同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。 3：时序设计的实质： 时序设计的实质就是满足每一个触发器的建立/保持时间的要求。 4：建立时间与保持时间的概念？ 建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。 5：为什么触发器要满足建立时间和保持时间？ 因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。 （比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D端像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。 6：什么是亚稳态？为什么两级触发器可以防止亚稳态传播？ 这也是一个异步电路同步化的问题。亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做“一位同步器”，他只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢复时间+ 第二级触发器的建立时间< = 时钟周期。
电路设计实验报告
电子技术课程设计 题目： 班级： 姓名： 合作者：
数字电子钟计时系统 一、设计要求 用中、小规模集成电路设计一台能显示时、分、秒的数字电子钟，基本要求如下： 1、采用LED显示累计时间“时”、“分”、“秒”。 2、具有校时功能。 二、设计方案 数字电子钟主要由振荡器、分频器、计数器、译码器、显示器等几部分组成，其整体框图为 其中，秒信号发生器为：
由石英晶体发出32768Hz的振荡信号经过分频器，即CD4060——14级串行二进制计数器/分频器和振荡器，输出2Hz 的振荡信号传入D触发器，经过2分频变为秒信号输出。 校时电路为： 当K1开启时，与非门一端为秒信号另一端为高电位，输出即为秒信号秒计数器正常工作，当K1闭合，秒信号输出总为0，实现秒暂停。 当K2/K3开启时，分信号/时信号输入由秒计数器输出信号及高电平决定，所以输出信号即为分信号/时信号，当K2/K3闭合时，秒信号决定分信号/时信号输出，分信号/时信号输出与秒信号频率一致， 以实现分信号/时信号的加速校时。 秒、分计数器——60进制
首先，调节CD4029的使能端，使其为十进制加法计数器。将输入信号脉冲输入第一个 计数器（个位计数器）计十个数之后将，进位输出输给下一个计数器（十位计数器）的进位 输入实现十秒计数。当计数器的Q1，Q2输出均为1时经过与门电路，输出高电平，作为分 脉冲或时脉冲并同时使两计数器置零。 时计数器——24进制 时脉冲 首先，调节CD4029的使能端，使其为十进制加法计数器。将输入信号脉冲输入第一个 计数器（个位计数器）计十个数之后将，进位输出输给下一个计数器（十位计数器）的进位 输入实现十秒计数。当十位计数器Q1和个位计数器Q2输出均为1时经过与门电路，输出 高电平使两计数器置零。 译码显示电路
数字ic设计实验报告
数字集成电路设计 实验报告 实验名称二输入与非门的设计 一．实验目的 a)学习掌握版图设计过程中所需要的仿真软件
b)初步熟悉使用Linux系统 二．实验设备与软件 PC机，RedHat,Candence 三．实验过程 Ⅰ电路原理图设计 1.打开虚拟机VMware Workstation，进入Linux操作系统RedHat。 2.数据准备，将相应的数据文件拷贝至工作环境下，准备开始实验。 3.创建设计库，在设计库里建立一个schematic view，命名为，然后进入电路 图的编辑界面。 4.电路设计 设计一个二输入与非门，插入元器件，选择PDK库（xxxx35dg_XxXx）中的nmos_3p3、 pmos_3p3等器件。形成如下电路图，然后check and save，如下图。 图1.二输入与非门的电路图 5.制作二输入与非门的外观symbol Design->Create Cellview -> From Cellview，在弹出的界面，按ok后出现symbol Generation options，选择端口排放顺序和外观，然后按ok出现symbol编辑界面。按照需 要编辑成想要的符号外观，如下图。保存退出。
图2.与非门外观 6.建立仿真电路图 方法和前面的“建立schemtic view”的方法一样，但在调用单元时除了调用analogL 库中的电压源、（正弦）信号源等之外，将之前完成的二输入与非门调用到电路图中，如下图。 图3.仿真电路图 然后设置激励源电压输出信号为高电平为3.5v，低电平为0的方波信号。 7.启动仿真环境 在ADE中设置仿真器、仿真数据存放路径和工艺库，设置好后选择好要检测的信号在电路中的节点，添加到输出栏中，运行仿真得到仿真结果图。
cmos模拟集成电路设计实验报告
北京邮电大学 实验报告 实验题目：cmos模拟集成电路实验 姓名：何明枢 班级：2013211207 班内序号：19 学号：2013211007 指导老师：韩可 日期：2016 年 1 月16 日星期六
目录 实验一:共源级放大器性能分析 (1) 一、实验目的 (1) 二、实验内容 (1) 三、实验结果 (1) 四、实验结果分析 (3) 实验二:差分放大器设计 (4) 一、实验目的 (4) 二、实验要求 (4) 三、实验原理 (4) 四、实验结果 (5) 五、思考题 (6) 实验三：电流源负载差分放大器设计 (7) 一、实验目的 (7) 二、实验内容 (7) 三、差分放大器的设计方法 (7) 四、实验原理 (7) 五、实验结果 (9) 六、实验分析 (10) 实验五：共源共栅电流镜设计 (11) 一、实验目的 (11) 二、实验题目及要求 (11) 三、实验内容 (11) 四、实验原理 (11) 五、实验结果 (14) 六、电路工作状态分析 (15) 实验六：两级运算放大器设计 (17) 一、实验目的 (17) 二、实验要求 (17) 三、实验内容 (17) 四、实验原理 (21) 五、实验结果 (23) 六、思考题 (24) 七、实验结果分析 (24) 实验总结与体会 (26) 一、实验中遇到的的问题 (26) 二、实验体会 (26) 三、对课程的一些建议 (27)
实验一:共源级放大器性能分析 一、实验目的 1、掌握synopsys软件启动和电路原理图（schematic）设计输入方法； 2、掌握使用synopsys电路仿真软件custom designer对原理图进行电路特性仿真； 3、输入共源级放大器电路并对其进行DC、AC分析，绘制曲线； 4、深入理解共源级放大器的工作原理以及mos管参数的改变对放大器性能的影响 二、实验内容 1、启动synopsys，建立库及Cellview文件。 2、输入共源级放大器电路图。 3、设置仿真环境。 4、仿真并查看仿真结果，绘制曲线。 三、实验结果 1、实验电路图
集成电路设计实验2
集成电路设计实验报告 院别：电信学院专业：电子科学与技术 班级：电子姓名：学号：组序： 实验（二）题目名称：CMOS反相器的版图设计（PMOS、NMOS） 成绩：教师签名：批改时间： 一、实验目的： 在集成电路设计当中，集成电路设计软件的介入大大的缩短了开发周期，减小了设计风险，使得我们在设计的时候可以发现并改正电路设计上的绝大多数bug。所以说学习设计软件已经成为集成电路设计工程师的必修课。而Ledit软件以其良好的人机操作界面，以及强大的设计规则检查能力而在集成电路的设计当中充当了很重要的角色。在此次试验当中我们需要独立完成CMOS反相器的版图设计，规则检查，以及排除错误工作。从而达到比较熟练的掌握Ledit 的基本功能已经操作方法。 二、实验要求： 如将设计好的电路制成实际使用的集成块，就必须利用版图工具将设计的电路采用标准工艺文件转换成可以制造的版图。然后再将版图提交给集成电路制造厂家（foundry），完成最后的集成块制造，所以画版图的本质就是画电路原理图。 在画版图时，首先要明白工艺文件的含义，每一种工艺文件代表一条工艺线所采用的光刻尺寸，以及前后各个工序等等；其次要懂得所使用的工具步骤及各个菜单及菜单栏的内容，以便熟练使用该软件；最后对所画版图进行验证，确保不发生错误。 此外，还必须了解所使用的版图设计法则，对于不同的工艺尺寸其法则有所不同，这就要求设计者在应用该软件时，必须熟悉相应的设计法则，为完成正确的版图做准备。该实验原理是画常见的CMOS反相器，画版图时要求熟悉CMOS反相器的工艺过程及设计法则。
三、实验方法： 首先在实验一的基础上进一步熟悉L-EDIT版图设计软件的工具及工艺库，比较熟练地掌握该软件画版图的方法。以CMOS反相器为例，在前面画的PMOS、NMOS 的基础上，通过调用将他们组合到一起，再完成整个CMOS反相器的设计，设计完成后运用该软件的设计规则对所画的版图进行DRC验证，并修改不正确的部分，直至设计无错误。 四、实验内容： 1.运行L-Edit程序时，L-Edit会自动将工作文件命名为Layout1.tdb并显示在窗口的标题栏上。 2.另存为新文件：选择执行File/Save As子命令，将自己的工程文件保存在C:\DocumentsandSettings\Administrator\桌面\实验相关\Tanner\Ledit90\Samples\SPR\exam ple1中，在“文件名”文本框中输入新文件名称：NOMS。保存到example目录的原因是防止后面做剖视图的时候没法进行。 3.替换设置信息：选择执行File/Replace Setup子命令打开对话框，单击“From File”栏填充框的右侧的Browser按钮，选择C:\Documents and Settings\Administrator\桌面\实验相关\Tanner\Ledit90\Samples\SPR\example1\lights.tdb文件，如图所示，单击OK就将lights.tdb文件中的格点、图层、以及设计规则等设定应用在当前工程中。 4.画出PMOS：按照实验一的步骤，设计PMOS的版图。并进行相应的规则检查，直到没有错误。画好后如图所示：
数字ic设计经验分享
摘要:随着数字电路设计的规模以及复杂程度的提高，对其进行设计所花费的时间和费用也随之而提高。根据近年来的统计，对数字系统进行设计所花的时间占到了整个研发过程的60%以上。所以减少设计所花费的实践成本是当前数字电路设计研发的关键，这就必须在设计的方法上有所突破。 关键词:数字系统；IC；设计 一、数字IC设计方法学 在目前CI设计中，基于时序驱动的数字CI设计方法、基于正复用的数字CI设计方法、基于集成平台进行系统级数字CI设计方法是当今数字CI设计比较流行的3种主要设计方法，其中基于正复用的数字CI设计方法是有效提高CI设计的关键技术。它能解决当今芯片设计业所面临的一系列挑战:缩短设计周期，提供性能更好、速度更快、成本更加低廉的数字IC芯片。 基于时序驱动的设计方法，无论是HDL描述还是原理图设计，特征都在于以时序优化为目标的着眼于门级电路结构设计，用全新的电路来实现系统功能;这种方法主要适用于完成小规模ASIC的设计。对于规模较大的系统级电路，即使团队合作，要想始终从门级结构去实现优化设计，也很难保证设计周期短、上市时间快的要求。 基于PI复用的数字CI设计方法，可以满足芯片规模要求越来越大，设计周期要求越来越短的要求，其特征是CI设计中的正功能模块的复用和组合。采用这种方法设计数字CI，数字CI包含了各种正模块的复用，数字CI的开发可分为模块开发和系统集成配合完成。对正复用技术关注的焦点是，如何进行系统功能的结构划分，如何定义片上总线进行模块互连，应该选择那些功能模块，在定义各个功能模块时如何考虑尽可能多地利用现有正资源而不是重新开发，在功能模块设计时考虑怎样定义才能有利于以后的正复用，如何进行系统验证等。 基于PI复用的数字CI的设计方法，其主要特征是模块的功能组装，其技术关键在于如下三个方面:一是开发可复用的正软核、硬核;二是怎样做好IP复用，进行功能组装，以满足目标CI的需要;三是怎样验证完成功能组装的数字CI是否满足规格定义的功能和时序。 二、典型的数字IC开发流程 典型的数字CI开发流程主要步骤包含如下24方面的内容: (1)确定IC规格并做好总体方案设计。 (2)RTL代码编写及准备etshtnehc代码。 (3)对于包含存储单元的设计，在RTL代码编写中插入BIST(内建自我测试)电路。 (4)功能仿真以验证设计的功能正确。 (5)完成设计综合，生成门级网表。 (6)完成DFT(可测试设计)设计。 (7)在综合工具下完成模块级的静态时序分析及处理。 (8)形式验证。对比综合网表实现的功能与TRL级描述是否一致。 (9)对整个设计进行Pre一layout静态时序分析。 (10)把综合时的时间约束传递给版图工具。 (11)采样时序驱动的策略进行初始化nooprlna。内容包括单元分布，生成时钟树 (12)把时钟树送给综合工具并插入到初始综合网表。 (13)形式验证。对比插入时钟树综合网表实现的功能与初始综合网表是否一致。 (14)在步骤(11)准布线后提取估计的延迟信息。 (15)把步骤(14)提取出来的延迟信息反标给综合工具和静态时序分析工具。 (16)静态时序分析。利用准布线后提取出来的估计延时信息。
集成电路综合实验报告
集成电路设计综合实验 题目：集成电路设计综合实验 班级：微电子学1201 姓名： 学号：
集成电路设计综合实验报告 一、实验目的 1、培养从版图提取电路的能力 2、学习版图设计的方法和技巧 3、复习和巩固基本的数字单元电路设计 4、学习并掌握集成电路设计流程 二、实验内容 1. 反向提取给定电路模块（如下图1所示），要求画出电路原理图，分析出其所完成的逻辑功能，并进行仿真验证；再画出该电路的版图，完成DRC验证。 图1 1.1 查阅相关资料，反向提取给定电路模块，并且将其整理、合理布局。 1.2 建立自己的library和Schematic View（电路图如下图2所示）。 图2 1.3 进行仿真验证，并分析其所完成的逻辑功能（仿真波形如下图3所示）。
图3 由仿真波形分析其功能为D锁存器。 锁存器:对脉冲电平敏感，在时钟脉冲的电平作用下改变状态。锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，当锁存器处于使能状态时，输出才会随着数据输入发生变化。简单地说，它有两个输入，分别是一个有效信号EN,一个输入数据信号DATA_IN，它有一个输出Q，它的功能就是在EN有效的时候把DATA_IN的值传给Q，也就是锁存的过程。 只有在有锁存信号时输入的状态被保存到输出，直到下一个锁存信号。其中使能端A 加入CP信号，C为数据信号。输出控制信号为0时，锁存器的数据通过三态门进行输出。所谓锁存器，就是输出端的状态不会随输入端的状态变化而变化，仅在有锁存信号时输入的状态被保存到输出，直到下一个锁存信号到来时才改变。锁存，就是把信号暂存以维持某种电平状态。 1.4 生成Symbol测试电路如下(图4所示) 图4
集成电路设计课程实验报告
VLSI设计课程实验报告 一、第一题 1、实验要求 从L-Edit的spr/examplel/lightslb.tdb库中研究一个六管电路，将其还原成CMOS电路结构并说明逻辑功能。 我们选择三输入的或非门作为讨论对象。 2、三输入的或非门的版图 图1 三输入或非门的版图
3、版图的分析 如图1，从左到右上面的三个MOS管分别标记为M1、M2和M3，下面的三个为M4、M5和M6。其中粉红色的三个长方形为栅极，分别连接输入信号A、B和C。黑色的接触孔连接第一层金属和MOS管有源区，白色的接触孔连接第一层金属和第二层金属。观察下面的三个MOS管，M4源极接地，漏极接OUT；M5和M4公用一个漏极，M5源极接地；M6和M5公用一个源极，漏极接OUT，即M4、M5和M6并联。同理，可分析出M1、M2和M3串联到电源。所以，版图为3输入的或非门。 在Ledit下执行Tools/Extract命令，即可将版图提取为网表文件，可知六个晶体管的L=2um，W=28um，PMOS管的衬底都接电源，NMOS管的衬底都接地。4、三输入或非门电路图 图2 三输入或非门的电路图
二、第二题 1、实验要求 基于CSMC0.6um dpdm CMOS工艺规则以及SPICE参数，画出一个CMOS 反向器，要求P管的沟道宽度是N管的3倍，并在输入激励的tr为500ps，tf为300ps时，用T-SPICE进行模拟，并分别给出负载Cl为0.01pf和1pf时的反向器延时tr和tf。 2、电路图 图3 反相器的电路图 参数设置： NMOS L=0.6u W=3u AD=5.7p PD=9.8u AS=5.7p PS=9.8u PMOS L=0.6u W=9u AD=17.1p PD=21.8u AS=30.06p PS=25.4u 电源电压为5V，输入信号的高低电平分别为 5V，0V 3、绘制的版图
集成电路设计综合实验报告
集 成 电 路 设 计 实 验 报 告 电控学院 微电0902班 0906090216 张鹏
目录 1 综合实验的任务与目的 (2) 2 综合实验的内容和要求 (2) 3设计方案对比和论证确定 (4) 4设计实现过程 (5) 5验证结果说明和结论 (7) 6总结版图设计技巧 (9) 7 参考文献 (10)
MOS集成运算放大器的版图设计 1 综合实验的任务与目的 集成电路设计综合实验是微电子学专业学科的实践性教学课程，其任务是向学生介绍集成电路软件设计的基本知识，基本的设计方法，学会使用专用软件进行集成电路设计，学习集成电路版图的设计及物理验证的一般方法技巧。本次集成电路设计综合实验要求学生完成对CMOS 集成运算放大器电路的版图设计及其物理验证。 2 综合实验的内容和要求 2.1 实验的内容 本次集成电路设计综合实验的内容为：CMOS 集成运算放大器的版图设计以及采用DIVA工具进行物理验证。版图设计的过程是：先进行电路分析，计算出各端点的电压及各管的电流，从而求出各管的W/L比，进而依据设计规则设计各管图形，进行布局、布线以及物理验证，最后完成整个版图设计。 2.1.1 目标电路及其性能要求 目标电路原理图如图1所示，为两级CMOS集成运算放大器，其中M1～M4构成有源负载的差分输入级；M5提供该级的工作电流；M8，M9构成共源放大电路，作为输出级；M7为源跟随器，作为增益为1的缓冲器，以克服补偿电容的前馈效应，并消除零点；M6提供M7的工作电流；M10，M11组成运放的偏置电路。
图1 CMOS 集成运算放大器原理图 电路的性能要求：输出电压摆幅大于V 3±；最大转换速率为s V μ/30；补偿电容Cc 为10pF 。 2.1.2 工艺选择 本设计选择0.6um double metal double poly mixed signal technology 。 工艺信息描述： 工艺名称：6S06DPDM-CT 工艺尺寸：0.6um 多晶硅层数：2 铝的层数：2 电压类型： 3~5V 工艺参数： )/(4002s V cm N ?=μ，)(2002s V cm P ?=μ，01.0=λ，28/103.2cm F C ox -?=，V V TP 1-=，V V TN 1=。 假定V V GS 5.2=时，晶体管进入饱和工作状态。 2.1.3 版图设计的一般方法和技巧 实际电路和原理图毕竟有所差别，各种非理想因素会影响电路的性能，使之偏离设计目标。因此，我们先要了解实际电路中各种非理想因素存在的原因，以及它对电路造成的影响。然后，同时从仿真和版图两个方面入手来解决这个问题。一方面，在电路设计中
模拟CMOS集成电路设计课程设计实验报告(二级放大器的设计)
模拟CMOS集成电路设计课程设计报告 --------二级运算放大器的设计信息科学技术学院电子与科学技术系
一、概述： 运算放大器是一个能将两个输入电压之差放大并输出的集成电路。运算放大器是模拟电子技术中最常见的电路，在某种程度上，可以把它看成一个类似于BJT 或FET 的电子器件。它是许多模拟系统和混合信号系统中的重要组成部分。 它的主要参数包括：开环增益、单位增益带宽、相位阈度、输入阻抗、输入偏流、失调电压、漂移、噪声、输入共模与差模范围、输出驱动能力、建立时间与压摆率、CMRR、PSRR以及功耗等。 二、设计任务： 设计一个二级运算放大器，使其满足下列设计指标： 工艺Smic40nm 电源电压 1.1v 负载100fF电容 增益20dB 至少40dB 3dB带宽20MHz 输入小信号幅度5uV 共模电平自己选取 输出共模电平自己选取 电路结构两级放大器 相位裕度60~70度 功耗无要求 三、电路分析： 1.电路结构：
最基本的二级运算放大器如下图所示，主要包括四部分：第一级放大电路、第二级放大电路、偏置电路和相位补偿电路。 2.电路描述： 输入级放大电路由PM2、PM0、PM1和NM0、NM1组成。PM0和PM1构成差分输入对，使用差分对可以有效地抑制共模信号干扰；NM0和NM1构成电流镜作为有源负载；PM2作为恒流源为放大器第一级提供恒定的偏置电流。 第二级放大电路由NM2和PM3构成。NM2为共源放大器；
PM3为恒流源作负载。 相位补偿电路由电阻R0和电容C0构成，跨接在第二级输入输出之间，构成RC米勒补偿。 此外从电流电压转换角度来看，PM0和PM1为第一级差分跨导级，将差分输入电压转换为差分电流。NM0和NM1为第一级负载，将差模电流恢复为差模电压。NM2为第二级跨导级，将差分电压信号转换为电流，而PM3再次将电流信号转换成电压信号输出。 偏置电压由V0和V2给出。 3.静态特性 对第一级放大电路： 构成差分对的PM0和PM1完全对称，故有 G m1=g mp0=g mp1 (1) 第一级输出电阻 R out1=r op1||r on1 (2) 则第一级电压增益 A1=G m1Rout1=g mp0,1(r op1||r on1) (3) 对第二级放大电路： 电压增益 A2=G m2R out2= -g mn2(r on2||r op3) (4) 故总的直流开环电压增益 A0=A1A2= -g mp0,1g mn2(r op1||r on1)(r on2||r op3) (5)
数字ic设计实验报告
Harbin Institute of Technology 数字集成电路设计 实验报告 实验名称二输入与非门的设计 学生姓名：李嘉慧 学号：1132120128 班级：1321201 专业：电子信息科学与技术 任课教师：来逢昌
2016年5月 一．实验目的 a)学习掌握版图设计过程中所需要的仿真软件 b)初步熟悉使用Linux系统 二．实验设备与软件 PC机，RedHat,Candence 三．实验过程 Ⅰ电路原理图设计 1.打开虚拟机VMware Workstation，进入Linux操作系统RedHat。 2.数据准备，将相应的数据文件拷贝至工作环境下，准备开始实验。 3.创建设计库，在设计库里建立一个schematicview，命名为，然后进入电路图 的编辑界面。 4.电路设计 设计一个二输入与非门，插入元器件，选择PDK库（xxxx35dg_XxXx）中的nmos_3p3、pmos_3p3等器件。形成如下电路图，然后check and save，如下图。
图1.二输入与非门的电路图 5.制作二输入与非门的外观symbol Design->Create Cellview -> From Cellview，在弹出的界面，按ok后出现symbol Generation options，选择端口排放顺序和外观，然后按ok出现symbol编辑界面。按照需 要编辑成想要的符号外观，如下图。保存退出。 图2.与非门外观
6.建立仿真电路图 方法和前面的“建立schemtic view”的方法一样，但在调用单元时除了调用analogL 库中的电压源、（正弦）信号源等之外，将之前完成的二输入与非门调用到电路图中，如下图。 图3.仿真电路图 然后设置激励源电压输出信号为高电平为3.5v，低电平为0的方波信号。 7.启动仿真环境 在ADE中设置仿真器、仿真数据存放路径和工艺库，设置好后选择好要检测的信号在电路中的节点，添加到输出栏中，运行仿真得到仿真结果图。
集成电路CAD实验报告
集成电路CAD实验报告 姓名：席悦学号：2120503018 班级：微电子31班 一、实验目的： 通过设计一个简单的缓冲器的原理图到最终的版图，对Cadence的Composer，Analog Design Environment，Virtuoso，Assura等各大功能模块逐一了解，使学生掌握模拟集成电路设计的总体流程，为日后的学习、工作打下坚实的基础。 二、实验项目： 1.缓冲器的设计： 在配置好Cadence之后，进入Cadence的CIW界面。 为设计一个完整的缓冲器，首先需要设计一个反相器。利用Cadence的电路编辑工具Composer-Schematic绘制如下图所示的inverter电路： 之后利用此inverter Schematic 构建如下图所示的inverter Symbol：
我们知道，一个Buffer是由两个Inverter组成，利用前边构建Inverter Schematic的方法，画出缓冲器Buffer的电路原理图：
其中的反相器直接调用之前做好的Inverter的Symbol。同样的，利用此缓冲器的原理图生成相应的缓冲器Symbol图： 之后构建仿真电路，对所设计的Buffer电路进行电路仿真（ADE）。仿真电路图如下：
在仿真过程中，我们分别采用tt，ss，ff工艺角进行仿真，得到了如下的波形图和仿真数据： ①tt工艺角： 其相应数据参数为： Marker,/I5/V1,/OUT,/IN M0:Y,900mV,900mV,900mV x[0],111.36ps,778.31ps,50ps x[1],5.1063ns,5.9952ns,5.05ns ②ss工艺角： 其相应数据参数为： Marker,/I5/V1,/OUT,/IN
IC 设 计 实 验 报 告
IC 设计实验报告 (1)打开S-Edit程序：S-Edit会自动将工作文件命名为“File0.sdb”并显示在窗口的标题栏上。
工作电源加入结果一 （7）加入输入信号： 加入输入信号的结果 （8）更改模块名称： （9）输出成SPICE文件：要将设计好的S-Edit电路图借助T-Spice软件分析与模拟此电路的性质，需先将电路图转换成SPICE格式。要进行此操作，第一种方法是单击S-Edit右上方的按钮，则会自动输出成SPICE 文件并打开T-Spice软件，第二种则可由选取窗口选单File→Export输出文件，再打开T-Spice程序，其方法是可以执行在..\Tanner\Tspice70目录下的“wintsp32.exe”文件，或选择“开始”→“程序”→ Tanner EDA →T-Spice Pro v7.0→T-Spice命令，即可打开T-Spice程序，再打开从Ex3的inv_tran模块输出的inv_tran.sp 文件，结果如图所示。 输出成SPICE文件 （10）加载包含文件：由于不同的流程有不同的特性，在模拟之前，必须有引入MOS组件的模型文件，此模型文件内有包括电容电阻系数等数据，以供Spice模拟之用。 选择Include File选项 包含文件设定
（11）分析设定：此范例为反相器的瞬时分析，必须下瞬时分析指令。 瞬时分析设定 瞬时分析设定结果 （12）输出设定：观察瞬时分析结果，要设定观察瞬时分析结果为哪些节点的电压或电流，在此要观察的是输入节点IN与输出节点OUT的电压模拟结果。 单击Transient results按钮，在Node name文本框输入输入节点名称“IN”，注意大小写需与组件所连接的节点名称完全一致，单击Add按钮。最后单击Insert Command按钮，则会出现以红色字开头的“.print tran v (IN) v (OUT)”， 设定结果 （13）进行模拟：选择Simulate Start Simulation命令，，并会自动打开W-Editor窗口来观看模拟波形图。
数字IC设计经典笔试题
数字IC设计经典笔试题 张戎王舵蒋鹏程王福生袁波 摘要 本文搜集了近年来数字IC设计公司的经典笔试题目，内容涵盖FPGA、VerilogHDL编程和IC设计基础知识。 Abstract This article includes some classical tests which have been introduced into interview by companies in digital IC designing in recent years. These tests are varied from FPGA，verlog HDL to base knowledge in IC designing. 关键词 FPGA VerilogHDL IC设计 引言 近年来，国内的IC设计公司逐渐增多，IC公司对人才的要求也不断提高，不仅反映在对相关项目经验的要求，更体现在专业笔试题目难度的增加和广度的延伸。为参加数字IC 设计公司的笔试做准备，我们需要提前熟悉那些在笔试中出现的经典题目。 IC设计基础 1：什么是同步逻辑和异步逻辑？ 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。 2：同步电路和异步电路的区别： 同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。 3：时序设计的实质： 时序设计的实质就是满足每一个触发器的建立/保持时间的要求。 4：建立时间与保持时间的概念？
数字IC设计——整理
数字集成电路设计整理 一、概念 1. ASIC——Application Specific Integrated Circuit专用集成电路 ASIC在批量生产时与通用集成电路(IC)相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。 ASIC分为全定制和半定制。全定制设计需要设计者完成所有电路的设计，半定制使用库里的标准逻辑单元(Standard Cell)，设计时可以从标准逻辑单元库中选择SSI(门电路)、MSI(如加法器、比较器等)、数据通路(如ALU、存储器、总线等)、存储器甚至系统级模块(如乘法器、微控制器等)和IP核，这些逻辑单元已经布局完毕，而且设计得较为可靠，设计者可以较方便地完成系统设计。 全定制能够比半定制的ASIC芯片运行速度更快。 2.IP——Intellectual Property知识产权 3.数字后端 指将前端设计产生的门级网表通过EDA设计工具进行布局布线和进行物理验证并最终产生供制造用的GDSII数据的过程。其主要工作职责有：芯片物理结构分析、逻辑分析、建立后端设计流程、版图布局布线、版图编辑、版图物理验证、联络代工厂并提交生产数据。作为连接设计与制造的桥梁，合格的版图设计人员既要懂得IC 设计、版图设计方面的专业知识，还要熟悉制程厂的工作流程、制程原理等相关知识。 4.Standard Cell——标准单元库 5.RTL——寄存器传输级 描述通过一个寄存器到另一个寄存器的逻辑变换和传输来描述设计。逻辑值被存储在寄存器中，通过一些组合逻辑对其要求值，随后将结果存储于下一个寄存器。 RTL的功能类似于软件与硬件之间的桥梁。是与工艺无关的网表的文本结构描述。 6.布局（Place）布线(Route) 布图规划floorplan比布局更重要。规划包括指令，macro的放置，电源线的设计power plan。floorplan一旦确定，芯片的面积就定下来了，也与整个设计的timming和布通率有很大关系。
北邮_模拟集成电路设计_期末实验报告
模拟CMOS集成电路课程 实验报告 姓名：杨珊 指导老师：韩可 学院：电子工程班级：2013211204 学号：2013210926
实验一:共源级放大器性能分析 一、实验目的 1、掌握synopsys软件启动和电路原理图（schematic）设计输入方法； 2、掌握使用synopsys电路仿真软件custom designer对原理图进行电路特性仿真； 3、输入共源级放大器电路并对其进行DC、AC分析，绘制曲线； 4、深入理解共源级放大器的工作原理以及mos管参数的改变对放大器性能的影响 二、实验要求 1、启动synopsys，建立库及Cellview文件。 2、输入共源级放大器电路图。 3、设置仿真环境。 4、仿真并查看仿真结果，绘制曲线。 三、实验结果 1、电路图
2、幅频特性曲线当R=1K, 当R=10K,
四、实验结果分析 器件参数： NMOS管的宽长比为10，栅源之间所接电容1pF。 实验结果： 当Rd=1K时，gm=2735.7u,Av=2.73. 当Rd=10k时，gm=173.50u,Av=1.73. 由此可知，当R增大时，放大器的性能下降。 实验二:差分放大器设计 一、实验目的 1.掌握差分放大器的设计方法； 2.掌握差分放大器的调试与性能指标的测试方法。 二、实验要求 1.确定放大电路； 2.确定静态工作点Q； 3.确定电路其他参数。
4.电压放大倍数大于20dB ，尽量增大GBW ，设计差分放大器； 5.对所设计电路调试； 6.对电路性能指标进行测试仿真，并对测量结果进行验算和误差分析。 三、实验原理 平衡态下的小信号差动电压增益A V 为： β1= β2= β=μn C OX (W/L) 四、实验结果 W/L R 5 10 15 20 100K 27dB 28dB 28dB 28dB 120K 27dB 27dB 28dB 29dB 300K 18dB 19dB 20dB 20dB 通过表格可知，改变W/L 和栅极电阻，当R 一定时，随着W/L 增加，增益增加，W/L 一定时，随着R 的增加，增益也减少。但是由于带宽的限制，我们不能无限地增大W/L.为保证带宽,选取W/L=30，R=30K 的情况下的数值，保证了带宽约为300MHZ ，可以符合系统的功能特性,实验结果见下图。 SS V SS D D I A =βI R =2β()R 2