EDA课后习题详解

EDA课后习题详解

P125 5-7 用74283加法器和逻辑门设计实现一位8421BCD码加法器电路，输入输出均是BCD码，CIN为低位的进位信号，CO为高位的进位信号，输入为两个1为十进制数A,B,输出用S表示。

解：

A,B均为十进制数，若A+B+CIN<=9，则CO=0，S=A+B+CIN;

若A+B+CIN>9，则CO=1，S=A+B+CIN+6-16= A+B+CIN-10。

画CO进位信号卡诺图如下：

经卡诺图化简得：CO=COUT+S4*S2+S4*S3=COUT+S4*(S2+S3)

G为接地信号

第二片74283 B4B3B2B1= 0110，

加6校正

部分仿真波形图：

EDA技术试验问答题答案(基本包含)

第一章 1-1 EDA技术与ASIC设计和FPGA开发有什么关系?FPGA/CPLD在ASIC设计中有什么用途? 答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。FPGA/CPLD在ASIC设计中，属于可编程ASIC的逻辑器件；使设计效率大为提高，上市的时间大为缩短。 1-2与软件描述语言相比，VHDL有什么特点? P6 答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5 什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 有哪些类型?答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。 综合在电子设计自动化中的地位是什么?答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 1-4在EDA技术中，自顶向下的设计方法的重要意义是什么? P7~10 答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5 IP在EDA技术的应用和发展中的意义是什么? P11~12 答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。 1-6 叙述EDA的FPGA/CPLD设计流程。P13~16 答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。

EDA技术实用教程课后习题答案

第一章 1-1 EDA 技术与ASIC 设计与FPGA 开发有什么关系? 答:利用EDA 技术进行电子系统设计得最后目标就是完成专用集成电路ASIC 得设计与实现;FPGA 与CPLD 就是实现 这一途径得主流器件。FPGA 与CPLD 通常也被称为可编程专用IC,或可编程ASIC。FPGA 与CPLD 得应用就是EDA 技术 有机融合软硬件电子设计技术、SoC(片上系统)与ASIC 设计,以及对自动设计与自动实现最典型得诠释。 1-2 与软件描述语言相比,VHDL 有什么特点? P6 答:编译器将软件程序翻译成基于某种特定CPU 得机器代码,这种代码仅限于这种CPU 而不能移植,并且机器 代码不代表硬件结构,更不能改变CPU 得硬件结构,只能被动地为其特定得硬件电路结构所利用。综合器将VHDL 程序转化得目标就是底层得电路结构网表文件,这种满足VHDL 设计程序功能描述得电路结构,不依赖于任何特定硬 件环境;具有相对独立性。综合器在将VHDL(硬件描述语言)表达得电路功能转化成具体得电路结构网表过程中,具 有明显得能动性与创造性,它不就是机械得一一对应式得“翻译”,而就是根据设计库、工艺库以及预先设置得各类约 束条件,选择最优得方式完成电路结构得设计。 l-3 什么就是综合?有哪些类型?综合在电子设计自动化中得地位就是什么? 什么就是综合? 答:在电子设计领域中综合得概念可以表示为:将用行为与功能层次表达得电子系统转换为低层 次得便于具体实现得模块组合装配得过程。 有哪些类型? 答:(1)从自然语言转换到VHDL 语言算法表示,即自然语言综合。(2)从算法表示转换到寄存器 传输级(RegisterTransport Level,RTL),即从行为域到结构域得综合,即行为综合。(3)从RTL 级表示转换到逻 辑门(包括触发器)得表示,即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC 设计),或转换到FPGA 得配置网表 文件,可称为版图综合或结构综合。 综合在电子设计自动化中得地位就是什么? 答:就是核心地位(见图1-3)。综合器具有更复杂得工作环境,综合器 在接受VHDL 程序并准备对其综合前,必须获得与最终实现设计电路硬件特征相关得工艺库信息,以及获得优化综 合得诸多约束条件信息;根据工艺库与约束条件信息,将VHDL 程序转化成电路实现得相关信息。 1-4 在EDA 技术中,自顶向下得设计方法得重要意义就是什么? P7~10 答:在EDA 技术应用中,自顶向下得设计方法,就就是在整个设计流程中各设计环节逐步求精得过程。 1-5 IP 在EDA 技术得应用与发展中得意义就是什么? P11~12 答:IP 核具有规范得接口协议,良好得可移植与可测试性,为系统开发提供了可靠得保证。 第二章 2-1 叙述EDA 得FPGA/CPLD 设计流程。P13~16 答:1、设计输入(原理图/HDL 文本编辑);2、综合;3、适配;4、时序仿真与功能仿真;5、编程下载;6、硬件测试。 2-2 IP 就是什么?IP 与EDA 技术得关系就是什么? P24~26 IP 就是什么? 答:IP 就是知识产权核或知识产权模块,用于ASIC 或FPGA/CPLD 中得预先设计好得电路功能模块。 IP 与EDA 技术得关系就是什么? 答:IP 在EDA 技术开发中具有十分重要得地位;与EDA 技术得关系分有软IP、 固IP、硬IP:软IP 就是用VHDL 等硬件描述语言描述得功能块,并不涉及用什么具体电路元件实现这些功能;软IP 通常就是以硬件描述语言HDL 源文件得形式出现。固IP 就是完成了综合得功能块,具有较大得设计深度,以网表文件 得形式提交客户使用。硬IP 提供设计得最终阶段产品:掩模。 2-3 叙述ASIC 得设计方法。P18~19 答:ASIC 设计方法,按版图结构及制造方法分有半定制(Semi-custom)与全定制(Full-custom)两种实现方法。 全定制方法就是一种基于晶体管级得,手工设计版图得制造方法。 半定制法就是一种约束性设计方式,约束得目得就是简化设计,缩短设计周期,降低设计成本,提高设计正确率。 半定制法按逻辑实现得方式不同,可再分为门阵列法、标准单元法与可编程逻辑器件法。 2-4 FPGA/CPLD 在ASIC 设计中有什么用途? P16,18 答:FPGA/CPLD 在ASIC 设计中,属于可编程ASIC 得逻辑器件;使设计效率大为提高,上市得时间大为缩短。 2-5 简述在基于FPGA/CPLD 得EDA 设计流程中所涉及得EDA 工具,及其在整个流程中得作用。P19~23 答:基于FPGA/CPLD 得EDA 设计流程中所涉及得EDA 工具有:设计输入编辑器(作用:接受不同得设计输 入表达方式,如原理图输入方式、状态图输入方式、波形输入方式以及HDL 得文本输入方式。);HDL 综合器(作用: HDL 综合器根据工艺库与约束条件信息,将设计输入编辑器提供得信息转化为目标器件硬件结构细节得信息,并在 数字电路设计技术、化简优化算法以及计算机软件等复杂结体进行优化处理);仿真器(作用:行为模型得表达、 电子系统得建模、逻辑电路得验证及门级系统得测试);适配器(作用:完成目标系统在器件上得布局与布线);下 载器(作用:把设计结果信息下载到对应得实际器件,实现硬件设计)。 第三章 3-1 OLMC(输出逻辑宏单元)有何功能?说明GAL 就是怎样实现可编程组合电路与时序电路得。P34~36 OLMC 有何功能? 答:OLMC 单元设有多种组态,可配置成专用组合输出、专用输入、组合输出双向口、寄存器 输出、寄存器输出双向口等。 说明GAL 就是怎样实现可编程组合电路与时序电路得? 答:GAL(通用阵列逻辑器件)就是通过对其中得OLMC (输出逻辑宏单元)得编程与三种模式配置(寄存器模式、复合模式、简单模式),实现组合电路与时序电路设计 得。 3-2 什么就是基于乘积项得可编程逻辑结构? P33~34,40 答:GAL、CPLD 之类都就是基于乘积项得可编程结构;即包含有可编程与阵列与固定得或阵列得PAL(可编程阵

海大-EDA实验1参考答案

Laboratory Exercise 1 Switches, Lights, and Multiplexers ED实验参与答案 Part1 library ieee; use ieee.std_logic_1164.all; entity part1 is port(SW:in std_logic_vector(17 downto 0); LEDR:out std_logic_vector(17 downto 0)); end part1; architecture Behavior of part1 is begin LEDR <= SW; end Behavior; part2 library ieee; use ieee.std_logic_1164.all; --a 2 to 1 multiplexer entity entity mux21 is port(in_x, in_y, in_s:in std_logic; out_m:out std_logic); end mux21; --a 2 to 1 multiplexer architecture architecture structural of mux21 is signal u, v:std_logic; begin u <= in_x and (not in_s); v <= in_y and in_s ; out_m <= u or v ; end structural;

--a eight-bit wide 2 to 1 multiplexer library ieee; use ieee.std_logic_1164.all; --eight-bit wide 2 to 1 multiplexer entity entity mux21_8bit is port( SW: in std_logic_vector (17 downto 0); --SW: in std_logic_vector (15 downto 8); --SW: in std_logic_vector (17 downto 17); LEDR: out std_logic_vector (7 downto 0)); end mux21_8bit; --eight-bit wide 2 to 1 multiplexera rchitecture architecture Structural of mux21_8bit is component mux21 port(in_x, in_y, in_s:in std_logic; out_m:out std_logic); end component; begin U1:mux21port map (in_x=>SW(0), in_y=>SW(8), in_s=>SW(17), out_m=>LEDR(0)); U2:mux21port map (in_x=>SW(1), in_y=>SW(9), in_s=>SW(17), out_m=>LEDR(1)); U3:mux21port map (in_x=>SW(2), in_y=>SW(10), in_s=>SW(17), out_m=>LEDR(2)); U4:mux21port map (in_x=>SW(3), in_y=>SW(11), in_s=>SW(17), out_m=>LEDR(3)); U5:mux21port map (in_x=>SW(4), in_y=>SW(12), in_s=>SW(17), out_m=>LEDR(4)); U6:mux21port map (in_x=>SW(5), in_y=>SW(13), in_s=>SW(17), out_m=>LEDR(5)); U7:mux21port map (in_x=>SW(6), in_y=>SW(14), in_s=>SW(17), out_m=>LEDR(6)); U8:mux21port map (in_x=>SW(7), in_y=>SW(15), in_s=>SW(17), out_m=>LEDR(7)); end Structural; part3 library ieee; use ieee.std_logic_1164.all; --a 2 to 1 multiplexer entity entity mux21 is port(in_x, in_y, in_s:in std_logic; out_m:out std_logic);

EDA技术与VHDL基础课后复习题答案

《EDA技术与VHDL基础》 课后习题答案 第一章 EDA技术概述 一、填空题 1、电子设计自动化 2、非常高速集成芯片硬件描述语言 3、CAD、CAE、EDA 4、原理图输入、状态图输入、文本输入 5、VHDL、Verilog HDL 6、硬件特性 二、选择题 1、A 2、C 3、A 4、D 5、C 6、D 7、A 第二章可编程逻辑器件基础 一、填空题 1、PLD 2、Altera公司、Xilinx公司、Lattice公司 3、基于反熔丝编程的 FPGA 4、配置芯片 二、选择题 1、D 2、C 3、C 4、D 第三章 VHDL程序初步——程序结构 一、填空题 1、结构、行为、功能、接口 2、库和程序包、实体、结构体、配置 3、实体名、类型表、端口表、实体说明部分

4、结构体说明语句、功能语句 5、端口的大小、实体中子元件的数目、实体的定时特性 6、设计库 7、元件、函数 8、进程PROCESS、过程PROCEDURE 9、顺序语句、并行语句 二、选择题 1、D 2、C 3、C 4、B 5、D 6、B 7、A 8、C 三、简答题 2、 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY nand_3in IS PORT(a,b,c:IN STD_LOGIC; y:OUT STD_LOGIC); END; ARCHITECTURE bhv OF nand_3in IS BEGIN y<=NOT(a AND b AND c); END bhv; 5、0000 6、11110111（247） 第四章 VHDL基础 一、填空题 1、顺序语句、并行语句 2、跳出本次循环 3、等待、信号发生变化时 4、函数、过程 5、值类属性、函数类属性、信号类属性、数据类型类属性、数据范围类属性 6、程序调试、时序仿真 7、子程序、子程序 二、选择题

eda实验课后习题答案

1.功能仿真和时序仿真有何不同？为什么？ 答：EDA 中功能仿真是纯理论的仿真，功能仿真不考虑信号传送 过程中的延迟。仿真结果可以和我们的真值表对应起来。而时序仿真则要考虑信号传送过程中的延迟，有可能出现竞争冒险等。时序仿真比较接近实际。由图（2）（3）中可知时序仿真中的波形有一小段时间比功能仿真中的波形多了一个BCD码--13。因为功能仿真只是考虑元件的理想功能，而时序仿真考虑到实际元器件的信号延时、输入/输出时间的延时、触发器的建立/保持时间、寄存器的性能等等 1，什么是同步清零和异步清零？ 同步清零就是把清零信号和时钟信号与或者与非处理后输入到清零端，异步清零的清零信号直接输入到清零端。 同步清零可以保证状态在时钟的有效期内不会改变。就是说，同步清零要与时钟同步触发，而异步清零就不关心时钟上升沿是否到来。 2，BCD计数器和一般二进制计数器有何差别？ 用4位二进制数来表示1位十进制数中的0~9这10个数码，简称BCD码。称BCD码或二-十进制代码，亦称二进码十进数。是一种二进制的数字编码形式，用二进制编码的十进制代码。 由于十进制数共有0、1、2、……、9十个数码，因此，至少需要4位二进制码来表示1位十进制数。4位二进制码共有2^4=16种码组，在这16种代码中，可以任选10种来表示10个十进制数码，共有N=16！/（16-10）！约等于2.9乘以10的10次方种方案。 二进制计数器是数字系统中用得较多的基本逻辑器件。它不仅能记录输入时钟脉冲的个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列等。例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。 计数器的种类很多。按时钟脉冲输入方式的不同，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器和非二进制计数器；按计数过程中数字增减趋势的不同，可分为加计数器、减计数器和可逆计数器 3. 键盘为什么要防抖动？如何防抖动？ 主要目的是为了提高按键输入可靠性，由于机械触点的弹性振动，按键在按下时不会马上稳定地接通而在弹起时也不能一下子完全地断开，因而在按键闭合和断开的瞬间均会出现一连串的抖动，这称为按键的抖动干扰。按键的抖动会造成按一次键产生的开关状态被CPU 误读几次。为了使CPU 能正确地读取按键状态，必须在按键闭合或断开时，消除产生的前沿或后沿抖动。去抖动的方法有硬件方法和软件方法两种。硬件方法是设计一个滤波延时电路或单稳态电路等硬件电路来避开按键的抖动时间。软件方法是指编制一段时间在5 - 10ms 的延时程序，在第一次检测到有键按下时，执行这段延时子程序使键的前沿抖动消失后再检测该键状态，如果该键仍保持闭合状态电平，则确认为该键已稳定按下，否则无键按下，从而消除了抖动的影响。 1、所设计的频率计有测量误差吗？误差是多少？如何减少误差？ 答：有误差；一个周期；减少误差的方法是进行多次测量再取平均值或把待 测信号先多次移相测量再取平均值。 2、为什么需要锁存器?锁存器锁存信号应在什么时刻锁存?为什么? 锁存器的作用是锁存计数器的计数结果，锁存信号Load上升沿有效，当控制模块的load 信号有效时，锁存器立即锁存计数器记录的频率值，送到译码器译码，然后送到数码管显示。锁存器输出端的状态不会随输入端的状态变化而变化，只有在有锁存信号时输入的状态被保

EDA技术及应用+朱正伟课后习题答案

1.试说明实体端口模式BUFFER和INOUT的不同之处？ 2.VHDL的数据对象有哪几种？它们之间有什么不同？ 3.说明下列各定义的意义： SIGNAL a , b , c : BIT : =’0’; CONST ANT TIME1 , TIME2 : TIME : 20ns ; V ARIABLE x , y , z : STD_LOGIC ：=’x’; 4.什么是重载函数？重载运算符有何用处？如何调用重载运算符函数？ 5.数据类型BIT \ INTEGER \ BOOLEAN分别定义在哪个库中？哪些库和程序包总是可见的？ 6.函数和过程有什么区别？ 7.若在进程中加入WAIT语句，应注意哪几个方面的问题？ 8.哪些情况下需用到程序包STD_LOGIC_UNSIGNED?试举一例。 9.为什么说一条并行赋值语句可以等效为一个进程？如果是这样的话，怎样实现敏感信号的检测？ 10.比较CASE语句和WITH_SELECT语句，叙述它们的异同点？ 11.将以下程序段转换为WHEN_ELSE语句： PROCESS (a , b ,c ,d) BEGIN IF a=’0’AND b=’1’THEN NEXT1 <="1101"; ELSEIF a=’0’THEN NEXT1 <=d; ELSEIF b=’1’THEN NEXT1 <=c; ELSE NEXT1 <="1011"; END IF; END PROCESS; 12.试用并行信号赋值语句分别描述下列器件的功能：

(1)3-8译码器 (2) 8选1数据选择器 13.利用生成语句描述一个由几个一位全加器构成n位加法器(n的默认值为4)。 14.用VHDL设计输出占空比为50%的1000分频器。 1.答：BUFFER端口：缓冲模式，具有读功能的输出模式，即信号输出到实体外部，但同时也在内部反馈使用，不允许作为双向端口使用。而INOUT端口：双向模式，即信号的流通是双向的,既可以对此端口赋值，也可以通过此端口读入数据。 2.答：VHDL的数据对象有三种：信号、变量、常量。它们之间的的区别如下： 信号赋值至少有δ延时，而变量和常量没有;信号除当前值外，有许多相关信息，变量只有当前值，常量的值在设计实体中始终不变;进程对信号敏感而对变量及常量不敏感;信号可以是多个进程的全局信号，变量只在定义它们的顺序域可见，而常量的使用范围取决于它被定义的位置;信号是硬件连线的抽象描述信号赋值，赋值符号<= 而变量和常量的赋值符号:=。 3.答：○1定义3个位数据类型的信号a、b、c,它们取值为0； ○2定义2个时间数据类型的常量TIME1、TIME2,它们值为20ns; ○3定义3个标准逻辑位STD_LOGIC数据类型的变量x、y、z,它们的值是强未知的。 4.答：为了方便各种不同数据类型间的运算，VHDL允许用户对原有的基本操作符重新定义，赋予新的含义和功能，从而建立一种新的操作符，这就是重载操作符，定

EDA技术课后答案

E D A技术课后答案-标准化文件发布号：（9456-EUATWK-MWUB-WUNN-INNUL-DDQTY-KII

EDA习题第一章 1.1 EDA的英文全称是什么？EDA的中文含义是什么？ 答：EDA即Electronic Design Automation的缩写，直译为：电子设计自动化。 1.2 什么叫EDA技术？ 答：EDA技术有狭义和广义之分，狭义EDA技术就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术，或称为IES/ASIC自动设计技术。 1.3 利用EDA技术进行电子系统的设计有什么特点？ 答：①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是 由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④ 系统可现场编程，在线升级；⑤整个系统可集成在一个芯片上，体积小、功耗 低、可靠性高。 1.4 从使用的角度来讲，EDA技术主要包括几个方面的内容这几个方面在整个 电子系统的设计中分别起什么作用 答：EDA技术的学习主要应掌握四个方面的内容：①大规模可编程逻辑器件； ②硬件描述语言；③软件开发工具；④实验开发系统。其中，硬件描述语言 是重点。 对于大规模可编程逻辑器件，主要是了解其分类、基本结构、工作原理、各厂 家产品的系列、性能指标以及如何选用，而对于各个产品的具体结构不必研究 过细。 对于硬件描述语言，除了掌握基本语法规定外，更重要的是要理解VHDL的三 个“精髓”：软件的强数据类型与硬件电路的惟一性、硬件行为的并行性决定了

EDA技术课后答案

EDA习题第一章 1.1 EDA的英文全称是什么？EDA的中文含义是什么？ 答：EDA即Electronic Design Automation的缩写，直译为：电子设计自动化。 1.2 什么叫EDA技术？ 答：EDA技术有狭义和广义之分，狭义EDA技术就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术，或称为IES/ASIC自动设计技术。 1.3 利用EDA技术进行电子系统的设计有什么特点？ 答：①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④系统可现场编程，在线升级； ⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。 1.4 从使用的角度来讲，EDA技术主要包括几个方面的内容？这几个方面在整个电子系统的设计中分别起什么作用？ 答：EDA技术的学习主要应掌握四个方面的内容：①大规模可编程逻辑器件；②硬件描述语言；③软件开发工具；④实验开发系统。其中，硬件描述语言是重点。 对于大规模可编程逻辑器件，主要是了解其分类、基本结构、工作原理、各厂家产品的系列、性能指标以及如何选用，而对于各个产品的具体结构不必研究过细。 对于硬件描述语言，除了掌握基本语法规定外，更重要的是要理解VHDL的三个“精髓”：软件的强数据类型与硬件电路的惟一性、硬件行为的并行性决定了VHDL语言的并行性、软件仿真的顺序性与实际硬件行为的并行性；要掌握系统的分析与建模方法，能够将各种基本语法规定熟练地运用于自己的设计中。 对于软件开发工具，应熟练掌握从源程序的编辑、逻辑综合、逻辑适配以及各种仿真、硬件验证各步骤的使用。 对于实验开发系统，主要能够根据自己所拥有的设备，熟练地进行硬件验证或变通地进行硬件验证。 1.5 什么叫可编程逻辑器件(简称PLD)？FPGA和CPLD的中文含义分别是什么？国际上生产FPGA/CPLD的主流公司，并且在国内占有较大市场份额的主要有哪几家？其产品系列有哪些？其可用逻辑门/等效门数大约在什么范围？ 答：可编程逻辑器件(简称PLD)是一种由用户编程以实现某种逻辑功能的新型逻辑器件。FPGA和CPLD分别是现场可编程门阵列和复杂可编程逻辑器件的简称。 国际上生产FPGA/CPLD的主流公司，并且在国内占有市场份额较大的主要是Xilinx，Altera，Lattice三家公司。 Xilinx公司的FPGA器件有XC2000，XC3000，XC4000，XC4000E，XC4000XLA，XC5200系列等，可用门数为1200～18 000；Altera公司的CPLD器件有FLEX6000，FLEX8000，FLEX10K，FLEX10KE 系列等，提供门数为5000～25 000；Lattice公司的ISP-PLD器件有ispLSI1000，ispLSI2000，ispLSI3000，ispLSI6000系列等，集成度可多达25 000个PLD等效门。

EDA课后题答案

第一章 1.什么叫EDA技术及狭义定义（书P1） Electronic Design Automation--电子设计自动化。 EDA的广义定义范围包括：半导体工艺设计自动化、可编程器件设计自动化、电子系统设计自动化、印刷电路板设计自动化、仿真与测试、故障诊断自动化、形式验证自动化统称EDA 工程。 发展历程：CAD- CAE -EDA 3 .EDA技术的主要内容 实现载体（硬件基础）：大规模可编程逻辑器件(PLD_Programmable Logic Device) 描述方式：硬件描述语言(HDL_Hard descripation Lauguage，VHDL，Verilog HDL等) 设计工具：开发软件、开发系统硬件验证：实验开发系统 FPGA 在结构上主要分为三个部分，即可编程逻辑单元，可编程输入/输出单元和可编程连线三个部分。CPLD在结构上主要包括三个部分，即可编程逻辑宏单元，可编程输入/输出单元和可编程内部连线。 4.硬件描述语言(HDL_Hardware Description Language) VHDL：IEEE标准硬件描述语言，在电子工程领域，已成为事实上的通用硬件描述语言。系统级抽象描述能力较强。 Verilog：支持的EDA工具较多，适用于RTL级和门电路级的描述，其综合过程较VHDL稍简单，门级开关电路描述能级较强，但其在高级描述方面不如VHDL。 ABEL：一种支持各种不同输入方式的HDL，系统级抽象描述能力差，适应于门级电路描述。 5. 仿真工具 功能仿真（也叫前仿真、系统级仿真、行为仿真）验证系统的功能。 时序仿真（也叫后仿真、电路级仿真）：验证系统的时序特性、系统性能。 6. EDA的工程设计流程（P8） 第二章 1.在系统可编程技术(ISP)定义 ISP(In_System Programmability/Programming)是指对器件、电路板、整个电子系统进行逻辑重构和修改功能的能力。可在制造前、制造过程中、甚至在交付用户使用后进行。 技术的优越性 设计：设计修改方便，产品面市速度快，减少原材料成本，提高器件及板级的可测试性。制造：减少制造成本，免去单独编程工序，免去重做印刷电路板的工作（直接编程），大量减少库存，减少预处理成本，提高系统质量及可靠性。 现场服务/支持：提供现场系统重构或现场系统用户化的可能（无需重做电路板），提供遥控现场升级及维护（通过因特网）的可能。 3. CPLD和FPGA的主要区别： (1)结构上的不同: 最基本的逻辑单元结构差异 (2)集成度的不同(生产工艺决定)CPLD：500-50000门，EEPROM工艺 FPGA: 1K-10M门，SROM工艺 (3)应用范围的不同 CPLD逻辑能力强而寄存器少（1K左右），输入变量多，适应于控制密集型系统；FPGA 逻辑能力较弱（四输入查找表）但寄存器多（100多K），适用于数据密集型系统，输入变量多，需要利用相邻器件，造成器件资源浪费。 (4)使用方法的不同（与生产工艺关联） 4. Altera公司PLD分为两大系列： MAX(Multiple Array Matrix)：多阵列矩阵内部结构：可编程的“与”阵列和固定“或”阵列实现逻辑功能；采用EPROM工艺或EEPROM工艺；属CPLD。 FLEX系列：灵活逻辑单元阵列（Flexible Logic Element Matrix） 5. FLEX10K系列中集成度最小的是EPF10KLC84。EPF代表是FLEX系列；10代表门数，可用门或系统门，单位以K，即芯片内部包含了10K系统门；LC代表器件封装形式；84代表管脚数。

整理版 eda技术与vhdl第三章课后习题答案(第3版)潘松 黄继业

第3章VHDL基础 3-1：画出与下例实体描述对应的原理图符号元件： ENTITY buf3s IS -- 实体1：三态缓冲器 PORT (input : IN STD_LOGIC ; -- 输入端 enable : IN STD_LOGIC ; -- 使能端 output : OUT STD_LOGIC ) ; -- 输出端 END buf3x ; ENTITY mux21 IS --实体2：2 选1 多路选择器 PORT (in0, in1, sel : IN STD_LOGIC; output : OUT STD_LOGIC); 3-1.答案 3-2. 图3-30 所示的是4 选1 多路选择器，试分别用IF_THEN 语句和CASE 语句的表达方式写出此电路的VHDL 程序。 选择控制的信号s1 和s0 的数据类型为STD_LOGIC_VECTOR；当s1='0'，s0='0'；s1='0'，s0='1'；s1='1'，s0='0' 和s1='1'，s0='1'分别执行y<=a、y<=b、y<=c、y<=d。 3-2.答案 LIBRARY IEEE; USE MUX41 IS PORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入选择信号 a,b,c,d:IN STD_LOGIC; --输入信号 y:OUT STD_LOGIC);--输出端 END ENTITY; ARCHITECTURE ART OF MUX41 IS BEGIN PROCESS(s) BEGIN IF (S="00") THEN y<=a; ELSIF (S="01") TH EN y<=b; ELSIF (S="10") TH EN y<=c; ELSIF (S="11") TH EN y<=d; ELSE y<=NULL; END IF; EDN PROCESS; END ART; LIBRARY IEEE; USE MUX41 IS PORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入选择信号

EDA练习及答案

EDA技术试卷 一、填空题 1、某一纯组合电路输入为in1，in2和in3，输入出为out，则该电路描述中always 的事件表达式应写为always@(in1,in2,in3 );若某一时序电路由时钟clk信号上升沿触发，同步高电平复位信号rst清零，该电路描述中always的事件表达是应该写为always @( posedge clk )。 2、在模块中对任务进行了定义，调用此任务，写出任务的调用mytast(f,g,m,n,p)。 task mytast; 要求：变量的传递关系如下 output x,y; m——a，n——b，p——c，x——f，y——g input a,b,c; ……. endtask 3、if(a) out1<=int1; 当a= 1执行out1<=int1 else out1<=int2; 当a= 0执行out1<=int2 4、4’ b1001<<2= 4’b100100 ，4’ b1001>>2= 4’b0010 。 5、下面程序中语句5、 6、 7、11是并行执行，语句9、10是顺序执行 1 module M(……); 2 input ……. ; 3 output ……； 4 reg a,b……； 5 always@(……..) 6 assign f=c&d; 7 always@(……..) 8 begin 9 a=…….； 10 b=…….； end 11 mux mux1(out,in0,in1); Endmodule 二、选择题： 1、下列标示符哪些是合法的（B ） A、$time B、_date C、8sum D、mux# 2、如果线网类型变量说明后未赋值，起缺省值是（D） A、x B、1 C、0 D、z 3、现网中的值被解释为无符号数。在连续赋值语句中，assign addr[3:0]=-3;addr被 赋予的值是（A） A、4’b1101 B、4’b0011 C、4’bxx11 D、4’bzz11 4、reg[7:0] mema[255:0]正确的赋值是（A） A、mema[5]=3’ d0, B、8’ d0; C、1’ b1; D、mema[5][3:0]=4’ d1 5、在code模块中参数定义如下，请问top模块中d1模块delay1、delay2的值是(D) module code(x,y); module top; paramee delay1=1,delay2=1; ……………. ……………………………… code #(1,5) d1(x1,y1);

EDA技术课后参考答案(陈炳权-曾庆立)

EDA技术课后参考答案(陈炳权-曾庆立)

《EDA技术及实例开发教程》课后习题 第一章绪论（7题） 1.EDA的英文全称及其中文含义是什么？ 答：EDA是Electronic Design Automation，其中文含义是“电子设计自动化”。 2.什么叫EDA技术？简述EDA技术的发展历程。 答：EDA技术有狭义和广义之分，狭义EDA技术就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术，或称为IES/ASIC自动设计技术。

3.简述用EDA技术设计电路的设计流程。 答EDA设计流程包括：设计准备、设计输入、设计处理、设计校验、器件编程、器件测试和设计验证。 4.什么叫”综合”和”网表文件”? 答: (A)在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 (1)从自然语言转换到VHDL 语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从RTL 级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC 设计)，或转换到FPGA 的配置网表文件，可称为版图综合或结构综合。综合在电子设计自动化中处于核心地位。 (B)网表文件是描述电路的连接关系的文件，一般以文本文件的形式存在。英文为netlist file格式有cdl, spice, aucdl...等

EDA技术实用教程课后习题答案(20210110132612)

第一章 1- 1 EDA技术与ASIC设计与FPGA开发有什么关系？ 答:利用EDA技术进行电子系统设计得最后目标就是完成专用集成 电路ASIC得设计与实现；FPGA与CPLD就是实现 这一途径得主流器件。FPGA与CPLD通常也被称为可编程专用IC,或可编程ASIC o FPGA与CPLD得应用就是EDA技术 有机融合软硬件电子设计技术、SoC（片上系统）与ASIC设计，以及对自动设计与自动实现最典型得诠释。 1- 2与软件描述语言相比,VHDL有什么特点？ P6 答:编译器将软件程序翻译成基于某种特定CPU得机器代码，这种 代码仅限于这种CPU而不能移植，并且机器 代码不代表硬件结构，更不能改变CPU得硬件结构，只能被动地为其特定得硬件电路结构所利用。综合器将VHDL 程序转化得目标就是底层得电路结构网表文件，这种满足VHDL设计程序功能描述得电路结构，不依赖于任何特定硬 件环境；具有相对独立性。综合器在将VHDL（硬件描述语言）表达得电路 功能转化成具体得电路结构网表过程中，具 有明显得能动性与创造性，它不就是机械得一一对应式得“翻译”，而就 是根据设计库、工艺库以及预先设置得各类约束条件，选择最优得方式完成电路结构得设计。 1- 3什么就是综合？有哪些类型？综合在电子设计自动化中得地位就是什么？ 什么就是综合？答:在电子设计领域中综合得概念可以表示为：将用行为与功能层次表达得电子系统转换为低层次得便于具体实现得模块组合装配得过程。 有哪些类型？答:（1）从自然语言转换到VHDL语言算法表示，即自然语言综合。（2）从算法表示转换到寄存器 传输级（RegisterTransport Level,RTL）,即从行为域到结构域得综合，即行 为综合。（3）从RTL级表示转换到逻 辑门（包括触发器）得表示，即逻辑综合。（4）从逻辑门表示转换到版图表示 （ASIC设计），或转换到FPGA得配置网表 文件，可称为版图综合或结构综合。 综合在电子设计自动化中得地位就是什么？答:就是核心地位（见图1- 3）。综合器具有更复杂得工作环境，综合器 在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路 硬件特征相关得工艺库信息，以及获得优化综 合得诸多约束条件信息；根据工艺库与约束条件信息，将VHDL程序转化成电路实现得相关信息。 1- 4在EDA技术中，自顶向下得设计方法得重要意义就是什么？ P7?10答:在EDA技术应用中，自顶向下得设计方法，就就是在整个设计流程中各设计环节逐步求精得过程。 1-5 IP在EDA技术得应用与发展中得意义就是什么？ P11?12 答:IP核具有规范得接口协议，良好得可移植与可测试性，为系统开发提供了可靠得保证。 第二章 2- 1叙述EDA 得FPGA/CPLD 设计流程。P13?16 答:1、设计输入（原理图/HDL文本编辑）;2、综合；3、适配；4、时序仿真与功能仿真；5、编程下载；6、硬件测试。 2- 2 IP就是什么？IP与EDA 技术得关系就是什么？P24~26 IP就是什么？答:IP就是知识产权核或知识产权模块，用于ASIC 或FPGA/CPLD中得预先设计好得电路功能模块。 IP与EDA技术得关系就是什么？答:IP在EDA技术开发中具有十分重要得地位；与EDA技术得关系分有软IP、 固IP、硬IP:软IP就是用VHDL等硬件描述语言描述得功能块，并不 涉及用什么具体电路元件实现这些功能；软IP 通常就是以硬件描述语言HDL源文件得形式出现。固IP就是完成了 综合得功能块，具有较大得设计深度，以网表文件 得形式提交客户使用。硬IP提供设计得最终阶段产品：掩模。 2- 3叙述ASIC 得设计方法。P18?19 答:ASIC设计方法,按版图结构及制造方法分有半定制（Semi-custom）与全定制（Full-custom）两种实现方法。 全定制方法就是一种基于晶体管级得，手工设计版图得制造方法。 半定制法就是一种约束性设计方式，约束得目得就是简化设计，缩短设计周期，降低设计成本，提高设计正确率。 半定制法按逻辑实现得方式不同，可再分为门阵列法、标准单元法与可编程逻辑器件法。 2- 4 FPGA/CPLD 在ASIC 设计中有什么用途？P16,18 答:FPGA/CPLD 在ASIC设计中，属于可编程ASIC 得逻辑器件；使设计效率大为提高，上市得时间大为缩短。 2- 5 简述在基于FPGA/CPLD得EDA设计流程中所涉及得EDA工具,及其在整个流程中得作用。P19~23 答:基于FPGA/CPLD得EDA设计流程中所涉及得EDA工具有:设计输入编辑器（作用:接受不同得设计输 入表达方式，如原理图输入方式、状态图输入方式、波形输入方式以及 HDL得文本输入方式。）;HDL综合器（作用： HDL综合器根据工艺库与约束条件信息，将设计输入编辑器提供得信息转化为目标器件硬件结构细节得信息，并在 数字电路设计技术、化简优化算法以及计算机软件等复杂结体进行优化 处理）；仿真器（作用：行为模型得表达、 电子系统得建模、逻辑电路得验证及门级系统得测试）；适配器（作用：完成 目标系统在器件上得布局与布线）；下 载器（作用:把设计结果信息下载到对应得实际器件，实现硬件设计）。 第三章 3- 1 OLMC（输出逻辑宏单元）有何功能？说明GAL就是怎样实现 可编程组合电路与时序电路得。P34~36 OLMC有何功能？答:OLMC单元设有多种组态，可配置成专用组合输岀、专用输入、组合输岀双向口、寄存器输出、寄存器输出双向口等。 说明GAL就是怎样实现可编程组合电路与时序电路 得？答:GAL（通用阵列逻辑器件）就是通过对其中得OLMC （输岀逻辑宏单元）得编程与三种模式配置（寄存器模式、复合模式、简单 模式）,实现组合电路与时序电路设计 得。