湖南工业大学EDA实验报告
EDA技术及应用—Verilog HDL版
实验报告
实验一数字秒表的设计
一、实验类型
综合性实验
二、实验仪器设备与工具软件
1．PC机（要求内存在256M以上）；
2．EDA实验开发系统；
3．Quartus II软件
三、实验目的与任务
1．实验目的：（1）熟悉Quartus II/ISE Design suite/ispLEVER软件的基本使用方法（2）熟悉EDA实验开发系统（B-ICE-EDA实验开发系统）的使用；
（3）熟悉Verilog HDL过程区块语句、if条件语句和元件实例化语句的综合使用。
（4）熟悉计数器、分频器等Verilog HDL基本逻辑电路的综合设计应用，掌握程序仿真是根据实际情况进行有关参数的调整方法。
2．实验任务：用Verilog HDL设计一个计时范围为0.01秒～1小时的数字秒表,并用Quartus II进行调试和验证，熟悉Verilog HDL程序的基本设计，熟悉Quartus II的设计输入、设计编译、仿真验证、时序分析、器件编程等基本操作。
四、实验基本原理与电路原理图
设计一个计时范围为0.01秒～1小时的数字秒表，首先需要获得一个比较精确的计时基准信号，这里是周期为1/100秒的计时脉冲。其次，除了对每一计数器需设置清零信号输入外，还需在六个计数器设置时钟使能信号，即计时允许信号，以便作为秒表的计时起、停控制开关。因此数字秒表可由一个分频器、四个十进制计数器(分别按1/100秒、1/10秒、1秒、1分的周期进行计数)以及两个六进制计数器(分别按10秒、10分的周期进行计数)组
成，如图1.1所示。六个计数器中的每一计数器的4位输出，通过外设的BCD译码器输出显示。图1.1中六个4位二进制计数输出的最小显示值分别为：dout[3:0]→1/100秒、dout[7:4]→1/10秒、dout[11:8]→1秒、dout[15:12]→10秒、dout[19:16]→1分、dout[23:20]→10分。实验原理图如下图1.1
clkgen
图1.1 数字秒表电路逻辑图
五、实验步骤
1、erilog HDL源程序
1) 3 MHz→100 Hz分频器的源程序clkgen.v
module clkgen(clk, newclk);
input clk;
output newclk;
reg newclk;
integer cnt=0;
always @(posedge clk)
begin
//if(cnt1<29999) //实际系统分频值
if(cnt < 29) //仿真时的分频值
begin
newclk <= 1'b0;
cnt = cnt + 1;
end
else
begin
newclk <= 1'b1;
cnt = 0;
end
end
endmodule
2) 六进制计数器的源程序cnt6.v
module cnt6(clk,clr,ena,cq,co);
input clk, clr, ena;
output [3:0] cq;
output co;
reg [3:0] cnt;
reg co;
always @(posedge clk or posedge clr) begin
if (clr)
cnt <= 4'b0;
else
if (ena)
if (cnt==4'h5)
cnt <= 4'h0;
else
cnt <= cnt + 1;
end
assign cq = cnt;
always @(posedge clk )
begin
if (cnt==4'h5)
co = 4'h1;
else
co= 4'h0;
end
endmodule
3）十进制计数器源程序cnt10.v
module cnt6(clk,clr,ena,cq,co);
input clk, clr, ena;
output [3:0] cq;
output co;
reg [3:0] cnt;
reg co;
always @(posedge clk or posedge clr) begin
if (clr)
cnt <= 4'b0;
else
if (ena)
if (cnt==4'h5)
cnt <= 4'h0;
else
cnt <= cnt + 1;
end
assign cq = cnt;
always @(posedge clk )
begin
if (cnt==4'h5)
co = 4'h1;
else
co= 4'h0;
end
endmodule
4）数字秒表的源程序times.v
module times(clk, clr, ena, dout);
input clk, clr, ena;
output [23:0] dout;
wire clk, clr, ena;
wire [23:0] dout;
wire s0, s1, s2, s3, s4, s5, s6, s7, s8;
clkgen u0 (.clk(clk), .newclk(s0));
cnt10 u1 ( .clk(s0), .clr(clr),.ena(ena), .cq (dout[3:0]),.co (s1));
cnt10 u2 ( .clk(s1), .clr(clr),.ena(ena), .cq (dout[7:4]),.co (s2));
cnt10 u3 ( .clk(s2), .clr(clr),.ena(ena), .cq (dout[11:8]),.co (s3));
cnt6 u4 ( .clk(s3), .clr(clr),.ena(ena), .cq (dout[15:12]),.co (s4));
cnt10 u5 ( .clk(s4), .clr(clr),.ena(ena), .cq (dout[19:16]),.co (s5));
cnt6 u6 ( .clk(s5), .clr(clr),.ena(ena), .cq (dout[23:20]),.co ( ));
endmodule
2、序方针和管脚锁定
图1.2使用注释的方法进行程序的有关仿真参数的调整
1)下图1.3和14分别为使用Quartus II 8.0对clkgen和times的时序仿真的结果
图1.3clkgen的时序仿真结果图（分频常数改为30）
图1.4times的时序仿真结果
3、管脚锁定
图1.5管脚锁定
4．硬件逻辑验证
若使用GW48-CK EDA实验开发系统进行硬件逻辑验证，可选择实验电路结构图1.1和图1.4锁定。时钟信号clk可接CLOCK0，计数清零信号接键3，计数使能信号接键4，数码管1～数码管6分别显示以1/100 秒、1/10 秒、1 秒、10 秒、1 分、10分为计时基准的计数值。进行硬件验证时方法如下：选择实验模式0，时钟信号clk与CLOCK0信号组中的3 MHz信号相接，键3和键4分别为计数清零信号和计数使能信号，计数开始后时间显示在六个数码管上。
六、总结
这是第一个VerilogHDL版实验，在这次试验中在编写程序时由于自己的粗心导致输入有错误，经过软件调试，发现错误经过修改，最终调试成功，在硬件验证时需要修改相关参数，
分频值需要修改为29999，通过本次实验对verilogHDL语言程序编写有了进一步的掌握。
实验二 SOPC设计的基本应用
一、实验类型
研究探索性实验。
二、实验目的与任务
1．实验目的：熟悉NIOS II嵌入式处理器的设计过程和方法，熟悉QuartusII的SOPC 开发
2．实验任务：通过创建一个Quartus II工程，创建Quartus II模块，将图标添加到BDF文件中，编译工程设计文件，配置FPGA等步骤完成一个Nios II嵌入式处理器的设计，再通过完成相应的软件实现，开发一个以Nios II为嵌入式处理器的SOPC
三、实验仪器设备与工具软件
1．PC机（要求内存在256M以上）；
2．EDA实验开发系统（含Altera Nios Cyclone适配板）；
3．Quartus II软件（含Nios II）。
四、实验基本原理
1．硬件开发流程
（1）用SOPC Builder系统综合软件来选取合适的CPU、存储器以及外围器件（如片内存储器、PIO、UART和片外存储器接口），并定制它们的功能。
（2）使用Quartus II软件来选取具体的Altera可编程器件系列，并对SOPC Builder 生成的HDL设计文件进行布局仿真；再使用Quartus II软件来选取目标器件并对Nios II 系统上的各种I/O口进行分配管脚，另外还要根据硬件编译选项或时序约束的设置。在编译的过程中，Quartus II从HDL源文件综合生成一个适合目标器件的网表。最后，生成配置文件。
（3）使用Quartus II编程器和Altera下载电缆，将配置文件（用户定制的NIOS II 处理器系统的硬件设计）下载到开发板上。当校验完当前硬件设计后，软件开发者就可以把此开发板作为软件开发的初期硬件平台进行软件功能的开发验证了。
2．软件设计流程
（1）在用SOPC Builder系统集成软件进行硬件设计的同时，就可以开始编写独立于器件的C/C++软件，比如算法或控制程序。用户可以使用现成的软件库和开放的操作系统内核来加快开发进程。
（2）在Nios II IDE中建立新的软件工程时。IDE会根据SOPC Builder对系统的硬件配置自动生成一个定制HAL（硬件抽象层）系统库。这个库能为程序和底层硬件的通信提供借口驱动程序，它类似于创建Nios II系统时SOPC Builder生成的SDK。
（3）使用Nios II IDE对软件工程进行编译、调试。
（4）将硬件设计下载到开发板上后，就可以将软件下载到开发板上并在硬件上运行。
五、实验内容
1、硬件的设计
1）通过创建一个Quartus II工程，创建Quartus II模块
2）添加一个NIOS2软核
3）添加 NIOS II 处理器
4）添加外设
a添加符合JTAG 接口标准的Debug接口 b 添加System ID
c 添加系统时钟
d 添加FLASH
f 添加SDRAM g添加革新公司的IP 核SRAM (sram_256x16bit) h 添加一个Avalon Tri-state Bridge i 添加非易失性配置芯片
j添加button I/O输入端口 k添加LED_PIO输出端口
l添加 RS232串行口 m 进行Aalon 数据线的连接
图2.1 Nios Ⅱ系统配置及其地址映射表
图2.2 完成原理图编辑后的结果
5)配置FPGA,进行管脚锁定
6）下载到B-ICE-EDA/SOPC实验开发平台中
1)打开Nios II 10.1 IDE ，用它打开已编程好的软件
2)选择File>New>Nios II C/C++ Application：在Select Project Template 模板中，选择Blank Project Select Target Hardware 硬件目标板，选择
bice_0.pdf应用程序工程名输入 LED。
3）编译工程，选中工程点击右键选择Build Project。
4）编译完成，选择Buttong工程，点击鼠标右键，运行Run As-》Nios II Hardware
（5）调试程序。
（6）将程序下载到Flash中，硬件参考问价夹中的视频。
六、实验总结
通过本次实验对sopc开发的基本步骤有了进一步的了解，由于基于Nios II的SOPC 系统的设计比较复杂，所以参考了老师提供的资料，虽然本次实验很难，但经过老师的指导和查阅书籍，最终顺利完成了硬件部分，在试验后的第三天晚上我来到实验室最终完成了软件部分，成功的实现了跑马灯功能。虽然这是EDA最后最后一个实验，但这并不表示结束，以后我会更加努力，提高自己的动手操作能力。
湖工大政字【2014】81号 湖南工业大学关于印发《湖南工业大学章程建设工作方案》的通知
湖南工业大学文件 湖工大政字〔2014〕81号 关于印发《湖南工业大学章程建设工作方案》的通知 校属各单位： 为切实开展好我校章程建设工作，在广泛征求意见的基础上，特制定《湖南工业大学章程建设工作方案》，经学校党委会研究同意，现予印发。请结合本单位实际，认真贯彻执行。 特此通知。 附件：1.湖南工业大学章程建设工作方案 2.湖南工业大学章程编制提纲及任务分工 湖南工业大学 二O一四年十一月二十八日
附件1 湖南工业大学章程建设工作方案 高等学校章程是大学依法自主办学、履行公共职能、实施内部管理和运行的基本准则。《国家中长期教育改革发展规划纲要（2010-2020年）》明确了完善高校内部管理结构、构建有中国特色的现代大学制度是“十二五”期间高校内部管理与建设的一项重要任务。2012年1月，《高等学校章程制定暂行办法》（教育部令第31号）（以下简称《办法》）正式施行，为高校开展章程建设提供了行动指南和实践纲领。 为贯彻落实《办法》和湖南省教育厅《关于加快推进高校章程建设有关事项的通知》（湘教通﹝2014）170号）的要求，进一步推进我校章程建设，推动依法治校和科学发展，特制订以下工作方案。 一、指导思想 以中国特色社会主义理论体系为指导，全面落实国家和湖南省有关深化教育体制改革、建立现代大学制度的精神，以宪法和法律法规为依据，围绕高校人才培养、科学研究、社会服务和文化传承创新四大任务，完善学校内部治理结构和运行机制，健全科学决策机制、民主管理机制，推进学校各项事务治理的制度化、规范化、程序化，为建设高水平教学研究型大学提供有力的制度保障。 二、工作原则 （一）合法性原则。学校章程上承国家法律法规、下接学校具体管理规章，在制定章程的过程中，要遵循法制统一原则，避免与上位法出现矛盾和冲突，保证章程合法合规，切实可行。 （二）民主性原则。章程的制定是凝聚办学共识，形成发展合力的过程。要把“以人为本”理念贯穿到章程制定始终，调动广大师生员工参与章程制定的积极性，充分发扬民主，深入开展讨论，广泛听取共识，鼓励全校各方对学校发展问题进行深入思考。
(完整版)武科大EDA试卷及答案
武科大EDA系统设计试卷及答案 一、单项选择题：（20分） 1．IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为_____ D_____。 A .瘦IP B.固IP C.胖IP D.都不是 2．综合是EDA设计流程的关键步骤，在下面对综合的描述中，____ D _____是错误的。 A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程； B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件； C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。 3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。 A. FPGA全称为复杂可编程逻辑器件； B. FPGA是基于乘积项结构的可编程逻辑器件； C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。 4．进程中的信号赋值语句，其信号更新是___C____。 A.按顺序完成； B.比变量更快完成； C.在进程的最后完成； D.都不对。 5． VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_____B______。 A.器件外部特性； B.器件的内部功能； C.器件的综合约束； D.器件外部特性与内部功能。 6．不完整的IF语句，其综合结果可实现____ A ____。 A. 时序逻辑电路 B. 组合逻辑电路 C. 双向电路 D. 三态控制电路 7．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_____ B____。 ①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法 A. ①③ ⑤ B. ②③④ C. ②⑤ ⑥ D. ①④⑥ 8．下列标识符中，_____B_____是不合法的标识符。 A. State0 B. 9moon C. Not_Ack_0 D.
湖南工业大学WEB网页设计与应用
1、HTML是Hyper Text Markup Language的缩写，意思是超文本标记语言。 2、常用网页设计和制作的专门工具Microsoft Frontpage和AdobeDreamweaver 3、网页：按照网页文档规范编写的一个或多个文件，通常是HTML格式的文件。主要由文字、图形图像、动画、视频、超级链接等基本元素构成。 4、网站：是各种各样网页，文件，脚本，数据库以及众多资源的集合。 5、静态网页的工作原理：在浏览器（客户端）中输入一个网址并按回车键，或在网页中单击一个超级链接后，就会向服务器端提出一个网页浏览的请求。服务器接到请求后，找到相应的静态网页文件，然后发送给浏览器。 客户端浏览器。。。发送请求。。。Web服务器( 1、接受客户端请求 2、找到静态网页 3、发送网页)。。返回请求。。。。。。返回静态网页 3、动态网页：ASP文件的扩展名为.asp ， https://www.wendangku.net/doc/5816800730.html,文件的扩展名为.aspx ，JSP文件 的扩展名为.jsp 4、动态网页和静态网页的工作原理类似，它们的区别在于Web服务器对它们的处 理方式不同。在浏览器里输入一个动态网页网址并按回车键后，就会向服务器端提出一个浏览网页的请求。如果Web服务器接收到对动态网页的请求，则从Web服务器中找到该文件，并将它传递给一个称为应用程序服务器的软件，由它负责解释和执行网页，将含有程序代码的动态网页转化为标准的静态网页，最后将执行后的结果——静态网页传递给客户端浏览器。 客户端浏览器。。发送请求。。Web服务器（1、接受客户端请求2、找到动态网页 3、执行程序代码，生成静态网页 4、发送网页）。。发送数据库请求。。数据库服务器。。 返回数据库处理结果。。返回请求，返回静态网页 5、网站的前期规划1、确定网站目标（网站的整体定位；主要内容；目标用户）2、规划网站结构3、确定网站风格 6、网页中图像主要有3种格式：GIF、JPEG、PNG 7、GIF格式： 优点：支持透明背景； 支持动画； 支持图形渐进； 支持无损压缩。 缺点：只有256种颜色 8、JPEG格式： 优点：支持上百种颜色，因而可用来表现照片等高质量的图片。 缺点：不支持图形渐进、背景透明、动画 9、背景图像能盖住背景颜色 10、超级链接由源端点和目标端点组成。 11、根据创建连接对象的不同，可以将超级链接分为文本链接、图像链接、表单链接等。 12、根据目标端点的位置及方式的不同，可以将超级链接分为外部链接、内部链接、局部链接、电子邮件链接4种。 13、创建文本链接，设置好了目标端点后，还需要从“目标”下拉列表框中选择以何种方式跳转到目标页面（超级链接的打开方式） -blank：单击文本链接后，目标端点页面会在一个新窗口中打开。 -parent：单击文本链接后，在上一级浏览器窗口中会显示目标端点页面（框架页面） -self：Dreamweaver的默认设置，单击文本链接后，在当前页面窗口中显示目标端点页面。
贫困生异动及贷款说明书
第17周学工系统例会材料 一、2011年贫困生信息库异动工作的有关要求 1、请各学院严格按照《学生手册》中《湖南工业大学贫困生认定办法》中的要求，组织开展对申请学生的认定； 2、各学院要以学生资助管理中心下发的贫困生信息库为基准进行异动，异动比例为本学院贫困生库人数的20%以内，尽量兼顾各班级异动情况平衡。 3、各学院须以班级为序填写好《学院2011年贫困生信息库名单汇总表》、《学院2011年贫困生信息库删除名单汇总表》、《学院2011年贫困生信息库新增名单汇总表》，并和新增学生的认定材料按班级顺序收齐纸稿和电子稿，于6月27日前统一上交学生资助管理中心曾老师处； 4、以上三种表格可在学工系统QQ群共享中下载。 二、2011年国家助学贷款准备工作的有关要求 （一）各学院须召开国家助学贷款主题班会，告知学生如下有关要求： 1、宣传国家助学贷款相关政策及还款操作注意事项，今年鼓励学生暑假期间先到生源地县（市、区）教育局申请助学贷款，若生源地申请不成功者，则下学期开学时再到学校申请贷款； 2、凡是欠费的学生都要申请办理国家助学贷款以抵缴欠费； 3、若通过申请办理国家助学贷款抵缴学杂费后，仍还有部分欠费的学生由学院将这些欠费学生统一申请来学校办理缓交手续，缓交期限为：当年秋季学期结束前缴清，超过缓交期限后学校将不予保存未按缓交期限缴费的相关申请资料，学生缴欠费时则要付息。
4、2012届毕业的学生申请国家助学贷款时，请学生核实本人的欠费后再填写申请贷款金额，辅导员、特别是负责贷款工作的辅导员要认真仔细审核毕业班学生申请的贷款金额，申请金额不得超过欠费。根据国家助学贷款政策的相关要求，防止套取现金，若有学生出现多贷的金额，学校不予办理退款。 5、对既不申请办理国家助学贷款，又不缴学杂费的学生，视为恶意欠费，学校严格执行欠费付息、不予注册、考试、答辩、缓交等相关规定； 6、各学院要初步对本院今年申请国家助学贷款的学生人数和金额进行摸底统计，并须对有申请贷款意向的学生按班级填写《国家助学贷款申请意向统计表》，并统计好本院有申请意向学生的总人数和总金额，于6月27日前统一上交学生资助管理中心王老师处。 （二）学生准备材料（以下准备资料请用16k纸张打印或复印，依裁剪线裁剪，材料由学生先自己保管）： 1、具体材料格式见下面附表1、2（依裁剪线裁剪），湖南工业大学先锋网“学生资助”栏可下载； 2、父母亲身份证复印件，本人身份证、学生证复印件，若父母身份证遗失，可用户口簿代替； 3、2010-2011学年成绩表。 三、国家助学贷款申请、查询及还款操作流程 1、请通知学生按如下步骤登陆，并认真阅读还款操作办法。“湖南工业大学→校园经纬→先锋网（学生处）→学生资助→国家助学贷款→提前还款操作办法+国家助学贷款支付宝使用说明”。 2、原湖南冶金职业技术学院贷款的学生若在国家开发银行助学贷款系统中的湖南工业大学模块中登录查找不到者，请通知该学生使用
EDA期末考试考卷及答案
（A卷） 赣南师范学院 2010—2011学年第一学期期末考试试卷（A卷）（闭卷）年级 2008 专业电子科学与技术（本）课程名称 EDA技术基础 2、学生答题前将密封线外的内容填写清楚，答题不得超出密封线； 3、答题请用蓝、黑钢笔或圆珠笔。 一、单项选择题（30分，每题2分） 1．以下关于适配描述错误的是 B A．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件 B．适配所选定的目标器件可以不属于原综合器指定的目标器件系列 C．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真 D．通常，EDAL软件中的综合器可由专业的第三方EDA公司提供，而适配器则需由FPGA/CPLD供应商提供 2．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。 A．器件外部特性B．器件的综合约束 C．器件外部特性与内部功能D．器件的内部功能 3．下列标识符中， B 是不合法的标识符。 A．State0 B．9moon C．Not_Ack_0 D．signall 4．以下工具中属于FPGA/CPLD集成化开发工具的是 D A．ModelSim B．Synplify Pro C．MATLAB D．QuartusII 5．进程中的变量赋值语句，其变量更新是 A 。 A．立即完成B．按顺序完成 C．在进程的最后完成D．都不对 6．以下关于CASE语句描述中错误的是 A A．CASE语句执行中可以不必选中所列条件名的一条 B．除非所有条件句的选择值能完整覆盖CASE语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>” C．CASE语句中的选择值只能出现一次 D．WHEN条件句中的选择值或标识符所代表的值必须在表达式的取值范围 7．以下哪个程序包是数字系统设计中最重要最常用的程序包 B A．STD_LOGIC_ARITH B．STD_LOGIC_1164 C．STD_LOGIC_UNSIGNED D．STD_LOGIC_SIGNED 8．基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→A →综合→适配→时序仿真→编程下载→硬件测试。 A．功能仿真B．逻辑综合C．配置D．引脚锁定 9．不完整的IF语句，其综合结果可实现 D A．三态控制电路B．条件相或的逻辑电路 C．双向控制电路D．时序逻辑电路 10．下列语句中，属于并行语句的是A A．进程语句B．IF语句C．CASE语句D．FOR语句11．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中， C 是错误的。 A．综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件 B．综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的 C．综合是纯软件的转换过程，与器件硬件结构无关 D．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束 12．CPLD的可编程是主要基于什么结构 D 。 A．查找表（LUT）B．ROM可编程 C．PAL可编程D．与或阵列可编程 13．以下器件中属于Altera 公司生产的是 B A．ispLSI系列器件B．MAX系列器件 C．XC9500系列器件D．Virtex系列器件 14.在VHDL语言中，下列对时钟边沿检测描述中，错误的是 D A．if clk'event and clk = '1' then B．if clk'stable and not clk = '1' then C．if rising_edge(clk) then D．if not clk'stable and clk = '1' then 15．以下关于状态机的描述中正确的是 B A．Moore型状态机其输出是当前状态和所有输入的函数 B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期C．Mealy型状态机其输出是当前状态的函数
湖南大学考研真题之细胞生物学(2005-2009)
湖南大学研究生细胞生物学2005试题 一．名词解释（每题3分，共30分） Lipsome treadmilling apoptsis karyotypse molecular chaperone 信号序列微管组织中心细胞周期限制点细胞决定亲核蛋白质 二.填空题（每空1分，共40分） 1、溶酶体内的PH为（）左右 2、构成染色体的关键序列DNA是（）（）（） 3、细胞表面糖蛋白是在细胞的（）合成的，在( )内糖基化，经 （）加工包装后转运到细胞表面 4、与中间纤维有关的细胞连接方式有（）（）与微丝有关的连接方 式有（）（） 5、组成细肌丝的主要三种蛋白质（）（）（）组成粗 肌丝的主要蛋白质成分是（）构成微管的蛋白质有两类（）（） 6、有丝分裂分裂是由（）（）和染色体共同组成的复合装置 7、内质网的标志酶是（）溶酶体的标志酶是（） 8、肌细胞中含有发达的特化光内质网称为（） 9、细胞外基质主要有（）（）（）以及（） 等成分组成，其生物学功能包括（）（）（）（）10、SDS聚丙烯酰胺凝胶电泳分析血影的蛋白质成分显示：红细胞膜蛋白主要包括 （）（）（）（）和肌动蛋白 11、联合复合物在（）开始装配，在（）期形成明显结构，重组 小结在（）期开始装配 12、蛋白质在细胞内的分选的四条途径是（）（）（） 和细胞质基质中的蛋白质转运 三、简答题（共80分） 1、简述溶酶体的功能（6分） 2、简述NO的作用机理（7分） 3、简述cAMP信号途径中蛋白激酶A的活化过程？（7分） 4、何谓成熟促进因子（MPF）？如何证明某一细胞提取液有MPF？（10分） 5、举出两种以上人工细胞同步化的方法，并说明优缺点（任意两种方法）（10分） 6、简述分布在细胞内的各部位（如质膜下、纤毛和鞭毛等部位）的微管组成和生物功能（10 分） 7、原癌基因激活的机制有哪些（15分） 8、试从细胞的防御机能说明细胞的整体性（15分） 湖南大学研究生细胞生物学2006试题 一、名词解释（每题3分，共30份分） 细胞全能性核仁相随染色质受体抑癌基因克隆nuclear localizashion signal(NLS) signal recognition particle (SRP) Hayflick limitation signal transduction nucles organization region(NORs) 二、填空题（每空1分，共20分）
湖南工业大学校园网技术解决方案
湖南工业大学 校园宽带接入技术方案 中国联通公司株洲市分公司 二零一零年四月
第一部分湖南工业大学宽带校园网建设 需求分析 湖南工业大学是一所具有50年办学历史的多科性大学。其前身为株洲工学院，自2000年起，学校实行省部共建、以省为主的管理体制；2003年获得硕士学位授予权；2004年完成湖南城市建设学校和湖南省财会学校的整体接收；2006年经教育部批准由株洲工学院升格为湖南工业大学。2008年被教育部评定为本科教学工作水平优秀高校；2009年获得外国留学生招收资格。学校位于中部老工业基地、湖南工业重镇、“两型社会”建设实验区——株洲市，是株洲惟一的多科性大学。 学校现有5个校区，占地面积4069亩，馆藏图书313万册；固定资产总值126544万元；教学仪器设备总值18180万元；教学用计算机2649台，多媒体教室和语音实验室座位8332个；拥有较先进的计算机网络服务体系，建有标准的塑胶田径运动场、体育馆及满足体育教学需要的各类运动场地。 有教职员工2581人，其中教授243人，副教授834人，博士155人，硕士662人，博士生导师10人，硕士生导师128人，享受“国务院政府特殊津贴”专家18人；全国优秀教师5人，省优秀中青年专家1人，省级教学名师5人，湖南省优秀教学团队3个，省优秀教师3人，省级青年教师教学能手8人；有15人进入省“121人才工程”和“百人工程”，有5人进入省学科带头人行列；聘有两院院士6人，聘请国内外大学和企业界兼职教授46人，形成了一支师德高尚、业务精湛、结构合理的高水平师资队伍。 学校正高举中国特色社会主义伟大旗帜，深入贯彻落实科学发展观，以“厚德博学，和而不同”为校训，“明德、精业、求实、创新”为校风，以“八项坚持”为办学思路，以“大学意识、大局意识、质量意识、竞争意识、服务意识、创新意识”为基础凝练核心价值观，狠抓“六项工作”，立足湖南，面向全国，主动服务湖南新型工业化和中国包装现代化，努力培养厚基础、宽口径、强能力、高素质、具有创新精神和实践能力的应用型高级专门人才，力争把学校建设成为国内知名、省属先进、特色鲜明的高水平教学型大学，并逐步向教学研究型大学转型。为了便于在校大学生的学习，湖南湖南工业大学为学生提供了互联网接入服务。目前接入互联网的学生人数为10000人，同时在线人数约5000左右，互联网出口带宽为100M，学生通过宽带服务器的PPPOE认证系统连接互联网。为了引导学生健康使用互联网，建设绿色的校园网环境，同时遵从公安部82号令，记录互联网接入用户的上网行为日志，湖南湖南工业大学提出了上网行为管理需求。
关于宿舍管理的通告
关于宿舍管理的通告 二、资产盘点(10月13日-10月25日) (二)与所有住宿人员签订资产管理保全协议，确保公共物资的安全管理; 三、卫生清理(10月26日-10月31日)各住宿人员对宿舍进行卫生大清理，并按照宿舍管理制度中的物品定置摆放要求进行清理整顿，做到室内卫生整洁、物品摆放有序。 四、考核管理(11月1日-) (一)综合部作为公司员工宿舍职能管理部门负责组织对员工宿舍住宿管理进行监督检查; (三)各部门(车间)负责人及本部门住宿人员绩效工资均与宿舍管理考核挂钩;各住宿人员考核参照《宿舍管理考核处罚标准》执行，各部门(车间)主任考核处罚金额为本部住宿人员每次检查累计处罚金额的50%。 五、公寓管理推行(11月26日-12月30日) (二)为所有住宿员工配发一套床单、被罩、枕巾等床上必须品，便于公寓化统一管理; (三)开设洗衣房，为住宿员工清洗工装和公司统一配置的床上用品，为员工减轻工作和生活压力。望各部门按照《通知》要求，积极组织本部人员开展住宿管理及卫生清理整顿工作并有效配合综合部推进落实。 特此通知附： 1、《住宿员工操行规范》 2、《宿舍管理标准》 3、《宿舍管理考核处罚标准》
告宿舍是广大同学在校期间学习、生活的重要场所。维护学生宿舍的安全稳定、文明有序是大家共同的愿望。现重申学校有关规定： 2、严禁人为故意毁损宿舍内的设施、公共财产和物品。违者按《湖南工业大学学生违纪处分暂行规定》或报公安部门按《中华人 民共和国治安管理处罚法》第四十九条处理。 3、严禁在空调专用插座上私接电源、电线或插座板。 特此通告 xxz工业大学学生处湖南工业大学保卫处 11-3 各系、宿舍区，全体住宿生： 1、宿舍区严禁使用蜡烛、酒精灯、煤油炉等明火，严禁焚烧废 纸杂物，或将易燃易爆物品带至宿舍。一经发现，一律给予记过处分。因上述行为酿成事故的，追究其刑事和民事责任。 2、学生宿舍内严禁使用大功率电器及电热器具(如：热得快、电水壶、电饭煲、取暖器、电热毯、电暖宝、电热水袋、烘鞋器、电 吹风、电熨斗、电烙铁、电热杯、夹发梳、高热灯具等)。一经发现 即予没收。不配合宿管员查处管理的，给予记过处分。尚未酿成事 故的，给予严重警告以下处分;酿成事故的，给予留校察看以上处分，并追究刑事和民事责任。 有关宿舍的管理规定详见《学生宿舍管理条例》(《学生手册》 第16页)和《学生行政处分条例》第三条第5款(《学生手册》第 30页)。 为了维护宿舍区的生活秩序，为了确保同学们的生命财产安全，请广大同学认真学习相关规定，严格遵守。请各系加强宣传教育， 请宿管科严格执行。 特此通告!
《EDA》试题B答案
2007 至2008学年度第二学期期末考核 《EDA》试题（开卷） 卷号：B 时间：120 分钟 2008 年6 月 专业：电子信息工程学号：姓名： 一填空题（20分） 1、VHDL 2、DEVICE.LIB SYMBOLS.LIB 3、实际零件焊接到电路板时所指示的外观和焊点的位置 4、电子设计自动化电子CAD技术 5、A L T E R A，X I L I N X 6、WAIT 7、电路连接 8、SRAM-BASE 9、2.54mm 300mil 10、元件外观和元件引线端子的图形 二名词解释（20分） 1 PLD/FPGA PLD是可编程逻辑器件（Programable Logic Device）的简称，FPGA是现场可编程门阵列（Field Programable Gate Array)的简称，两者的功能基本相同，只是实现原理略有不同，所以我们有时可以忽略这两者的区别，统称为可编程逻辑器件或PLD/FPGA。 2.过孔 当需要连接两个层面上的铜膜走线时就需要过孔（Via）,过孔 又称为贯孔、沉铜孔和金属化孔。 过孔分为穿透式（Through）、半隐藏式(Blind)和隐藏式(Buried) 3.铜膜线 就是连接两个焊盘的导线，称为Track，一般铜膜线走线在不 同层面取不同的走向，例如顶层走水平线，则底层走垂直线。顶 层和底层走线之间的连接采用过孔（Via）连接。 4 PROM、PAL和PLA PROM：与阵列固定，或阵列可编程，一般用作存储器，其输入为存储器的地址，输出为存储器单元的内容。但输入的数目太大时，器件功耗增加，其局限性大。 PLA：与或阵列均可编程，但是其慢速特性和相对PAL、PROM而高得多的价格妨碍了它被广泛使用。PAL：或阵列固定，与阵列可编程，其第二代产品GAL具有了可电擦写、可重复编程、可设置加密的功能。 5 自顶向下的/自下而上的设计方法 自下而上的设计方法，使用该方法进行硬件设计是从选择具体元器件开始，并用这些元器件进行逻辑电路设计，从而完成系统的硬件设计，然后再将各功能模块连接起来，完成整个系统的硬件设计，自顶向下的设计方法就是从系统的总体要求出发，自顶向下分三个层次对系统硬件进行设计。 第一个层次是行为描述第二个层次是数据流描述第三个层次为逻辑综合
湖南大学对申请学位人员发表论文的具体规定
湖南大学关于博士、硕士学位申请人员发表学术论文的规定 为进一步规范博士、硕士学位申请人员发表学术论文的要求，保证我校学位授予质量，经校学位评定委员会研究，特制定本规定。 一、博士研究生在学习期间，必须以湖南大学作者名义（研究生为第一作者或研究生为第二作者且其导师为第一作者，下同）在公开发行学术期刊或重要报刊理论版上发表与其学位论文相关的学术论文，其中： （一）理学博士研究生在学习期间发表论文总数不少于两篇，其中至少一篇在本学科有代表性的国际学术刊物上发表并被SCI收录（或含有SCI收录刊源录用通知的论文，但在正式获得学位证书之前必须呈交相应论文）。 （二）工学博士研究生在学习期间发表论文必须满足下列条件之一： 1. 发表论文总数不少于两篇，其中至少一篇在本学科有代表性的国际学术刊物或《湖南大学博士学位申请期刊目录》所列刊物上发表。 2. 在《中国科学引文数据库来源期刊》（CSCD）核心库期刊上至少发表四篇论文（其中发表在高校学报上的论文不超过一篇，下同），且至少有一篇论文被SCI/EI收录。 （三）管理、经济及人文学科博士研究生在学习期间发表论文满足下列条件之一： 1. 发表论文总数不少于两篇，其中至少一篇在本学科有代表性的国际学术刊物或《湖南大学博士学位申请期刊目录》所列刊物上发表。 2. 在《中文社会科学引文索引》（CSSCI）源刊上至少发表四篇论文，且至少有一篇论文被SCI/EI/SSCI收录或被《新华文摘》、《人大复印资料》收录。 二、为切实保证博士学位授予质量，研究生院负责对博士学位论文实行双盲评审。如博士生发表论文达到以下要求，其学位论文可以免除双盲评审： （一）理学博士研究生在本学科有代表性的国际学术期刊上发表四篇论文并被SCI收录（或在影响因子≥4.0的期刊上发表一篇论文）。 （二）工学、管理、经济与人文学科博士研究生在本学科有代表性的国际学术期刊上发表两篇论文并被SCI/EI/SSCI收录或在《湖南大学博士学位申请期刊目录》所列刊物上发表三篇论文并被SCI/EI/SSCI收录。 免除双盲评审的博士学位论文，应聘请五位本学科具有博士生指导教师资格的校外专家对论文进行评阅，且省外专家不少于三人。评阅专家名单由学院提出，报研究生院审批。
湖南工业大学电信校园网络推广方案
湖南工业大学电信校园业务网络营销推广 一、目的：随着人们经济水平的提高，信息通讯业日益发展完善网络渐渐深入人们的生活，手机、电脑等已成为一种生活必需品。据相关信息了解基本每一位在校师生都拥有一部或两部以上手机。而目前大半在校大学生都拥有自己的电脑，但很多学生在通信及网络设备的选择上存在不确定性和盲目性。唤起学生对中国电信产品的关注并吸引我校学生消费群的积极消费就是本网站营销推广方案的主要任务。本策划书的目标是通过一系列的营销推广策略使中国电信在湖南工业大学移动通信和宽带领域提高品牌知名度和占据更大的市场份额，特别是电信天翼3G手机的用户。最终能够增加一个电信工大校园营业厅的业绩。 二、市场环境的分析： 1行业竞争的分析：在移动通信领域中国电信天翼手机的市场份额相比其他两大运营商还有很大差距，消费者对天翼手机的认识度也不高。在宽带领域，中国电信作为龙头老大占据着最大的市场份额。但在有线宽带方面，中国联通仍旧虎视眈眈。无线宽带方面，中国移动带来巨大威胁。 2.消费群体的分析：（1）湖南工业大学是一所理工科为主的学校，顾名思义，男生占的比例较大，而男生爱玩游戏，追求的是上网的高速度，和网络的稳定。电信的宽带优点即可满足该校的男生。另外，互联网作为一座沟通世界的桥梁，使得大学生都利用互联网进行信息交流和自身资源共享、开阔视野、及时了解时事新闻热点，获取各种信息。(2) 大学生对新事物的接受能力强，高校市场的3G 手机宽带业务的一个巨大的蓝色市场，高校学生群体消费具有从众心理。电信校园网站的推广以带动一批学生用户成为3G手机和校园宽带等业务的体验者。(3)当代大学生多为90后，他们个性张扬、视野开阔、喜欢新鲜事物、追寻潮流。但毕竟还没有工作，他们手头上的资金不算充足。因此对产品服务价格比较敏感，追求高性价比。 三、电信产品的SWOT分析： S（优势）:
湖南工程学院电力电子2013考试试卷
填空 1 通常电力电子技术分为信息电子和电力电子两个分支。 2 滞环比较方式的电流跟踪型pwm变流电路属于实时控制方式电流响应快。 3在硬开关过程中会产生较大的开关噪声和开关损耗。 4 电力MOSFET开通的栅源极间驱动电压一般取10~15V使IGBT开通的栅射极间驱动电压一般取15~20V. 5 在双端电路中，变压器中的电流为直流脉动电流。 6.电网频率为50HZ时，交电频电路输出上限频率是20HZ。 7. 选择题 矩阵式变频电路理论上最大的输出输入电压比(D. 0.866) 换流方式：器件换流。强迫换流。负载电流，电网换流 对晶闸管来说，通常螺栓是其（阳极） 一个控制周期中电源侧的电流脉冲波数称斩波电路的（相数） 过压保护常用（避雷器；阻容吸收；硒堆；压敏电阻；整流式阻容吸收）。 名词解释 1.PWM控制——就是对脉冲的宽度进行调制的技术。即通过对一系列脉冲的宽度 进行调制，来等效地获得所需要波形。 2.有源逆变电路——把直流电逆变成交流电的电路称为逆变电路。当交流侧和电网 连结时，这种逆变电路称为有源逆变电路。 3.交流调压电路——在每半个周波内通过对晶闸管开通相位的控制，可以方便地调 节输出电压的有效值，这种电路称为交流调压电路。 4.逆变颠覆——逆变运行时，一旦发生换相失败，外接的直流电源就会通过晶闸管 电路形成短路，或者使变流器的输出平均电压和直流电动势变成顺向串联，由于逆变电路的内阻很小，形成很大的短路电流，这种情况称为逆变失败，或逆变颠覆。
造成逆变失败的原因有逆变桥晶闸管或元件损坏，供电电源缺相，逆变角太小，触发脉冲丢失或未按时到达， 间接电流控制——为了使PWM整流电路功率因数近似为1，即要求输入电流为正弦且和电压同相位，可以有多种控制方法。根据有没有引入电流反馈可以将这些控制方法 分两种，没有引入交流电流反馈的称为间接电流控制。 自然采样法———按照SPWM控制的基本原理，在正弦波和三角波的自然交点时刻控制功率开关器件的通断。 无源逆变——把工频交流电能或直流电能变换成频率和电压都可调节的交流电能供给 负载 触发延迟角————在晶闸管整流器中，用来调压，与一般晶闸管调压系统一样，采用相位控制，通过改变触发脉冲的延迟角，来获得与逆变器输出频率相对应的不同大 小的直流电压。 比较不同 交流调压：是通过控制交流电移相触发角控制输出电压大小。 交流调功：是通过控制交流电通断比例（PWM)来控制输出功率大小 区别：小功率场合叫调压，大功率场合叫调功，调压是调电压的高低，调功是 调带负载的能力或大小 场效应晶体管简称场效应管。由多数载流子参与导电，也称为单极型晶体管。它属于电压 控制型半导体器件。具有输入电阻高、噪声小、功耗低、动态范围大、易于集成、没有二 次击穿现象、安全工作区域宽等优点，现已成为双极型晶体管和功率晶体管的强大竞争者。 IGBT，绝缘栅双极型晶体管，是由BJT(双极型三极管)和MOS(绝缘栅型场效应管)组 成的复合全控型电压驱动式功率半导体器件, 兼有MOSFET的高输入阻抗和GTR的低 导通压降两方面的优点 问答题 1 电力电子装置中外因和内因过电压的主要内容分别是什么？ 外因：操作过电压，雷击过电压 内因：换相过电压，关断过电压 2 什么是软开关？分类 见书200页
EDA(FPGA)期末考试试题
这是长期总结的EDA期末考试试题 试题一 1-2与软件描述语言相比，VHDL有什么特点? P6 答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5 什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。 (2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。 (3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。 (4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。 综合在电子设计自动化中的地位是什么? 答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 1-4在EDA技术中，自顶向下的设计方法的重要意义是什么? P7~10 答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5 IP在EDA技术的应用和发展中的意义是什么? P11~12 答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。 2-1 叙述EDA的FPGA/CPLD设计流程。 P13~16 答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。 2-2 IP是什么?IP与EDA技术的关系是什么? P24~26 IP是什么? 答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。 IP与EDA技术的关系是什么? 答：IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP通常是以硬件描述语言HDL源文件的形式出现。固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。硬IP提供设计的最终阶段产品：掩模。 3-1 OLMC（输出逻辑宏单元）有何功能?说明GAL是怎样实现可编程组合电路与时序电路的。 P34~36 答：OLMC单元设有多种组态，可配置成专用组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等。 说明GAL是怎样实现可编程组合电路与时序电路的? 答：GAL（通用阵列逻辑器件）是通过对其中的OLMC（输出逻辑宏单元）的编程和三种模式配置（寄存器模式、复合模式、简单模式），实现组合电路与时序电路设计的。 3-2 什么是基于乘积项的可编程逻辑结构? P33~34，40 答：GAL、CPLD之类都是基于乘积项的可编程结构；即包含有可编程与阵列和固定的或阵列的PAL（可编程阵列逻辑）器件构成。 3-3 什么是基于查找表的可编程逻辑结构? P40~41 答：FPGA（现场可编程门阵列）是基于查找表的可编程逻辑结构。 3-7 请参阅相关资料，并回答问题：按本章给出的归类方式，将基于乘积项的可编程逻辑结构的PLD器件归类为CPLD；将基于查找表的可编程逻辑结构的PLD器什归类为FPGA，那么，APEX系列属于什么类型PLD器件? MAX II系列又属于什么类型的PLD器件?为什么? P54~56 答：APEX(Advanced Logic Element Matrix)系列属于FPGA类型PLD器件；编程信息存于SRAM中。MAX II系列属于CPLD类型的PLD器件；编程信息存于EEPROM中。 4-3. 图3-31所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s='0'和'1'时，分别有y<='a'和y<='b'。试在一个结构体中用两个进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器MUX21A。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX221 IS PORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入信号 s0,s1:IN STD_LOGIC; outy:OUT STD_LOGIC);--输出端 END ENTITY; ARCHITECTURE ONE OF MUX221 IS SIGNAL tmp : STD_LOGIC; BEGIN
生物技术专业大学排名情
2017生物技术专业大学排名情况 生物技术专业大学排名表 生物技术专业介绍 基本定义生物技术(biotechnology)，是指人们以现代生命科学为基础，结合其他基础科学的科学原理，采用先进的科学技术手段，按照预先的设计改造生物体或加工生物原料，为人类生产出所需产品或达到某种目的。生物技术是人们利用微生物、动植物体对物质原料进行加工，以提供产品来为社会服务的技术。它主要包括发酵技术和现代生物技术。因此，生物技术是一门新兴的，综合性的学科。 现代生物技术综合基因工程、分子生物学、生物化学、遗传学、细胞生物学、胚胎学、免疫学、有机化学、无机化学、物理化学、物理学、信息学及计算机科学等多学科技术，可用于研究生命活动的规律和提供产品为社会服务等。 开设院校 北京大学、清华大学、浙江大学、南开大学、武汉大学、中山大学、上海交通大学、北京理工大学、北京工业大学、华中农业大学、华中科技大学、吉林大学、华东理工大学、西南大学、江苏科技大学、暨南大学、电子科技大学、北京科技大学、北京林业大学、北京农学院、北京城市学院哈尔滨师范大学、黑龙江大学、苏州科技学院、合肥工业大学、安徽农业大学、安徽医科大学、安徽师范大学、西北农林科技大学、四川农业大学、商洛学院、宁波大学科学技术学院、浙江万里学院、浙江中医药大学、北京师范大学、中国农业大学、河南大学、河南农业大学、河南理工大学，河南工业大学、福建农林大学、河南师范大学、河南城建学院、北京联合大学、南昌大学、海南大学、河北大学、河北农业大学、河北联合大学、内蒙古师范大学﹑北职业技术师范学院、山东大学、中国海洋大学、山东农业大学、山东轻工业学院、潍坊学院、滨州学院、通化师范学院、长治学院、山西农大、晋中学院、湖南大学、湖南科技大学、南华大学、吕梁学院、贵
关于宿舍管理的通告_行政公文
关于宿舍管理的通告 为了加强宿舍的管理，需要发出宿舍管理的通告，让住宿人员知晓。下面橙子给大家带来关于宿舍管理的通告，供大家参考! 关于宿舍管理的通告范文篇一为进一步加强宿舍管理，为员工营造健康、舒适、整洁、卫生、管理有序的住宿环境，实现住宿公寓化管理目标，近期，综合部将分阶段对宿舍管理进行集中清理整顿，现将有关事宜通知如下： 一、人员清查(10月8日-10月12日)(一)综合部将对住宿人员进行重新登记，纳入管理档案;(二)对所有住宿人员进行标示确定，实行定位标识考核管理。 二、资产盘点(10月13日-10月25日) (一)综合部安排工作人员对各宿舍配备的公共设备、设施进行登记，并将资产情况汇总成册，纳入管理档案;对各宿舍缺失的物品，按规定设置全部配齐。 (二)与所有住宿人员签订资产管理保全协议，确保公共物资的安全管理; 三、卫生清理(10月26日-10月31日)各住宿人员对宿舍进行卫生大清理，并按照宿舍管理制度中的物品定置摆放要求进行清理整顿，做到室内卫生整洁、物品摆放有序。 四、考核管理(11月1日-) 1 / 6
(一)综合部作为公司员工宿舍职能管理部门负责组织对员工宿舍住宿管理进行监督检查; (二)宿舍管理实行各部门(车间)对本部人员住宿管理自治，部门(车间)主任为本部住宿人员管理第一责任人; (三)各部门(车间)负责人及本部门住宿人员绩效工资均与宿舍管理考核挂钩;各住宿人员考核参照《宿舍管理考核处罚标准》执行，各部门(车间)主任考核处罚金额为本部住宿人员每次检查累计处罚金额的50%。 (四)检查形式 1、定期检查 (1)定期检查为每周五，检查重点为宿舍内的定员、卫生、管理、操行、整体概貌等;2 (2)检查组由综合部管理人员及各部门(车间)负责人组成; (3)对照卫生管理标准，根据各宿舍的住宿及卫生情况现场进行评定; (4)综合部根据检查结果于次日出具处罚通报并公示，由财资部在当月的工资中执行。 2、不定期抽查 (1)综合部宿舍管理人员有权对员工宿舍住宿及卫生情况进行不定期抽查检查; (2)综合部宿舍管理人员坚持“公平、公正”的原则进行抽查检查，如发现徇私舞弊现象，引起纠纷，每有一次，给予100元处罚; (3)抽查检查必须留有影像记录，便于核查; (4)抽查检查后，综合部根据检查结果于次日出具处罚通报并公示，由财资部在当月的工资中执行。 五、公寓管理推行(11月26日-12月30日) (一)增购部分电视，同时开通数字电视专线，保证所有住宿人员 2 / 6
EDA期末试卷
《EDA》期末试卷 一、选择题（每小题3分，共30分） 1、在下图中，F0的逻辑关系为： A．A0⊕A1 B.A0⊙A1 C.A0·A1 D.A0·A1 2、在VHDL中，用语句()表示clock的下降沿。 A.clock='1' B.clock'EVENT AND clock='1' C.clock='0' D.clock'EVENT AND clock='0' 3、如果p1=’1’，p2=’1’,则执行z <= a WHEN p1 = '1' ELSE b WHEN p2 = '1' ELSE c ;之后z 的值为： A.a B.b C.c D.不确定 4、进程中的信号赋值语句，其信号更新是： A．按顺序完成 B.比变量更快完成 C.在进程最后完成 D.都不对 5、不完整的IF语句，其综合结果可实现： A.时序逻辑电路 B.组合逻辑电路 C.双向电路 D.三态控制电路 6、reg的数据类型为std_logic_vector(7 downto 0),初值为FF，执行reg(0)<=’0’;reg(7 downto 1)<=reg(6 downto 0);之后，reg的值为： A．FF B.FE C.FC D.FD 7、在VHDL中()不能将信息带出对它定义的当前进程。 A. 信号 B. 常量 C. 数据 D. 变量 8、执行下列语句后Q的值等于: …… SIGNAL E: STD_LOGIC_VECTOR (2 TO 5); SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2); …… E<=(2=>’1’, 4=>’1’, OTHERS=>’0’); Q<=(2=>E (2), 4=>E (3), 5=>’1’, 7=>E (5), OTHERS=>E (4)); …… A.”11011011” B.”00110100” C.”11011001” D.”00101100” 9、在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。 A.idata <= “00001111”; B.idata <= b”0000_1111”; C.idata <= X”AB”; D.idata <= B”21”; 10、在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0 to 127，下面哪个赋值语句是正确的。