FPGA集成电路笔试面试题解答(连载未完)
FPGA/集成电路
笔试面试题解答
已更新25个笔试面试题还未完结
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1.Write a sequence of 3-bit grey code. Can you derive a general equation to convert binary to
grey code?[AMD 2008]
【解答视频序号：08310001】
2.怎样将一个single-bit信号从快时钟域送到慢时钟域，或慢送到快？Multi-bit信号呢？
[AMD 2008]
【解答视频序号：08310002】
3.设计一个计算连续Leading Zeros个数的电路。输入8-bit，输出4-bit。[AMD 2008]
00001000 0100
00100010 0010
10001000 0000
可以parameterize你的设计吗？其hardware是什么样子的？
【解答视频序号：09090001】
4.出下面两个状态机的逻辑综合图，并说明两种写法的优缺点！[凹凸2008]
always @(posedge clk or negedge rst)
if(!rst)begin
state<=0;
out<=4'b0000;
end
else
case(state)
0:begin
state<=1;
out<=4'b0000;
end
1:begin
state<=0;
out<=4'b0001;
end
endcase
always @(posedge clk or negedge rst)
if(!rst)
state<=0;
else
case(state)
0:state<=1;
1:state<=0;
endcase
always@(state)
if(!state)
out=4'b0000;
else
out=4'b0001;
前者state 和out[0]分别综合成两个触发器,其中state触发器的输入为它本身的反向。out[0]的触发器为state的当前输入。后者只有state一个触发器，输出直接赋值给out[0]，光靠这两段看不出它到底要考啥，估计可能是想考状态机1段，2段，3段式的优缺点。
第一个out要综合成四位的寄存器，占用资源；
第二个则比较节约了呵呵
2段和1段相比，没有节省资源吧，还多用了寄存器了。
不过肯定是提高了程序代码的可读性和维护性我觉得这两段的输出加一步寄存会好一些，可以减少逻辑电路带来的毛刺吴继华，王城编的《verilog设计和验证》有一章对这个讲得很详细你可以到论坛里面去找找，好像是有电子版
第一段代码速度上比较快，但所占资源多；第二段正好相反，只用了一个寄存器，但Timing会差点。所谓可读性，我觉得在这里没什么区别，关键还是硬件实现上的区别。
我的观点是：二段式的状态机将组合逻辑和时序逻辑分离开，便于综合工具进行分析。ls各位说的,只是基于这两个例子但是题目是关于状态机的写法的优缺点这是我的观点。
【解答视频序号：09090002】
5.设计地址生成器。[nVidia 2008]
要求依次输出以下序列：
0,8,2,10,4,12,6,14,1,9,3,11,5,13,7,15,
16,24,18,26, (31)
32,40,34,42, (47)
48,56,50,58, (63)
64,72,66,76,.................................,79
【解答视频序号：09090003】
6.假设存在positive clock skew为10ns，问最高电路频率。[SIRF 2008]
能容忍的最大positive clock skew
能容忍的最大negative clock skew
positive clock skew：DFF2的clock比DFF1的来的晚
negative clock skew：DFF2的clock比DFF1的来的早
T setup=1ns T hold=1ns T clk->q=1ns
【解答视频序号：09090004】
7.阻塞赋值和非阻塞赋值的区别[Trident]
always@(posedge clk) always@(posedge clk)
begin begin
b=a; b<=a;
c=b; c<=b;
end end
上面两段代码的硬件结构是怎么样的？
【解答视频序号：09090005】
8.化简代码使硬件尽可能少[Trident]
always@ (sel or a or b or c)
if(sel)
y = a + b;
else
y = a + c;
【解答视频序号：09090006】
9.2进制的1101.101变成十进制是多少？[Trident]
【解答视频序号：09090007】
10.下面哪种写法会产生latch？为什么？[SIRF 2008]
【解答视频序号：09090008】
11.从仿真的角度设计测试32(bit)*32(bit)的乘法器能否正常工作的过程？
【解答视频序号：09110001】
12.从仿真的角度设计测试1024-depth的SRAM能否正常工作的步骤或过程，功能：有10
位的读写指针，并且读操作与写操作可以同时进行，负责读和写的部分由一个控制器控制。
【解答视频序号：09110002】
13.报文替换ID的功能
【解答视频序号：09110003】
14.flip-flop和latch的区别，rtl中latch是如何产生的[SIRF 2008]
【解答视频序号：09120001】
15.多时钟域设计中，如何处理跨时钟域信号？[SIRF 2008]
【解答视频序号：09120002】
16.锁存器比寄存器省面积，但为什么在IC设计中通常使用寄存器？[SIRF 2008]
【解答视频序号：09120003】
17.用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)。（飞利浦－大唐笔试）
reg[N-1:0] memory[0:M－1]; 定义FIFO为N位字长容量M
【解答视频序号：09250001】
18.FPGA 的片上RAM 资源，可以在设计中如下哪些应用？
a、Shift Register
b、ROM
c、RAM
d、FIFO
【解答视频序号：09250002】
19.下列哪些属于时钟约束？
a、set_false_path
b、set_input_path
c、set_max_delay
d、set_multicycle path
【解答视频序号：09250002】
20.FPGA可以有哪些工艺？
a、SDRAM
b、SRAM
c、EEPOM b、DDR e、FLASH
【解答视频序号：09250002】
21.下列哪些是FPGA片内资源？
a、RAM
b、LUT
c、DSP
d、SDRAM
【解答视频序号：09250002】
22.下列哪些选项是FPGA设计中必须的设计约束？
a、管脚约束
b、跨时钟域约束
c、时钟周期约束
d、片上RAM位置约束
【解答视频序号：09250002】
23.判断：FPGA中，需要一个1MByte的存储空间，用片上RAM实现即可。
【解答视频序号：09250002】
24.判断：Latch 和Register 的结构是不同的，Latch 是电位控制器件，Register是时序控
制器件。
【解答视频序号：09250002】
25.判断：FPGA设计中，访问FLASH的速度比DDR快。
【解答视频序号：09250002】
FPGACPLD数字电路设计经验
FPGA/CPLD数字电路设计经验分享 摘要：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。 关键词：FPGA数字电路时序时延路径建立时间保持时间 1 数字电路设计中的几个基本概念： 1.1 建立时间和保持时间： 建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间 注：在考虑建立保持时间时，应该考虑时钟树向后偏斜的情况，在考虑建立时间时应该考虑时钟树向前偏斜的情况。在进行后仿真时，最大延迟用来检查建立时间，最小延时用来检查保持时间。 建立时间的约束和时钟周期有关，当系统在高频时钟下无法工作时，降低时钟频率就可以使系统完成工作。保持时间是一个和时钟周期无关的参数，如果设计不合理，使得布局布线工具无法布出高质量的时钟树，那么无论如何调整时钟频率也无法达到要求，只有对所设计系统作较大改动才有可能正常工作，导致设计效率大大降低。因此合理的设计系统的时序是提高设计质量的关键。在可编程器件中，时钟树的偏斜几乎可以不考虑，因此保持时间通常都是满足的。
数字电路答案大全(DOC)
数字电路试卷答案大全 试卷A 一、选择题（从每小题的四个备选答案中，选出一个正确答案，并将其号码填在括号内，每小题2分，共 20分） 1.将十进制数（18）10转换成八进制数是 [ ] ① 20 ② 22 ③ 21 ④ 23 2. 三变量函数()BC A C B A F +=,,的最小项表示中不含下列哪项 [ ] ① m2 ② m5 ③ m3 ④ m7 3.一片64k ×8存储容量的只读存储器（ROM ），有 [ ] ①64条地址线和8条数据线 ②64条地址线和16条数据线 ③16条地址线和8条数据线 ④16条地址线和16条数据线 4.下列关于TTL 与非门的输出电阻描述中，正确的是 [ ] ①门开态时输出电阻比关态时大 ②两种状态都是无穷大输出电阻 ③门关态时输出电阻比开态时大 ④两种状态都没有输出电阻 5.以下各种ADC 中，转换速度最慢的是 [ ] ① 并联比较型 ② 逐次逼进型 ③ 双积分型 ④ 以上各型速度相同 6. 关于PAL 器件与或阵列说法正确的是 [ ] ① 只有与阵列可编程 ② 都是可编程的③ 只有或阵列可编程 ④ 都是不可编程的 7. 当三态门输出高阻状态时，输出电阻为 [ ] ① 无穷大 ② 约100欧姆 ③ 无穷小 ④ 约10欧姆 8.通常DAC 中的输出端运算放大器作用是 [ ] ① 倒相 ② 放大③ 积分 ④ 求和 9. 16个触发器构成计数器，该计数器可能的最大计数模值是 [ ] ① 16 ② 32 ③ 162 ④ 216 10.一个64选1的数据选择器有（ ）个选择控制信号输入端。 [ ] ① 6 ② 16 ③ 32 ④ 64 二、填空题（把正确的内容填在题后的括号内。每空1分，共15分。） 1．已知一个四变量的逻辑函数的标准最小项表示为 ()()13,11,9,8,6,4,3,2,0,,,m d c b a F ∑=，那么用最小项标准表 示 =*F ，以及=F ，使用最大项标准表示
基于FPGA的数字时钟的设计1
基于FPGA的数字时钟的设计课题: 基于FPGA的数字时钟的设计 学院: 电气信息工程学院 专业: 测量控制与仪器 班级 : 08测控(2)班 姓名 : 潘志东 学号 : 08314239 合作者姓名: 颜志林 2010 年12 月12 日
综述 近年来随着数字技术的迅速发展,各种中、大规模集成电路在数字系统、控制系统、信号处理等方面都得到了广泛的应用。这就迫切要求理工科大学生熟悉与掌握常用中、大规模集成电路功能及其在实际中的应用方法,除通过实验教学培养数字电路的基本实验方法、分析问题与故障检查方法以及双踪示波器等常用仪器使用方法等基本电路的基本实验技能外,还必须培养大学生工程设计与组织实验能力。 本次课程设计的目的在于培养学生对基本电路的应用与掌握,使学生在实验原理的指导下,初步具备基本电路的分析与设计能力,并掌握其应用方法;自行拟定实验步骤,检查与排除故障、分析与处理实验结果及撰写实验报告的能力。综合实验的设计目的就是培养学生初步掌握小型数字系统的设计能力,包括选择设计方案,进行电路设计、安装、调试等环节,运用所学知识进行工程设计、提高实验技能的实践。数字电子钟就是一种计时装置,它具有时、分、秒计时功能与显示时间功能;具有整点报时功能。 本次设计我查阅了大量的文献资料,学到了很多关于数字电路方面的知识,并且更加巩固与掌握了课堂上所学的课本知识,使自己对数字电子技术有了更进一步的认识与了解。
1、课题要求 1、1课程设计的性质与任务 本课程就是电子与信息类专业的专业的专业基础必修课——“数字电路”的配套实验课程。目的在于培养学生的理论联系实际,分析与解决问题的能力。通过本课程设计,使学生在理论设计、计算机仿真、指标调测、故障排除等方面得到进一步的训练,加强学生的实践能力。学生通过设计、仿真、调试、撰写设计报告等过程,培养学生的动手能力与严谨的工作作风。 1、2课程设计的基本技术要求 1)根据课题要求,复习巩固数字电路有关专业基础知识; 2)掌握数字电路的设计方法,特别就是熟悉模块化的设计思想; 3) 掌握QUARTUS-2软件的使用方法; 4) 熟练掌握EDA工具的使用,特别就是原理图输入,波形仿真,能对仿真波形进行分析; 5) 具备EDA技术基础,能够熟练使用VHDL语言进行编程,掌握层次化设计方法; 6) 掌握多功能数字钟的工作原理,学会不同进制计数器及时钟控制电路的设计方法; 7) 能根据设计要求对设计电路进行仿真与测试; 8) 掌握将所设计软件下载到FPGA芯片的下载步骤等等。 9) 将硬件与软件连接起来,调试电路的功能。 1、3课程设计的功能要求 基本功能:能进行正常的时、分、秒计时功能,分别由6个数码管显示24小时,60分钟,60秒钟的计数器显示。 附加功能:1)能利用硬件部分按键实现“校时”“校分”“清零”功能; 2)能利用蜂鸣器做整点报时:当计时到达59’59’’时开始报时, 鸣叫时间1秒钟; 3)定时闹铃:本设计中设置的就是在七点时进行闹钟功能,鸣叫 过程中,能够进行中断闹铃工作。 本人工作:负责软件的编程与波形的仿真分析。 2、方案设计与分析
数字电路试题及答案
数字电路试题 一、单项选择题 1、以下代码中为无权码的为 （ ） A . 8421BCD 码 B . 5421BCD 码 C . 余三码 D .2421BCD 码 2、图示逻辑电路的逻辑式为 （ ） A ．F=C B A ++ B ．F= C B A ++ C ．F=C B A D ．F=ABC 3、下列关于异或运算的式子中，不正确的是 （ ） A ．0A A =⊕ B ． 1A A =⊕ C ．A 0A =⊕ D ．A 1A =⊕ 4、一个n 变量的逻辑函数应该有 个最小项 （ ） A ．n B ．n 2 C ．n 2 D ．2 n 5、若编码器中有50个编码对象，则要求输出二进制代码位数为 位。 （ ） A.5 B.6 C.10 D.50 6、在下列逻辑电路中，不是组合逻辑电路的是 。 （ ） A.译码器 B.编码器 C.全加器 D.寄存器 7、欲使JK 触发器按01 =+n Q 工作，可使JK 触发器的输入端 。 （ ） A.1==K J B.Q J =，Q K = C.Q J =，Q K = D.0=J ，1=K 8、同步时序电路和异步时序电路比较，其差异在于两者 。 （ ） A.没有触发器 B.是否有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 9、8位移位寄存器，串行输入时经 个脉冲后，8位数码全部移入寄存器中。 （ ） A.1 B.2 C.4 D.8 10、555定时器D R 端不用时，应当 。 （ ） A.接高电平 B.接低电平 C.通过F μ01.0的电容接地 D.通过小于Ω500的电阻接地 二、填空题 1、当传送十进制数5时，在8421奇校验码的校验位上值应为 。 2、(35.625)10＝（ ）2＝（ ）8＝（ ）16 3、用反演律求函数D A D C ABC F ++=的反函数（不用化简）=F 。 4、消除竟争冒险的方法有 、 、 等。 5、触发器有 个稳态，存储8位二进制信息要 个触发器。 1 ＆ A B C F 11
FPGA的数字电路设计综述
封面
作者：PanHongliang 仅供个人学习 1 数字电子基础4 1.1 导读4 1.2 数字电路概述4 1.2.1 数字信号与数字电路4 1.2逻辑函数及其表示方法5 1.2.1逻辑代数5
1.2.2逻辑函数的表示方法及相互转换5 1.3逻辑函数的公式化简法6 1.3.1逻辑函数的不同表达方式6 1.3.2逻辑函数的公式化简法6 1.4逻辑函数的卡诺图化简法7 1.4.1逻辑函数的最小项及其表达式7 1.4.2逻辑函数的卡诺图表示法7 1.4.3用卡诺图化简逻辑函数8 2逻辑门电路8 2.1 导读8 2.1逻辑门电路9 2.1.1三种基本门电路9 2.1.2 DTL与非门10 2.2 TTL逻辑门电路10 2.2.1 TTL与非门的电路结构10 2.2.2 TTL与非门的工作原理10 2.3 其他类型的TTL门电路11 2.3.1集电极开路与非门（OC门）11 2.3.2三态门（TSL门）11 2.4多余输入端的处理12 3组合逻辑13 3.1 导读13 3.2组合逻辑电路基础13 3.2.1组合逻辑电路的基本概念13 3.2.2组合逻辑电路的分析方法14 3.2.3组合逻辑电路的设计方法14 3.3常用组合逻辑建模14 3.3.1编码器14 3.3.2 译码器和数据分配器16 3.3.3数据选择器18 3.3.4数值比较器19 3.3.5加法器（减法器）20 3.3.6乘法器22 3.3.7除法器24 4触发器24 4.1导读24 4.2触发器的电路结构及工作原理24 4.2.1基本RS触发器(异步)24 4.2.2同步RS触发器25 4.2.3主从触发器和边沿触发器26 4.3触发器的功能分类及相互转换27 4.3.1触发器的功能分类27 4.3.2不同类型时钟触发器的相互转换28 5时序逻辑电路29
数字电路答案大全
浙江省2002年4月高等教育自学考试 数字电路试题 课程代码：02344 一、填空题(每小题2分，共20分) 1.(3AD.08)16=(_________)10=(_____)8 2.CMOS的最基本的逻辑单元是由_________和_________按照互补对称形式连接起来构成 的。 3.按照数据写入方式特点的不同，ROM可分为掩膜ROM，_________，_________。 4.基本RS触发器的约束条件，由与非门构成的为_________，由或非门构成的为________。 5.二值逻辑中，变量的取值不表示_________，而是指______。 6.开关的开通时间t on是指开关由_________状态转换到_____状态所需的时间。 7.描述时序电路的逻辑表达式为_________、_____和驱动方程。 8.施密特触发器具有_________特性，定义为参数△U T=_________。 9.TTL反相器输入接电阻R i>2.5kΩ时，输出电压u0为_________，通常把2.5kΩ电阻称为 _________。 10.用组合电路构成多位二进制数加法器有_________和_____二种类型。 二、单项选择题(在每小题的四个备选答案中，选出一个正确答案，并将正确答案的序号填在 题干的括号内。每小题2分，共20分) 1.若ABCDEFGH为最小项，则它有逻辑相邻项个数为( ) A. 8 B. 82 C. 28 D. 16 2.半导体二极管截止时，外加电压u D为( ) A. <1.4v B. <1v C. <0.7v D. <0.5v 3.如果编码0100表示十进制数4，则此码不可能是( ) A. 8421BCD码 B. 5211BCD码 C. 2421BCD码 D. 余3循环码 4.用或非门构成基本触发器，发生竞态现象时，RS变化为( ) A. 00→11 B. 01→10 C. 11→00 D. 10→01 5.构成移位寄存器不能采用的触发器为( ) A. R-S型 B. J-K型 C. 主从型 D. 同步型 6.555定时器构成的单稳态触发器输出脉宽t w为( ) A.1.3RC B.1.1RC C.0.7RC D.RC 7.A/D转换器中，转换速度最高的为( )转换。 A. 并联比较型 B. 逐次渐近型 C. 双积分型 D. 计数型 8.TTL参数由大到小排列正确的是( ) A. U OHmin、U IHmin、U ILmax、U OLmax B. U IHmin、U OHmin、U OLmax、U ILmax C. U OHmin、U IHmin、U OLmax、U ILmax D. U IHmin、U OHmin、U ILmax、U OLmax 9.4位集成数值比较器至少应有端口数( )个。 A. 18 B. 16 C. 14 D. 12 10.以下PLD中，与、或阵列均可编程的是( )器件。 A. PROM B. PAL C. PLA D. GAL 三、分析题(1、2、3题各5分，4、5、6、7题各6分，共39分) 1.用公式和定理化简
数字电子技术试卷试题答案汇总(完整版)
数字电子技术试卷试题答案汇总(完整版)
数字电子技术基础试卷试题答案汇总 一、 填空题（每空1分，共20分） 1、逻辑代数中3种基本运算是 ， ， 。 2、逻辑代数中三个基本运算规 则 ， ， 。 3、逻辑函数的化简有 ， 两种方法。 4、A+B+C= 。 5、TTL 与非门的u I ≤U OFF 时，与非门 ，输出 ，u I ≥U ON 时，与 非门 ，输出 。 6、组合逻辑电路没有 功能。 7、竞争冒险的判断方法 ， 。 8、触发器它有 稳态。主从RS 触发器的特性方 程 ， 主从JK 触发器的特性方程 ，D 触发器的特性方 程 。 二、 选择题（每题1分，共10分） 1、相同为“0”不同为“1”它的逻辑关系是 （ ） A 、或逻辑 B 、与逻辑 C 、异或逻辑 2、Y （A ，B ，C ，）=∑m （0，1，2，3）逻辑函数的化简式 （ ） A 、Y=AB+BC+ABC B 、Y=A+B C 、Y=A 3、 A 、Y=A B B 、Y 处于悬浮状态 C 、Y=B A + 4、下列图中的逻辑关系正确的是 （ ） A.Y=B A + B.Y=B A + C.Y=AB 5、下列说法正确的是 （ ） A 、主从JK 触发器没有空翻现象 B 、JK 之间有约束 C 、主从JK 触发器的特性方程是CP 上升沿有效。 6、下列说法正确的是 （ ） A 、同步触发器没有空翻现象 B 、同步触发器能用于组成计数器、移位寄存器。 C 、同步触发器不能用于组成计数器、移位寄存器。 7、下列说法是正确的是 （ ） A 、异步计数器的计数脉冲只加到部分触发器上 B 、异步计数器的计数脉冲 同时加到所有触发器上 C 、异步计数器不需要计数脉冲的控制 8、下列说法是正确的是 （ ）
基于FPGA的数字时钟的设计1
基于FPGA 的数字时钟的设计 课 题： 基于FPGA 的数字时钟的设计 学 院： 电气信息工程学院 专 业 ： 测量控制与仪器 班 级 ： 08测控（2）班 姓 名 ： 潘 志 东 学 号 ： 08314239 合作者姓名： 颜志林 2010 年 12 月 12 日
综述 近年来随着数字技术的迅速发展，各种中、大规模集成电路在数字系统、控制系统、信号处理等方面都得到了广泛的应用。这就迫切要求理工科大学生熟悉和掌握常用中、大规模集成电路功能及其在实际中的应用方法，除通过实验教学培养数字电路的基本实验方法、分析问题和故障检查方法以及双踪示波器等常用仪器使用方法等基本电路的基本实验技能外，还必须培养大学生工程设计和组织实验能力。 本次课程设计的目的在于培养学生对基本电路的应用和掌握，使学生在实验原理的指导下，初步具备基本电路的分析和设计能力，并掌握其应用方法；自行拟定实验步骤，检查和排除故障、分析和处理实验结果及撰写实验报告的能力。综合实验的设计目的是培养学生初步掌握小型数字系统的设计能力，包括选择设计方案，进行电路设计、安装、调试等环节，运用所学知识进行工程设计、提高实验技能的实践。数字电子钟是一种计时装置，它具有时、分、秒计时功能和显示时间功能；具有整点报时功能。 本次设计我查阅了大量的文献资料，学到了很多关于数字电路方面的知识，并且更加巩固和掌握了课堂上所学的课本知识，使自己对数字电子技术有了更进一步的认识和了解。
1、课题要求 1.1课程设计的性质与任务 本课程是电子与信息类专业的专业的专业基础必修课——“数字电路”的配套实验课程。目的在于培养学生的理论联系实际，分析和解决问题的能力。通过本课程设计，使学生在理论设计、计算机仿真、指标调测、故障排除等方面得到进一步的训练，加强学生的实践能力。学生通过设计、仿真、调试、撰写设计报告等过程，培养学生的动手能力和严谨的工作作风。 1.2课程设计的基本技术要求 1）根据课题要求，复习巩固数字电路有关专业基础知识； 2）掌握数字电路的设计方法，特别是熟悉模块化的设计思想； 3) 掌握QUARTUS-2软件的使用方法; 4) 熟练掌握EDA工具的使用，特别是原理图输入，波形仿真，能对仿真波形进行分析； 5) 具备EDA技术基础，能够熟练使用VHDL语言进行编程，掌握层次化设计方法; 6) 掌握多功能数字钟的工作原理，学会不同进制计数器及时钟控制电路的设计方法; 7) 能根据设计要求对设计电路进行仿真和测试; 8) 掌握将所设计软件下载到FPGA芯片的下载步骤等等。 9) 将硬件与软件连接起来，调试电路的功能。 1.3课程设计的功能要求 基本功能：能进行正常的时、分、秒计时功能，分别由6个数码管显示24小时，60分钟，60秒钟的计数器显示。 附加功能：1）能利用硬件部分按键实现“校时”“校分”“清零”功能； 2）能利用蜂鸣器做整点报时：当计时到达59’59’’时开始报时，鸣叫时间1秒钟； 3）定时闹铃：本设计中设置的是在七点时进行闹钟功能，鸣叫过程中，能够进行中断闹铃工作。 本人工作：负责软件的编程与波形的仿真分析。 2、方案设计与分析
(完整版)数字电路试题及答案
2010-2011学年第二学期期末考试试卷 课程名称 电子技术基础（数字部分） （A 卷） 考试方式： 闭卷 考试时间 100分钟 题 号 一 二 三 四 五 六 七 八 总分 总分人 得 分 ……………………………………………………………………………………………………………… 得 分 一、选择题（每小题2 分，一共10题，共20分） 评卷人 1 : 十进数6的余3码是( ) A.0110 B.1001 C.1100 D.1010 2 : 在决定一事件结果的所有条件中要求所有的条件同时满足时结果就发生，这种条件和结果的逻 辑关系是( ) A.与 B.或 C.非 D.异或 3 : 在下图的逻辑符号中，能实现F=AB 逻辑功能的是( ) 4 : 同或的逻辑表达式为： A:L AB AB =+ B: L AB AB =+ C:L AB AB =+ D: L A B =+ 5 : SR 锁存器是一种_______稳态电路。（ ） A.无 B.单 C.双 D.多 6：对于基本SR 锁存器，当SR 锁存器状态不确定时 ________ ( ) A : S=0;R=0 B: S=0;R=1 C : S=1;R=0 D: S=1;R=1 7：R-S 型触发器的“R ”意指( )。
A.重复 B.复位 C.优先 D.异步 8：下列电路中，不属于组合逻辑电路的是( ) A ．译码器 B ．全加器 C ．寄存器 D ．编码器 9：一个8选一数据选择器的数据输入端有_______个。( ) A.1 B.2 C.8 D.4 10：组合逻辑电路消除竞争冒险的方法有( ) A.前级加电阻 B .在输出端接入滤波电容 C .后级加缓冲电路 D.屏蔽输入信号的尖峰干扰 二、填空题（每空2 分，共30分） 1000000位 ，那么每位数据的占时间__________________; 2. 发光二极管构成的七段显示器有两种，分别是___________和_____________电路。 3. 三态门（TS 门）的输出状态除了高电平或低电平两种状态外，还有第三状态是 。 4. 触发器是一种对_________敏感的存储电路。 5. 当二进制数为负数时，其反码是_____________;当二进制数为正数时，其反码是________ 6. 组合逻辑电路不含具有__________功能的元件。 7. 二进制数111011.101转化成十进制数为__________.转化成八进制数为________. 8. 逻辑表达式:AB=AC;那么A=C 是否成立？________. 9. 2002个‘1’异或的结果是_____. 10.数据分配器就是带选通控制端的__________。 11.已知全加器的输入变量为A 、B 、C ，则全加器三变量之和S=(A ⊙B)⊕ ___。 ________位输出。 三、将下面逻辑表达式化简（每小题5 分，共10分） 1. L AB AC BC =++ 2. L AB AB AB AB =+++ 四、用卡诺图化简下面各式，并画出卡诺图（每小题10 分，共10分） 1. (,,,)(0,2,5,7,8,10,13,15)L A B C D m =∑ 五、综合题（每小题10 分，共30分）
数字电路练习答案
《数字逻辑电路》习题参考答案 一、单项选择题 1．下列四个数中最大的数是( ) A.(AF)16 B.(0)8421BCD C.(10100000)2 D.(198)10 2．将代码(10000011)8421BCD转换成二进制数为（） A.(01000011)2 B.(01010011)2 C.(10000011)2 D.(1)2 3．N个变量的逻辑函数应该有最小项（） A.2n个 B.n2个 C.2n个 D. (2n-1)个 4．下列关于异或运算的式子中，不正确的是( ) A⊕=0 A.A⊕A=0 B.A C.A⊕0=A D.A⊕1=A 5．下图所示逻辑图输出为“1”时，输入变量（） ABCD取值组合为 A．0000 B．0101 C．1110 D．1111 6．下列各门电路中，( )的输出端可直接相连，实现线与。 A.一般TTL与非门 B.集电极开路TTL与非门 C.一般CMOS与非门 D.一般TTL或非门 7．下列各触发器中，图( )触发器的输入、输出信号波形图如下图所示。 8．n位触发器构成的扭环形计数器，其无关状态数有( )个。
A.2n -n B.2n -2n C.2n D.2n -1 9．下列门电路属于双极型的是( ) A.OC 门 B.PMOS C.NMOS D.CMOS 10．对于钟控RS 触发器，若要求其输出“0”状态不变，则输入的RS 信号应为( ) A.RS=X0 B.RS=0X C.RS=X1 D.RS=1X 11．下列时序电路的状态图中，具有自启动功能的是( ) 12．多谐振荡器与单稳态触发器的区别之一是( ) A.前者有2个稳态，后者只有1个稳态 B.前者没有稳态，后者有2个稳态 C.前者没有稳态，后者只有1个稳态 D.两者均只有1个稳态，但后者的稳态需要一定的外界信号维持 13．欲得到D 触发器的功能，以下诸图中唯有图（ ）是正确的。 14．时序逻辑电路的一般结构由组合电路与（ ）组成。 A ．全加器 B ．存储电路 C ．译码器 D ．选择器 15．函数F=B A +AB 转换成或非－或非式为（ ） A.B A B A +++ B.B A B A +++ C.B A B A + D. B A B A +++ 16．图示触发器电路的特征方程Q n+1 =（ ） A.T n Q +n Q T B.Q T +TQ n
基于FPGA数字电路实验指导
目录 第一部分实验基础知识 (1) 一.实验的基本过程 (1) 二.实验中操作规范和常见故障检查方法 (2) 三、DE2-115型数字系统综合实验平台简介 (4) 四、Quartus ii 10.0在本实验中的使用 (11) 第二部分实验 (19) 实验一门电路逻辑功能与测试 (19) 实验二译码器和数据选择器及其应用 (25) 实验三编码器实验 (29) 实验四全加器及其应用 (34) 实验五组合逻辑电路设计 (37) 实验六触发器逻辑功能及测试 (41) 实验七计数器的测试及应用 (44) 实验八移位寄存器实验 (47) 实验九综合数字电路设计实验 (50)
第一部分实验基础知识 随着科学技术的发展，数字电子技术在各个科学领域中都得到了广泛的应用，它是一门实践性很强的技术基础课，在学习中不仅要掌握基本原理和基本方法，更重要的是学会灵活应用。因此，需要配有一定数量的实验，才能掌握这门课程的基本内容，熟悉各单元电路的工作原理，各集成器件的逻辑功能和使用方法，从而有效地培养学生理论联系实际和解决实际问题的能力，树立科学的工作作风。 一.实验的基本过程 实验的基本过程，应包括：确定实验内容、选定最佳的实验方法和实验线路、拟出较好的实验步骤、合理选择仪器设备和元器件、进行连接安装和调试、最后写出完整的实验报告。 在进行数字电路实验时，充分掌握和正确利用集成器件及其构成的数字电路独有的特点和规律，可以收到事半功倍的效果，对于完成每一个实验，应做好实验预习、实验记录和实验报告等环节。（一）实验预习 认真预习是做好实验的关键。预习好坏，不仅关系到实验能否顺利进行，而且直接影响实验效果。预习应按本教材的实验预习要求进行，在每次实验前首先要认真复习有关实验的基本原理，掌握有关器件使用方法，对如何着手实验做到心中有数，通过预习还应做好实验前的准备，写出一份预习报告，其内容包括： 1.绘出设计好的实验电路图，该图应该是逻辑图和连线图的混合，既便于连接线，又反映电路原理，并在图上标出器件型号、使用的引脚号及元件数值，必要时还须用文字说明。 2.拟定实验方法和步骤。 3.拟好记录实验数据的表格和波形座标。 4.列出元器件单。 （二）实验记录 实验记录是实验过程中获得的第一手资料。测试过程中所测试的数据和波形必须和理论基本一致，所以记录必须清楚、合理、正确，若不正确，则要现场及时重复测试，找出原因。实验记录应包括如下内容： 1.实验任务、名称及内容。 2.实验数据和波形以及实验中出现的现象，从记录中应能初步判断实验的正确性。 3.记录波形时，应注意输入、输出波形的时间相位关系，在座标中上下对齐。 4.实验中实际使用的仪器型号和编号以及元器件使用情况。
数字电子技术基础习题及答案
数字电子技术基础试题 一、填空题 : （每空1分，共10分） 1． (30.25) 10 = ( ) 2 = ( ) 16 。 2 . 逻辑函数L = + A+ B+ C +D = 。 3 . 三态门输出的三种状态分别为： 、 和 。 4 . 主从型JK 触发器的特性方程 = 。 5 . 用4个触发器可以存储 位二进制数。 6 . 存储容量为4K×8位的RAM 存储器，其地址线为 条、数据线为 条。 二、选择题： (选择一个正确的答案填入括号内，每题3分，共30分 ) 1.设图1中所有触发器的初始状态皆为0，找出图中触发器在时钟信号作用下,输出电压波形恒为0的是：（ ）图。 图 1 2.下列几种TTL 电路中，输出端可实现线与功能的电路是（ ）。 A 、或非门 B 、与非门
C、异或门 D、OC门 3.对CMOS与非门电路，其多余输入端正确的处理方法是（）。 A、通过大电阻接地（>1.5KΩ） B、悬空 C、通过小电阻接地（<1KΩ） D、通过电阻接V CC 4.图2所示电路为由555定时器构成的（）。 A、施密特触发器 B、多谐振荡器 C、单稳态触发器 D、T触发器 5.请判断以下哪个电路不是时序逻辑电路（）。图2 A、计数器 B、寄存器 C、译码器 D、触发器 6．下列几种A/D转换器中，转换速度最快的是（）。图2 A、并行A/D转换器 B、计数型A/D转换器 C、逐次渐进型A/D转换器 D、双积分A/D转换器 7．某电路的输入波形 u I 和输出波形 u O 如图 3所示，则该电路为（）。 图3 A、施密特触发器 B、反相器 C、单稳态触发器 D、JK触发器
基于FPGA 的数字系统设计
《基于FPGA的数字系统设计》项目设计项目名称: 电子密码锁 姓名：蒋流洲 院系：应用技术学院 专业： 09电子信息工程（应电应本） 学号： 200915254137 指导教师：徐正坤 完成时间: 2011年6月 30日
目录 1 项目名称、内容与要求………………………………………… 1页1.1 设计内容……………………………………………………… 1页 1.2 具体要求……………………………………………………… 1页 2 系统整体架构（Architecture Description）…………………1页2.1 设计思路……………………………………………………… 1页2.2 系统原理（包含：框图等阐述）与设计说明等内容…………2页 2.3 创新点与原创性内容………………………………………… 3页 3 系统设计 (含HDL 或原理图输入设计)……………………… 3页注：此部分包含主要逻辑单元、模块、源代码等内容 3.1 HDL 代码……………………………………………………… 3页 3.2 系统整体电路图（或RTL 级电路图）……………………… 11页 4 系统仿真（Simulation Waveform）……………………………12页 5 FPGA 实现（FPGA Implementation）………………………… 12页注：此处应包含硬件验证、操作过程、结果等说明 6 总结（Closing）……………………………………………… 15页参考书目（Reference）：………………………………………… 16页
1项目名称、内容与要求 1.1 设计内容 实验板上有10个按键k1～k10，其中k1～k10作为密码输入按键，k10作为复位按键，一便重新开始输入的密码。当然，这个电子密码锁与实际的电子密码锁的设计有一些不一样，也许实际的电子密码锁并不设置复位按键，而是当密码输入错误后，延长很长一段时间才接受新密码的输入。 假设电子密码锁的密码为四位数3216。利用实验板上的一个数码管显示输入密码次数，当输入密码正确时，在数码管上显示字符“H”；当输入密码不正确时，在数码管上显示字符“E”。 1.2 具体要求 1﹞.具有密码输入功能。 2﹞.设置复位按键，以便重新输入新的密码。 3﹞.在数码管上显示输入密码次数。 4﹞.拒绝接受超过规定次数的密码输入信号。 5﹞.当密码输入正确时，在数码管上显示字符“H”；当密码输入不正确时，在数码管上显示字符“E”； 2 系统整体架构 2.1 设计思路 电子密码锁在生活中十分常见，在这我将设计一个具有较低成本的电子密码锁，本文讲述了我整个设计过程及收获。讲述了电子密码锁的的工作原理以及各个模块的功能，并讲述了所有部分的设计思
数字电子技术(一)答案
《数字电子技术》作业（一）参考答案本课程作业由两部分组成。第一部分为“选择题”，由8个选择题组成，每题1分，共8分。第二部分为“分析题”，由简答题和论述题组成，共22分。作业总分30分，将作为平时成绩记入课程总成绩。 一、选择题（每题1分，共8分） 1、③； 2、③； 3、②； 4、④； 5、①； 6、①； 7、④； 8、①。 二、分析题（共22分） 1、（5分） 解：A C D A BC D A BCD AD A C D A B D Y=++=++ 2、（5分） 解：由图知，U BE=0.7V，所以： 3、（6分）
解：画D i 与C i 的卡诺图，如下： 合并最小项，可得： 1111 1111 =i i i i i i i i i i i i i i i i i i i i i i i i i D A B C A B C A B C A B C A B C A B C A B C A B C --------=+++ 11 11 =i i i i i i i i i i i i i C A B A C B C A B A C B C ----=++ 用与非门实现的组合电路如下图所示： 4、（6分） 解：（1）设触发器状态用Q2,Q1,Q0表示，C 表示输出进位，画七进制加法计数器状态图：
(2) 求时钟方程、状态方程和输出方程 时钟方程：012 == C P C P C P C P = 利用其卡诺图分别求各触发器状态方程和输出方程： 合并最小项可得： 122110 1 11021010 1 2 21 n n n n n n n n n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q C Q Q +++=+=+=+= (3) 求驱动方程：
verilog数字钟设计FPGA
一、课程设计目标 1. 熟悉并掌握verilog 硬件描述语言 ；
是 总模块： module clock(clk,reset,MODE,Alarm_ctr,BT2,H12_24,DSH,DSL,DMH,DML,DHH,DHL,dian,bao _signal,nao_signal); input clk;//50MHz input reset,MODE,Alarm_ctr,BT2,H12_24;//复位键，模式选择按钮，闹钟开关档，调节按钮，12—24小时切换档 output [7:0]DMH,DML,DHH,DHL; //4个数码管显示输入信号 output dian,bao_signal,nao_signal; //时分间隔点，报时信号,闹钟信号 output [3:0]DSH,DSL; //秒钟输出信号 wire [3:0] SH,SL,MH,ML,HH,HL; wire [3:0] LED_mode; wire [3:0] HH12,HL12,HH24,HL24,MH24,ML24,SH24,SL24;
wire [3:0] set_HH,set_HL,set_MH,set_ML; wire _1HZ,_10ms,_250ms,_500ms; wire Keydone1; wire Keydone2; wire co1,co11,co111,co2,co22,co222,set_co2; wire [3:0]mode_flag; assign dian=1'b0; devide_f u1(_1HZ,_10ms,_250ms,_500ms,reset,clk); //分频，得到4种不同频率的时钟信号 key_press u2(_10ms,MODE,Keydone1); //模式档按钮去抖动 key_press u20(_10ms,BT2,Keydone2); //调节按钮去除抖动 mode u3(Keydone1,mode_flag); //通过模式按钮产生不同模式second u4(_1HZ,reset,mode_flag,Keydone2,SH24,SL24,co1); //秒计时 minute u5(co11,reset,MH24,ML24,co2); //分计时 hour u6(co22,reset,HH24,HL24); //小时计时 SEG7_LUT u7(DML,ML); //4个数码管显示
数字电路第五版课后答案
第一章数字逻辑习题 1．1 数字电路与数字信号 图形代表的二进制数 1．1．4 一周期性数字波形如图题所示，试计算：（1）周期；（2）频率；（3）占空比例 MSB LSB 0 1 2 11 12 （ms） 解：因为图题所示为周期性数字波，所以两个相邻的上升沿之间持续的时间为周期， T=10ms 频率为周期的倒数，f=1/T=1/=100HZ 占空比为高电平脉冲宽度与周期的百分比，q=1ms/10ms*100%=10% 数制 将下列十进制数转换为二进制数，八进制数和十六进制数（要求转换误差不大于2?4（2）127 （4）解：（2）（127）D= 27 -1=（）B-1=（1111111）B=（177）O= （7F）H （4）（）D=B=O=H 二进制代码 将下列十进制数转换为 8421BCD 码： （1）43 （3）解：（43）D=（01000011）BCD 试用十六进制写书下列字符繁荣ASCⅡ码的表示：P28 （1）+ （2）@ （3）you (4)43 解：首先查出每个字符所对应的二进制表示的ASCⅡ码，然后将二进制码转换为十六进制数表示。 （1）“+”的ASCⅡ码为 0101011，则（00101011）B=（2B）H （2）@的ASCⅡ码为 1000000,(01000000)B=(40)H (3)you 的ASCⅡ码为本 1111001,1101111,1110101,对应的十六进制数分别为 79,6F,75 (4)43 的ASCⅡ码为 0110100,0110011,对应的十六紧张数分别为 34,33 逻辑函数及其表示方法 在图题 1. 中，已知输入信号 A，B`的波形，画出各门电路输出 L 的波形。 解: (a)为与非， (b)为同或非，即异或
基于FPGA的数字电子时钟设计与实现
课程设计(论文)说明书 题目：基于FPGA的数字电子时 钟设计 院（系）：信息与通信学院 专业：微电子学 学生姓名： 学号：0900240115 指导教师： 职称：实验师 2012 年12 月25 日
一、所用设备与器材 1.1仪器设备 使用仪器设备有FPGA DE2-70开发板、PC机、信号发生器。 图1 FPGA DE2-70开发板图 二．系统方案 2.1 设计思想 利用数字电子技术、EDA设计方法、FPGA等技术，设计、仿真并实现一个基于FPGA的数字电子时钟基本功能，其基本组成框图如图1所示，振荡器采用ALTERA的DE2-70实验板的50MHz输出，分频器将50MHz的方波进行分频进而得到1Hz的标准秒脉冲，时、分、秒计时模块分别由二十四进制时计数器、六十进制分计数器和六十进制秒计数器完成，校时模块完成时和分的校正。扩展功能设计为倒计时功能，从59分55秒至59分59秒，每秒亮一盏灯报时。 2.1.1课题背景 20世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力的推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能更进一步，产品更新换代的节奏也越来越快。 20世纪80年代末，出现了FPGA(Field Progrommable Gate Array)，CAE 和CAD技术的应用更为广泛，它们在PCB设计的原理图输入，自动布局布线及PCB分析，以及逻辑设计，逻辑仿真布尔综合和化简等方面担任了重要的角色，
为电子设计自动化必须解决的电路建模，标准文档及仿真测试奠定了基础。硬件描述语言是EDA技术的重要组成部分，VHDL是作为电子设计主流硬件的描述语言。本论文就是应用VHDL语言来实现秒表的电路设计。VHDL语言是标准硬件描述语言，它的特点就是能形式化抽样表示电路结构及行为，支持逻辑设计中层次领域的描述，借用了高级语言的精巧结构简化电路描述，具有电路模拟与验证及保证设计的正确性，支持电路由高层向底层的综合变换，便于文档管理，易于理解和设计重用。 EDA技术是在电子CAD技术基础上发展起来的计算机软件系统，是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。 利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程在计算机上自动处理完成。 现在对EDA的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA 技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。本文所指的EDA技术，主要针对电子电路设计、PCB设计和IC设计。EDA 设计可分为系统级、电路级和物理实现级。 用VHDL语言开发的流程: （1）文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。 通常VHDL文件保存为.vhd文件。 （2）功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完 成以后，进行时序仿真）。 （3）逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式和信号的连接关系。逻辑综合软件会生成.edf （edif）的EDA工业标准文件。 （4）布局布线：将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到PLD/FPGA内。
数字电路的FPGA设计与实现基础篇
数字电路的FPGA设计与实现基础篇杨凡，邮箱lvfanzai@https://www.wendangku.net/doc/682499091.html, MSN:lvfanzai@https://www.wendangku.net/doc/682499091.html, 大家给点意见～～有助于我进一步的学习！谢谢！ 2、基础篇： 2.1 组合逻辑： 2.1.1 三态门（总线） 三态门有：bufif0,bufif1,notif0,notif1。 总线是运算部件之间数据流通的公共通道，在硬线逻辑构成的运算电路 中只要电路的规模允许，可以比较自由地确定总线的宽度，可以提高数 据流通的速度。 2.1.2 异或门 xor A1(T,A,B); 2.1.3 编译码器：利用case进行编程（38译码器和83优先解码器的 编程比较简单仿真在这里就就不做说明） 2.1.4 全加器：（门级结构实现，数据流，过程语句） 数据流描述的4位加法器 Module adder4(a,b,cin,,cout,s); Input [3:0] a,b;Input cin;Output c;Output [3:0] s; Reg [3;0] s; Assign {c,s}=a+b+cin;//利用位拼接实现结果的进位 endmodule 2.1.5 多位串行进位加法器 多位串行进位加法器虽然简单但是速度较慢，一般使用超前进位加法器 2.1.6 数据选择器：(if else 语句，case语句描述实现) 多位的数据选择器大部分情况下我大部分代码都用case分支选择语句
很容易实现，另外还可以利用行为和数据流描述方式简单的组合逻辑编码也是一样的。 数据流描述的选择器（2选1） Module mux21(out,a,b,sel); Input a,b,sel; Output out; Assign out=sel?a:b;endmodule 2.1.7 数值比较器(直接比较两个数的大小可以利用上面数据选择器使用的数据流描述方法来实现)；要具体比较出两者的关系利用以下代码仿真： module cmp(A,B,FA,FB,FE); parameter width=9; input [width:0] A,B; output [1:0] FA,FB,FE; assign FA=(A>B);// 当A大于B时FA输出为1 assign FB=(A